KR101046755B1 - 반도체 소자의 랜딩 플러그 제조 방법 - Google Patents
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Abstract
본 발명은 하드 마스크를 선택적으로 남기는 것에 의해 소자 분리를 위한 평탄화 공정시에 주변 회로 영역의 와이드 게이트(wide gate) 전극의 손상을 억제할 수 있도록한 반도체 소자의 랜딩 플러그 제조 방법에 관한 것으로, 셀 영역과 주변 회로 영역을 포함하는 반도체 기판상에 게이트 전극을 형성하는 단계, 상기 게이트전극을 포함한 전면에 층간 절연층, 하드 마스크층을 차례로 형성하고 셀 영역만 오픈되도록 상기 하드 마스크층을 패터닝하는 단계, 상기 패터닝된 하드 마스크층을 이용하여 셀 영역의 층간 절연층을 선택적으로 식각하여 콘택홀을 형성하는 단계, 및 상기 콘택홀을 매립하는 플러그 형성용 물질층을 형성한 후에 에치백하여 상기 하드 마스크층을 주변 회로 영역에만 남긴 상태에서 소자 분리 공정을 진행하여 플러그층을 형성하는 단계를 포함한다.
LPP CMP, SAC, LPC, 하드 마스크
Description
도 1a는 웨이퍼 가장 자리에서 하드 마스크 손상에 취약한 영역을 나타낸 구성도,
도 1b 내지 도 1d는 도 1a의 (가)부분의 CD-SEM 분석 사진,
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 랜딩 플러그 제조를 위한 공정 단면도,
도 3a는 LPC 식각후의 SEM 사진,
도 3b는 폴리 플러그 에치백 공정후의 SEM 사진.
*도면의 주요 부분에 대한 부호의 설명
20 : 반도체 기판 21 : 소자 격리층
22 : 게이트 전극 23 : 제 1 하드 마스크층
24 : 버퍼 산화막 25 : 질화막
26 : 층간 절연막 27 : 제 2 하드 마스크층
28 : PR 패턴층 29 : 플러그 형성용 물질층
29a : 1차 식각된 플러그 형성용 물질층 29b : 플러그층
본 발명은 반도체 소자에 관한 것으로, 특히 하드 마스크를 선택적으로 남기는 것에 의해 소자 분리를 위한 평탄화 공정시에 주변 회로 영역의 와이드 게이트(wide gate) 전극의 손상을 억제할 수 있도록한 반도체 소자의 랜딩 플러그 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 소자, 예컨대 DRAM 소자에 있어서 콘택의 종류는 패드 콘택홀, 비트 라인 콘택홀, 스토리지 노드 콘택홀, 금속 콘택홀, 비아 콘택홀 등을 들 수 있다.
이중에서 스토리지 노드 콘택홀은 비트 라인 사이에 형성되기 때문에 크기(size)가 작을 뿐만 아니라 층간 절연층을 깊이 식각해서 형성해야 하기 때문에 공정 진행이 어렵다.
그리고 상기 스토리지 노드 콘택홀을 좁은 비트 라인 사이에 형성하기 위해서는 사진식각공정시 고도의 얼라인 기술을 요구하고 있다.
이에 따라, 스토리지 노드 콘택홀을 셀프 얼라인 콘택 식각으로 형성하는 셀프 얼라인 콘택 식각 공정(SAC)이 사용되고 있다.
이하에서 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 랜딩 플러그 형성에 관하여 설명한다.
도 1a는 웨이퍼 가장 자리에서 하드 마스크 손상에 취약한 영역을 나타낸 구성도이고, 도 1b 및 도 1d는 도 1a의 (가)부분의 CD-SEM 분석 사진이다.
반도체 소자의 제조 공정단계에 있어서 오버랩 마진의 부족의 심화로 인해 이를 극복하기 위하여 자기 정렬 콘택(Self Align Contact) 공정이 0.20㎛이하의 DRAM 소자의 제조 공정에서 사용되며 미세 패턴의 한계를 극복하기 위해 ArF 노광기술이 연구되고 있다.
종래 기술에서는 ArF 노광후에 절연막 식각을 위하여 진행하는 SAC 식각시에 사용하는 불소계 기체 분위기하에서는 패턴의 변형이 심화되며 이로 인해 소자의 콘택 오픈 불량과 같은 공정상의 문제를 일으킨다.
이를 개선하기 위해 PR 마스크 대신에 폴리 또는 질화막 하드 마스크를 사용하는데, SAC 식각시에 층간 절연막 상부에 하드 마스크를 사용하는 경우 또는 단독의 PR 마스크를 사용하는 경우에는 다음과 같은 문제가 있다.
예를 들어, SAC 공정으로 콘택홀을 형성하기 위한 식각 및 플러그 도전층 매립후에 소자의 분리(isolation)를 위한 CMP(Chemical Mechcanical Polishing) 공정시에 특히 웨이퍼의 가장자리에 위치한 저밀도 패턴(loose pattern density)을 갖는 주변 회로와 같은 취약부(도 1a의 (가) 부분)에서는 게이트 도전층 상부의 하드마스크의 손상에 의한 소자의 불량 현상을 유발한다.
종래 기술에서는 도 1b와 도 1c에서와 같이 LPP(Landing Poly Plug)를 평탄화하기 위한 CMP 공정시에 웨이퍼 가장자리에서의 연마 제거율(Removal Rate)이 크 기 때문에 주변 회로 영역의 게이트 하드 마스크의 손상이 크게 일어난다.
특히 PR 마스크만을 단독으로 사용할 경우에 더욱 심각하게 발생되는데, 도 1d의 (나)부분에서와 같이 주변 회로의 게이트 도전층까지 손상을 일으켜 소자의 불량 현상을 유발한다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 문제를 해결하기 위하여 제안된 것으로, 하드 마스크를 선택적으로 남기는 것에 의해 소자 분리를 위한 평탄화 공정시에 주변 회로 영역의 와이드 게이트(wide gate) 전극의 손상을 억제할 수 있도록한 반도체 소자의 랜딩 플러그 제조 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 랜딩 플러그 제조 방법은 셀 영역과 주변 회로 영역을 포함하는 반도체 기판상에 게이트 전극을 형성하는 단계, 상기 게이트전극을 포함한 전면에 층간 절연층, 하드 마스크층을 차례로 형성하고 셀 영역만 오픈되도록 상기 하드 마스크층을 패터닝하는 단계, 상기 패터닝된 하드 마스크층을 이용하여 셀 영역의 층간 절연층을 선택적으로 식각하여 콘택홀을 형성하는 단계, 및 상기 콘택홀을 매립하는 플러그 형성용 물질층을 형성한 후에 에치백하여 상기 하드 마스크층을 주변 회로 영역에만 남긴 상태에서 소자 분리 공정을 진행하여 플러그층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 랜딩 플러그 제조를 위한 공정 단면도이고, 도 3a는 LPC 식각후의 SEM 사진이고, 도 3b는 폴리 플러그 에치백 공정후의 SEM 사진이다.
본 발명은 콘택 식각 및 플러그 도전층 매립후 소자의 분리를 위한 CMP 공정시에 웨이퍼의 가장 자리에 위치한 저밀도 패턴을 갖는 주변 회로와 같은 취약부에서 게이트 도전층 상부의 하드 마스크의 손상을 억제하기 위한 것이다.
이를 위하여, CMP 공정을 진행하기 전에 플러그 에치백 공정을 다음과 같이 3 단계로 진행한다.
먼저, C2F6를 이용하여 자연 산화막을 제거하는 단계, HBR/CL2를 이용한 플러그 제거 단계, C2F6을 이용한 나이트라이드에 대한 선택비가 높은 조건으로 하여 주변 회로 영역상의 절연막 상부에만 일부 하드마스크를 남도록 하는 단계로 진행한다.
구체적으로 도 2a에서와 같이, 셀 영역과 와이드 게이트를 갖는 주변 회로 영역을 갖는 반도체 기판(20)상에 게이트 산화막(도시하지 않음), 게이트 전극(22), 게이트용 제 1 하드 마스크층(23)이 적층되는 게이트를 형성한다.
그리고 게이트를 포함하는 전면에 스페이서 절연막으로 버퍼 산화막(24)과 질화막(25)층을 차례로 형성한다.
이어, 도 2b에서와 같이, 셀 영역과 주변 회로 영역의 전면에 층간 절연막(26), LPC 콘택 형성용 제 2 하드 마스크(27)를 차례로 형성하고 셀 영역이 오픈되도록 PR 패턴층(28)을 형성한다.
여기서, 층간 절연막(26)은 BPSG(Boron Phosphorus Silicate Glass), SOG(Spin On Glass), SOD, APL(Advanced Planarization Layer), HDP(High Density Plasma) 산화막의 어느 하나를 사용하여 형성한다.
그리고 층간 절연막(26)상의 제 2 하드 마스크는 SiON, 폴리실리콘, SiN, Al2O3를 사용하여 형성한다.
그리고 도 2c에서와 같이, 상기 PR 패턴층(28)을 이용하여 셀 영역의 제 2 하드 마스크층을 제거하고 SAC 공정으로 랜딩 플러그 콘택홀(LPC)을 형성한다.
여기서, 셀 영역은 좁은 패턴을 갖기 때문에 셀 영역의 제 2 하드 마스크(27a)에 비하여 주변 회로 영역에서의 제 2 하드 마스크(27b)의 잔량이 많다.
이어, 도 2d에서와 같이, 랜딩 플러그 콘택홀을 매립하도록 플러그 형성용 물질층(29)을 증착한다.
그리고 도 2e에서와 같이, 상기 플러그 형성용 물질층(29)을 에치백하여 1차 식각된 플러그 형성용 물질층(29a)을 형성한다.
여기서, 에치백 공정은 적정한 오버 식각 타겟으로 하여 주변 회로 영역에서만 제 2 하드 마스크(27b)가 남고 셀 영역의 제 2 하드 마스크(27a)는 완전히 제거되도록 한다.
그리고 에치백 공정은 상기한 바와 같이, C2F6를 이용하여 자연 산화막을 제거하는 단계, HBR/Cl2를 이용한 플러그 형성용 물질층 제거 단계, C2F6
을 이용한 나이트라이드에 대한 선택비가 높은 조건으로 하여 주변 회로 영역상의 절연막 상부에만 일부 하드 마스크를 남도록 하는 단계로 진행한다.
이어, 도 2f에서와 같이, CMP 공정으로 소자 분리 공정을 진행하여 셀 영역에 플러그층(29b)을 형성한다.
다음의 표 1은 상기에서와 같이 에치백 공정을 진행하는 경우에 LPC 식각 공정의 전후의 셀 영역과 주변 회로 영역의 하드 마스크의 두께 변화를 나타낸 것이다.
| 공정 스텝 | LPC 나이트라이드 HM | |
| 셀 영역 | 주변 회로 영역 | |
| LPC 하드 마스크의 증착 두께 | 900Å | 900Å |
| LPC 식각 후 | 252Å | 647Å |
| 에치백 공정후 | 0 | 220Å |
여기서 보면, 셀 영역과 주변 회로 영역 최초의 증착 두께가 900Å인 경우에 LPC 식각 공정을 진행하게 되면 셀 영역에서는 252Å 두께의 하드 마스크층이 잔류하고, 주변 회로 영역에서는 647Å 두께의 하드 마스크층이 잔류하는 것을 알 수 있다.
그리고 에치백을 하게 되면 셀 영역의 하드 마스크층은 모두 제거되고, 주변회로 영역에서의 하드 마스크층은 잔류하게되어 도 3a와 도 3b에서와 같이 와이드 게이트 전극의 손상을 억제할 수 있다.
이와 같은 본 발명은 플러그 형성용 물질층 매립하고 적절한 에치백 공정을 진행하는 것에 의해 셀 영역에서는 하드 마스크를 제거하고 주변 회로 영역상의 절연막 상부에만 하드마스크를 남도록 하여 이후 소자 분리를 위한 CMP 공정시에 와이드 게이트 전극의 손상을 최소화할 수 있도록한 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 소자 분리를 위한 CMP 공정을 진행하기 전에 셀 영역에서는 하드 마스크를 제거하고 주변 회로 영역상의 절연막 상부에만 하드마스크를 남도록 하여 이후 소자 분리를 위한 CMP 공정시에 와이드 게이트 전극의 손상을 최소화할 수 있도록한 것이다.
이는 소자 불량 발생을 억제하여 수율을 향상시키고 소자의 동작 특성을 향상시키는 효과를 갖는다.
Claims (5)
- 셀 영역과 주변 회로 영역을 포함하는 반도체 기판상에 게이트 전극을 형성하는 단계;상기 게이트전극을 포함한 전면에 층간 절연층, 하드 마스크층을 차례로 형성하고 상기 셀 영역 일부를 오픈하도록 상기 하드 마스크층을 패터닝하는 단계;상기 패터닝된 하드 마스크층을 이용하여 상기 셀 영역의 층간 절연층을 선택적으로 식각하여 콘택홀을 형성하는 단계; 및상기 콘택홀을 매립하는 플러그 형성용 물질층을 형성한 후에 에치백 공정을 실시하여 상기 셀 영역에 플러그층을 형성함과 동시에 상기 주변 회로 영역에만 상기 하드 마스크층을 잔류시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 제조 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 에치백 공정은,C2F6를 이용하여 자연 산화막을 제거하는 단계;상기 플러그 형성용 물질층을 HBr 및 Cl2로 식각하여 플러그층을 형성하는 단계; 및C2F6을 이용하여 상기 셀 영역의 하드 마스크층을 제거하는 단계로 진행하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 제조 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 층간 절연막을 BPSG, SOG, SOD, APL, HDP 산화막의 어느 하나를 사용하여 형성하고, 상기 하드 마스크는 SiON, 폴리실리콘, SiN, Al2O3의 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 제조 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 콘택홀 형성 단계에서 상기 셀 영역의 하드 마스크층에 비하여 상기 주변 회로 영역에서의 하드 마스크층 잔량을 더 많이 남기는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 제조 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 주변 회로 영역의 층간 절연층이 노출되도록 CMP 공정을 진행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 제조 방법.
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| KR19990057781A (ko) * | 1997-12-30 | 1999-07-15 | 김영환 | 반도체장치의 폴리실리콘 플러그패드 형성방법 |
| KR20020088980A (ko) * | 2001-05-22 | 2002-11-29 | 삼성전자 주식회사 | 반도체 소자의 콘택 플러그 형성방법 |
-
2003
- 2003-12-30 KR KR1020030099625A patent/KR101046755B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Publication date |
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