KR20090022381A - 반도체 소자의 콘택 플러그 제조방법 - Google Patents

반도체 소자의 콘택 플러그 제조방법 Download PDF

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이홍구
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Abstract

본 발명은 라인타입의 콘택홀 형성시 비트라인패턴의 손실을 방지할 수 있는 반도체 소자의 콘택 플러그 제조방법을 제공하기 위한 것으로, 본 발명은 기판 상에 최상층에 질화막을 포함하는 패턴을 형성하는 단계; 상기 패턴 사이를 채우도록 상기 질화막과 식각선택비를 갖는 보호막을 형성하는 단계; 상기 보호막 상에 콘택플러그 예정지역을 덮는 마스크패턴을 형성하는 단계; 상기 마스크패턴에 의해 오픈된 상기 보호막을 제거하는 단계; 상기 보호막이 제거된 상기 패턴 사이에 절연막을 매립하는 단계; 상기 콘택플러그 예정지역의 보호막을 제거하는 단계; 상기 보호막이 제거된 상기 패턴 사이에 도전물질을 매립하여 콘택플러그를 형성하는 단계를 포함하여 라인타입의 스토리지 노드 콘택 공정에서 비트라인패턴의 하드마스크질화막이 손실되는 것을 방지함으로써 스토리지 노드 콘택 플러그 간의 브릿지를 방지하여 소자의 수율을 향상시킬 수 있는 효과 및 비트라인패턴의 하드마스크질화막의 손실량을 감소시킴으로써 하드마스크의 증착두께를 감소시켜 비트라인 패터닝을 용이하게 할 수 있고, 종횡비를 감소시켜서 층간절연막의 갭필 능력을 향상시킬 수 있는 효과가 있다.
콘택플러그, 비정질카본, 식각선택비

Description

반도체 소자의 콘택 플러그 제조방법{METHOD FOR FABRICATING CONTACT PLUG IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 콘택 플러그 제조방법에 관한 것이다.
잘 알려진 바와 같이, 스토리지 노드 콘택 플러그(Storage Node Contact Plug)는 통상 홀 타입(Hole Type)으로 형성되고 있으나, 디자인 룰(Design Rule)의 축소(Shrinkage)에 따른 스토리지 노드 콘택홀(Storage Node Contact Hole) 간의 브릿지(Bridge) 또는 높은 종횡비(High Aspect Ration)에 의한 오픈불량(Not Open) 등의 문제로 인해 라인 타입(Line Type)의 스토리지 노드 콘택 플러그가 제안되었다.
라인타입의 스토리지 노드 콘택 플러그를 형성하기 위하여 비트라인패턴을 포함하는 층간산화막 상에 라인타입의 마스크패턴을 형성하고, 층간산화막을 식각하여 비트라인패턴 사이에 콘택홀을 형성하는 공정이 필요하다.
도 1은 종래 기술에 따른 스토리지 노드 콘택홀 형성시의 공정 단면도이다.
도 1에 도시된 바와 같이, 기판(11) 상에 비트라인패턴(12)을 형성하고, 비트라인패턴(12) 사이를 채우도록 층간산화막(14)을 형성한 후, 층간산화막(14) 상에 라인타입의 마스크패턴을 형성하여 층간산화막(14)을 형성함으로써 비트라인패턴(12) 사이에 콘택홀을 형성할 수 있다.
위와 같이, 종래 기술은 라인타입의 마스크패턴을 이용하여 층간산화막(14)을 식각하고, 이때 비트라인패턴(12) 특히, 하드마스크질화막(12C)이 노출된다.
그러나, 종래 기술은 노출된 비트라인패턴(12)의 최상부층인 하드마스크질화막(12C)이 층간산화막(14)의 식각이 계속적으로 진행되면서 과도하게 손실(Loss)되어 원하는 두께 만큼의 하드마스크질화막(12C)을 확보하지 못하는 문제점이 있다. 또한, 이러한 문제는 디자인 룰이 감소함에 따라 비트라인패턴의 패턴 사이즈가 점점 작아질수록 더 증가되고 있다.
더욱이, 비트라인패턴의 하드마스크질화막이 손실되는 것을 감안하여 하드마스크질화막의 증착두께를 증가시킬 경우 비트라인패턴의 패터닝이 어려울 뿐 아니라, 층간산화막(14) 증착시 높아진 종횡비(Aspect Ratio)로 인해 갭필마진 확보가 더 어려워지는 문제점이 있다.
도면에 설명되지 않은 12A는 폴리실리콘전극, 12B는 텅스텐전극, 12C는 하드마스크질화막, 13은 스페이서질화막이다.
도 2는 종래 기술에 따른 스토리지 노드 콘택 플러그의 문제점을 나타내는 TEM사진이다.
도 2를 참조하면, 하드마스크질화막의 두께부족으로 스토리지 노드 콘택 플러그 간에 브릿지(100)가 발생한 것을 알 수 있다. 즉, 라인타입의 스토리지 노드 콘택 공정에서 비트라인패턴은 스토리지 노드 콘택 플러그들을 분리하는 역할을 하게 되는데, 층간산화막 식각시 노출된 비트라인패턴의 하드마스크질화막의 손실로 인해 일정 두께 이상의 하드마스크질화막을 확보하지 못하여 스토리지 노드 콘택 플러그 간에 브릿지가 발생하게 되는 것이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 라인타입의 콘택홀 형성시 비트라인패턴의 손실을 방지할 수 있는 반도체 소자의 콘택 플러그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 콘택 플러그 제조방법은 기판 상에 최상층에 질화막을 포함하는 패턴을 형성하는 단계; 상기 패턴 사이를 채우도록 상기 질화막과 식각선택비를 갖는 보호막을 형성하는 단계; 상기 보호막 상에 콘택플러그 예정지역을 덮는 마스크패턴을 형성하는 단계; 상기 마스크패턴에 의해 오픈된 상기 보호막을 제거하는 단계; 상기 보호막이 제거된 상기 패턴 사이에 절연막을 매립하는 단계; 상기 콘택플러그 예정지역의 보호막을 제거하는 단계; 상기 보호막이 제거된 상기 패턴 사이에 도전물질을 매립하여 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 보호막은 비정질카본이고, 보호막을 제거하는 단계는 산소 스트립으로 실시하는 것을 특징으로 한다.
상술한 본 발명에 의한 반도체 소자의 콘택 플러그 제조방버은 라인타입의 스토리지 노드 콘택 공정에서 비트라인패턴의 하드마스크질화막이 손실되는 것을 방지함으로써 스토리지 노드 콘택 플러그 간의 브릿지를 방지하여 소자의 수율을 향상시킬 수 있는 효과가 있다.
또한, 비트라인패턴의 하드마스크질화막의 손실량을 감소시킴으로써 하드마스크의 증착두께를 감소시켜 비트라인 패터닝을 용이하게 할 수 있고, 종횡비를 감소시켜서 층간절연막의 갭필 능력을 향상시킬 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체 소자의 콘택 플러그 제조방법을 설명하기 위한 공정 단면도이다. 좌측의 (가)는 평면도이고, 우측의 (나)는 (가)의 일정면을 자른 단면도이다. 특히, 도 3a 내지 도 3e의 (나)는 (가)를 a­a'로 자른 단면도이고, 도 3f 내지 도 3h의 (나)는 (가)를 b­b'로 자른 단면도이다. 설명의 편의를 위해 함께 도시하여 설명하기로 한다.
도 3a의 (나)에 도시된 바와 같이, 기판(31) 상에 제1절연층(32)을 형성한다. 기판(31)은 DRAM공정이 진행되는 반도체(실리콘)기판일 수 있다. 제1절연층(32)은 산화막일 수 있고, 제1절연층(32)을 형성하기 전에 게이트패턴 공정을 진행할 수 있다.
이어서, 제1절연층(32)을 관통하여 기판(31)에 연결되는 랜딩 플러그 콘택(33, Landing Plug Contact)을 형성한다. 랜딩 플러그 콘택(33)은 제1절연층(32)을 선택적으로 식각하여 기판(31)을 노출시키는 콘택홀 형성 후, 폴리실리콘을 매립하고 평탄화하여 형성할 수 있다.
이어서, 랜딩 플러그 콘택(33)을 포함하는 제1절연층(32) 상에 제2절연층(34)을 형성한다. 제2절연층(34)은 하부층과 후속 비트라인패턴 간의 층간절연을 위한 것으로, 제1절연층(32)과 동일한 물질로 형성할 수 있고, 산화막으로 형성할 수 있다.
이어서, 제2절연층(34) 상에 비트라인패턴(35)을 형성한다. 비트라인패턴(35)은 제1전극(35A), 제2전극(35B)과 비트라인하드마스크(35C)의 적층으로 형성할 수 있고, 제1전극(35A)은 폴리실리콘일 수 있고, 제2전극(35B)은 텅스텐 또는 텅스텐실리사이드일 수 있으며, 비트라인하드마스크(35C)는 질화막일 수 있다.
이어서, 비트라인패턴(35)의 측벽에 스페이서(36)를 형성한다. 스페이서(36)는 비트라인패턴(35)의 측벽을 보호하기 위한 것으로, 특히 후속 라인패턴의 스토리지 노드 콘택홀(Storage Node Contact Hole) 식각시 비트라인패턴(35)의 측벽을 보호하고, 스토리지 노드 콘택 플러그와의 절연연할을 할 수 있다.
이어서, 비트라인패턴(35) 사이를 채우는 보호막(37)을 형성한다. 보호막(37)은 비트라인패턴(35)의 최상부층인 비트라인하드마스크(35C)와 식각선택비를 갖는 물질로 형성하고, 후속 패터닝 및 제거가 용이한 물질로 형성할 수 있다. 바람직하게, 보호막(37)은 비정질카본(Amorphous Carbon)일 수 있다. 보호막(37)의 형성은 비트라인패턴(35) 사이를 채우도록 비정질카본을 갭필(Gap Fill)하고, 비트라인하드마스크(35C)가 노출되는 타겟으로 평탄화하는 공정으로 진행할 수 있고, 평탄화는 화학적기계적연마(Chemical Mechanical Polishing) 또는 에치백(Etch Back)으로 진행할 수 있다.
(가)의 평면도에서는 기판(31) 상에 형성된 라인타입의 비트라인하드마스크(35C)와 비트라인패턴(35) 사이에 형성된 보호막(37)을 확인할 수 있다.
도 3b에 도시된 바와 같이, 비트라인패턴(35)을 포함하는 전체구조 상에 실리콘산화질화막(38)을 형성한다. 실리콘산화질화막(38)은 보호막(37)을 패터닝하기 위한 하드마스크로 사용하기 위한 것이다.
이어서, 실리콘산화질화막(38) 상에 감광막패턴(39)을 형성한다. 감광막패턴(39)은 실리콘산화질화막(38) 상에 감광막을 코팅하고, 노광 및 현상으로 패터닝하여 라인타입(Line Type)으로 형성하되, 실리콘산화질화막(38)의 식각이 완료되는 시점에서 모두 제거되도록 즉, 실리콘산화질화막(38)만 식각할 수 있는 정도의 두께를 필요로 하기 때문에 상대적으로 낮은 감광막패턴(39)의 두께를 요구한다.
특히, 감광막패턴(39)은 후속 스토리지 노드 콘택 플러그(Storage Node Contact Plug)가 형성되어야 하는 부분이 아닌 분리막이 형성되어야 하는 부분을 오픈시키는 역패턴(Reverse Pattern)의 마스크를 적용한다. 즉, 스토리지 노드 콘택 플러그 예정지역을 제외한 영역을 오픈시키도록 패터닝할 수 있다.
감광막패턴(39)은 콘택 플러그 예정지역을 제외한 영역이 오픈되도록 패터닝되어 있기 때문에 (가)의 a­a' 단면(콘택 플러그 예정지역을 제외한 영역)을 자른 (나)에서는 감광막패턴(39)이 도시되지 않는다.
도 3c에 도시된 바와 같이, 감광막패턴(39)을 식각배리어로 실리콘산화질화막(38)을 식각한다. 실리콘산화질화막(38)의 식각이 완료되는 시점에서 감광막패턴(39)은 모두 제거된다.
감광막패턴(39)은 콘택 플러그 예정지역을 제외한 영역이 오픈되도록 패터닝되어 있기 때문에 이를 이용하여 식각된 실리콘산화질화막패턴(38A)은 (가)의 a­a' 단면(콘택 플러그 예정지역을 제외한 영역)을 자른 (나)에서는 도시되지 않는다.
따라서, 콘택 플러그 예정지역을 제외한 영역을 오픈시키는 실리콘산화질화막패턴(38A)이 형성된다.
도 3d에 도시된 바와 같이, 실리콘산화질화막패턴(38A)을 식각배리어로 오픈된 보호막(37)을 식각한다. 보호막(37)이 비정질카본인 경우, 감광막과 유사한 카본(Carbon) 성분으로 형성되어 있기 때문에 O2 및 N2의 혼합가스를 메인가스로 사용하여 진행할 수 있다.
O2 및 N2의 혼합가스의 경우 실리콘산화질화막패턴(38A) 및 질화막질의 비트라인하드마스크(35C)와 높은 선택비를 갖기 때문에, 낮은 두께의 실리콘산화질화막패턴(38A)으로도 보호막(37)을 효과적으로 패터닝할 수 있고, 보호막(37)을 식각하는 동안 비트라인하드마스크(35C)의 손실은 거의 발생하지 않는다.
(가)에서는 콘택 플러그 예정지역을 제외한 영역이 오픈되어 비트라인패 턴(35) 하부의 제2절연층(34)이 노출되고, 비트라인패턴(35)에 수직한 실리콘산화질화막패턴(38A)이 존재하며, (가)의 a­a'단면을 자른 (나)에는 보호막이 제거되어 제2절연층(34)을 오픈시키는 구조가 도시되어 있다.
도 3e에 도시된 바와 같이, 제2절연층(34) 상에 비트라인패턴(35) 사이를 채우는 제3절연층(40)을 형성한다. 제3절연층(40)은 후속 스토리지 노드 콘택 플러그 간의 절연을 위한 분리막으로 사용하기 위한 것으로, 산화막으로 형성할 수 있고, 산화막은 갭필(Gap Fill) 특성이 양호한 BPSG(Boron Phosphorus Silicate Glass) 또는 SOD(Spin On Dielectric)를 사용하여 형성할 수 있다. 또한, 제3절연층(40)으로 BPSG 또는 SOD를 형성한 경우, 제3절연층(40) 형성 후에 열처리(Thermal Treatment)를 적용할 수 있다.
제3절연층(40)을 형성하기 위해 비트라인패턴(35) 사이를 채우도록 제2절연층(34) 상에 산화막을 형성하고, 비트라인하드마스크(35C)가 노출되는 타겟으로 평탄화할 수 있다. 평탄화는 화학적기계적연마를 사용하여 진행할 수 있는데, 비트라인하드마스크(35C)가 노출되는 타겟으로 실시하기 때문에 비트라인하드마스크(35C) 상에 형성된 실리콘산화질화막패턴(38A)은 평탄화 공정에 의해 자동제거된다.
(가)에서는 비트라인하드마스크(35C)에 수직한 라인패턴으로 콘택 플러그 예정지역을 제외한 영역에 제3절연층(40)이 도시되고, 콘택 플러그 예정지역에 보호막(37)이 도시되어 있다. (가)의 a­a' 로 자른 (나)의 경우 비트라인패턴(35) 사이에 제3절연층(40)이 형성된 것을 알 수 있다.
이하, 도 3f 내지 도 3h에서의 (나) 도면은 (가) 도면을 b­b'(콘택 플러그 예정지역)로 자른 단면도를 도시하기로 한다.
도 3f에 도시된 바와 같이, 콘택 플러그 예정지역의 보호막(37)을 제거한다. 보호막(37)의 제거는 건식식각으로 실시할 수 있고, 보호막(37)이 비정질카본인 경우 건식식각은 감광막 스트립공정 즉, 산소(O2) 플라즈마를 이용한 스트립공정으로 진행할 수 있다.
따라서, 다른 패턴의 손실없이 보호막(37)만 선택적으로 제거하여 비트라인하드마스크(35C)의 손실없이 콘택 플러그 예정지역을 오픈시킬 수 있다.
(가)에서는 콘택 플러그 예정지역에 보호막(37)이 제거되어 비트라인패턴(35) 하부층인 제2절연층(34)이 노출된 것을 알 수 있다.
도 3g에 도시된 바와 같이, 비트라인패턴(35) 하부의 제2절연층(34)을 식각하여 랜딩 플러그 콘택(33, Landing Plug Contact)을 노출시킨다. 이는, 후속 스토리지 노드 콘택 플러그를 랜딩 플러그 콘택(33)과 연결시키기 위한 것으로, 제2절연층(34) 식각시 비트라인하드마스크(35C)가 일부 손실되어도 그 정도가 미미하여 후속 콘택 플러그의 브릿지에 영향을 미치지 않는다.
(가)에서는 콘택 플러그 예정지역에 제2절연층(34)이 식각되어 랜딩 플러그 콘택(33)이 노출된 것을 알 수 있다.
도 3h에 도시된 바와 같이, 노출된 랜딩 플러그 콘택(33) 상에 비트라인패턴(35) 사이를 매립하는 라인타입의 스토리지 노드 콘택 플러그(41)를 형성한다. 스토리지 노드 콘택 플러그(41)는 비트라인패턴(35) 사이를 채우도록 도전물질을 형성하고, 비트라인하드마스크(35C)가 노출되는 타겟으로 평탄화하여 형성할 수 있다. 이때, 평탄화는 화학적기계적연마 또는 에치백으로 실시할 수 있고, 도전물질은 폴리실리콘(Poly Silicon)일 수 있다.
(가)에서는 콘택 플러그 예정지역에 비트라인패턴(35)과 수직방향으로 라인타입의 스토리지 노드 콘택 플러그(41)가 형성되고, 콘택 플러그 예정지역을 제외한 영역에 제3절연층(40)이 형성된 것을 알 수 있다.
위와 같이, 본 실시예는 라인타입의 스토리지 노드 콘택 플러그(41) 형성시 질화막과 식각선택비가 높으면서 패터닝 및 제거가 용이한 보호막(37)을 비트라인패턴(35) 사이에 형성한 후 후속 공정을 진행함으로써 비트라인하드마스크(35C)의 손실을 대폭 개선할 수 있다. 또한, 비트라인하드마스크(35C)의 손실을 개선함으로써 비트라인하드마스크(35C)의 높이를 증가시킬 필요가 없기 때문에 비트라인패터닝을 용이하게 할 수 있고, 종횡비를 감소시켜 제3절연층(40) 형성시 갭필 능력을 향상시킬 수 있다.
한편, 본 실시예에서는 스토리지 노드 콘택 플러그 제조방법에 대해 설명하고 있으나, 본 실시예는 라인패턴으로 형성되는 모든 콘택홀 공정에 적용될 수 있다.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 스토리지 노드 콘택홀 형성시의 공정 단면도,
도 2는 종래 기술에 따른 스토리지 노드 콘택 플러그의 문제점을 나타내는 TEM사진,
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체 소자의 콘택 플러그 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 기판 32 : 제1절연층
33 : 랜딩 플러그 콘택 34 : 제2절연층
35 : 비트라인패턴 36 : 스페이서
37 : 보호막 38 : 실리콘산화질화막
39 : 감광막패턴 40 : 제3절연층
41 : 스토리지 노드 콘택 플러그

Claims (9)

  1. 기판 상에 최상층에 질화막을 포함하는 패턴을 형성하는 단계;
    상기 패턴 사이를 채우도록 상기 질화막과 식각선택비를 갖는 보호막을 형성하는 단계;
    상기 보호막 상에 콘택 플러그 예정지역을 덮는 마스크패턴을 형성하는 단계;
    상기 마스크패턴에 의해 오픈된 상기 보호막을 제거하는 단계;
    상기 보호막이 제거된 상기 패턴 사이에 절연막을 매립하는 단계;
    상기 콘택 플러그 예정지역의 보호막을 제거하는 단계; 및
    상기 보호막이 제거된 상기 패턴 사이에 도전물질을 매립하여 콘택 플러그를 형성하는 단계
    를 포함하는 반도체 소자의 콘택 플러그 제조방법.
  2. 제1항에 있어서,
    상기 보호막은 비정질카본인 반도체 소자의 콘택 플러그 제조방법.
  3. 제2항에 있어서,
    상기 보호막을 제거하는 단계는,
    산소 스트립으로 실시하는 반도체 소자의 콘택 플러그 제조방법.
  4. 제1항에 있어서,
    상기 절연막은 산화막인 반도체 소자의 콘택 플러그 제조방법.
  5. 제1항에 있어서,
    상기 도전물질은 폴리실리콘인 반도체 소자의 콘택 플러그 제조방법.
  6. 제1항에 있어서,
    상기 마스크패턴을 형성하는 단계는,
    상기 보호막 상에 실리콘산화질화막을 형성하는 단계;
    상기 실리콘산화질화막 상에 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각배리어로 상기 실리콘산화질화막을 식각하는 단계
    를 포함하는 반도체 소자의 콘택 플러그 제조방법.
  7. 제6항에 있어서,
    상기 감광막패턴은 상기 실리콘산화질화막의 식각이 완료되는 시점에서 모두 제거되는 두께로 형성하는 반도체 소자의 콘택 플러그 제조방법.
  8. 제1항에 있어서,
    상기 패턴은 비트라인패턴인 반도체 소자의 콘택 플러그 제조방법.
  9. 제1항에 있어서,
    상기 콘택 플러그는 스토리지 노드 콘택 플러그인 반도체 소자의 콘택 플러그 제조방법.
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