KR100991382B1 - 다면 채널을 갖는 트랜지스터 및 그 형성방법 - Google Patents
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Abstract
본 발명은 이미 널리 알려진 일반적인 새들형 핀 트랜지스터에 대비하여 채널 길이를 증대시킬 수 있는 다면 채널을 갖는 트랜지스터 및 그 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 일정 부위에 단턱부를 갖고 기판의 활성영역 내에 형성된 'U'자형 핀과, 상기 핀의 형상을 따라 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 다면 채널을 갖는 트랜지스터를 제공한다.
트랜지스터, 새들형 핀, 핀 마스크, 스페이서
Description
도 1은 본 발명의 실시예에 따른 다면 채널을 갖는 트랜지스터를 도시한 평면도.
도 2는 도 1에 도시된 절취선을 따라 도시한 단면도.
도 3 내지 도 8은 본 발명의 실시예에 따른 다면 채널을 갖는 트랜지스터 형성방법을 도시한 공정 단면도.
도 9는 도 7에서 실시되는 소자 분리막 후퇴(recess) 공정에 따른 채널 면적을 도시한 단면 사시도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 100A : 활성영역
101 : 소자 분리막 102 : 제1 트렌치
103 : 스페이서 104 : 제2 트렌치
105 : 'U'자형 핀 106 : 게이트 절연막
107 : 폴리실리콘막 108 : 도전막
109 : 게이트 전극
본 발명은 반도체 소자 및 그 제조기술에 관한 것으로, 특히 다면 채널을 갖는 트랜지스터 및 그 형성방법에 관한 것이다.
최근에는 핀형(fin type) 트랜지스터와 리세스형(recess type) 트랜지스터의 장점만을 살리기 위하여 이들을 혼합한 새들형(saddle type) 핀 트랜지스터가 제안되었다. 새들형 핀 트랜지스터는 핀형 트랜지스터의 문제점인 낮은 문턱전압과 짧은 유효채널길이를 리세스형 트랜지스터를 병행하여 해결할 수 있는 구조이다. 이에 따라, DRAM(Dynamic Random Access Memory) 소자에서 핀형 트랜지스터보다 새들형 핀 트랜지스터를 적용하는 것이 소자의 동작 특성을 고려하여 볼 때 유리할 것으로 판단된다. 하지만, 아직까지 고집적화에 대응하여 채널 길이를 증대시키는데는 한계가 있기 때문에 채널 길이를 증대시킬 수 있는 새로운 구조가 요구되고 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 이미 널리 알려진 일반적인 새들형 핀 트랜지스터에 대비하여 채널 길이를 증대시킬 수 있는 다면 채널을 갖는 트랜지스터 및 그 형성방법을 제공하는데 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 일정 부위에 단턱부를 갖고 기판의 활성영역 내에 형성된 'U'자형 핀과, 상기 핀의 형상을 따라 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 다면 채널을 갖는 트랜지스터를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판에 소자 분리막을 형성하여 활성영역을 정의하는 단계와, 상기 활성영역과 상기 소자 분리막을 식각하여 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치의 내측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 식각 장벽층으로 상기 활성영역을 선택적으로 식각하여 제2 트렌치를 형성하는 단계와, 상기 스페이서를 제거하는 단계를 포함하는 다면 채널을 갖는 트랜지스터 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영어 대문자를 포함하는 경우 동일층이 식각공정을 통해 변형된 것을 의미한다.
실시예
도 1은 본 발명의 실시예에 따른 다면 채널을 갖는 트랜지스터를 설명하기 위하여 도시한 평면도이고, 도 2의 (A)는 도 1에 도시된 Ⅰ-Ⅰ' 절취선을 따라 도시한 단면도이고, 도 2의 (B)는 도 1에 도시된 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 다면 채널을 갖는 트랜지스터는 기판(100) 내에 형성되며, 일정 부위에 단턱부를 갖는 'U'자형 핀(105)을 포함한다. 'U'자형 핀(105)은 도 2의 (A)와 같이 기판(100)의 활성영역(100A)을 장축방향(도 1에서 X축방향)으로 절단한 후 정면에서 바라볼 때, 'U'자형 패턴을 갖도록 형성된다. 또한, 단턱부를 기준으로 그 하부의 폭(개구되는 폭)이 상부의 폭보다 좁게 형성된다. 예컨대, 하부의 폭이 상부의 폭에 1/2의 이하의 크기를 갖도록 형성된다. 또한, 'U'자형 핀(105)이 이웃하는 소자 분리막(101A)에 의해 돌출되며, 소자 분리막(101A)에 의해 돌출되는 부위가 트랜지스터의 채널 영역으로 기능하게 된다. 또한, 'U'자형 핀(105)은 기판(100) 상면보다 낮은 높이를 가지며, 그 높이는 단턱부에 의해 결정된다.
이하, 본 발명의 실시예에 따른 다면 채널을 갖는 트랜지스터 형성방법을 설명하기로 한다.
도 3 내지 도 8은 본 발명의 실시예에 따른 다면 채널을 갖는 트랜지스터 형성방법을 설명하기 위하여 도시한 공정 단면도이다. 각 도의 (A)는 도 1에 도시된 I-I' 절취선을 따라 도시한 단면도이고, (B)는 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면도이다.
먼저, 도 3에 도시된 바와 같이, 반도체 기판(100)에 대해 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(101)을 형성한다. 이로써, 반도체 기판(100) 내에 소자 분리막(101)에 의해 활성영역(ACT, 100A)이 정의된다. 이때, 소자 분리막(101)은 매립 특성이 우수한 HDP(High Density Plasma)막으로 형성하는 것이 바람직하나, 이 외에도, HARP(High Aspect Ratio Process), SOD(Spin On Dielectric)막 중 선택된 어느 하나로 형성하거나, 이들의 적층 구조로 형성할 수 있다. 또한, 소자 분리막(101)이 매립되는 트렌치(미도시)의 깊이는 후속 'U'자형 핀(105, 도 2참조)을 고려하여 적어도 300Å 이상, 예컨대 300~5000Å의 깊이로 형성한다.
이어서, 반도체 기판(100) 상의 전면에 하드 마스크용으로 카본을 함유한 막, 예컨대 아모르퍼스 카본막(amorphous carbon)(미도시)과 절연성 반사방지막(미도시)을 형성한다. 이때, 절연성 반사방지막은 아모르퍼스 카본막이 식각될 때 우수한 식각 선택비-10:1 이상의 선택비-의 하드 마스크 역할을 하는 것으로 실리콘산화질화막(SiON)으로 형성하며, 그 두께는 2000Å 이하, 예컨대 500~2000Å으로 형성한다.
한편, 반도체 기판(100) 상에 하드 마스크를 형성하기 전에 식각공정시 기 판(100)의 표면을 보호하기 위하여 완충 산화막과 패드 질화막을 더 형성할 수도 있다. 이때, 패드 질화막은 200Å 이상, 바람직하게는 200~500Å 범위의 두께로 형성한다.
이어서, 무기계 물질로 이루어진 절연성 반사방지막 상에 추가로 노광 공정시 핀 마스크(미도시)-도 1에서 게이트 전극(109)과 중첩되는 영역이 개방된 패턴을 갖는 식각 마스크-의 변형을 방지하기 위한 목적으로 유기계 물질로 반사방지막을 형성할 수도 있다.
이어서, 포토공정을 실시하여 반사방지막 상에 핀 마스크를 형성한다. 이때, 핀 마스크는 후속 공정을 통해 형성될 게이트 전극(109)이 중첩되는 영역에 라인(line) 형태의 개구부를 갖고 활성영역(100A)과 직교하는 방향(도 1에서 Y축 방향)으로 형성한다.
이어서, 핀 마스크를 이용한 식각공정을 실시하여 반사방지막, 절연성 반사방지막 및 아모르퍼스 카본막을 순차적으로 식각한 후 핀 마스크 및 반사 방지막을 제거한다.
이어서, 식각된 막들에 의해 형성된 패턴을 식각 장벽층으로 하여 패드 질화막, 완충 산화막, 반도체 기판(100)을 식각한다. 이로써, 반도체 기판(100) 내에 트렌치(102)(이하, 제1 트렌치라 함)가 형성된다. 이때, 식각공정은 소자 분리막(101)과 반도체 기판(100) 간의 식각 선택비가 거의 없는 조건으로 실시하여 노출되는 기판(100)과 소자 분리막(101)을 함께 식각한다. 예컨대, 고밀도 플라즈마(high density plasma) 식각 장비를 이용하여, 소자 분리막(101)을 이루는 실리 콘산화막(SiO2)과 기판(100)을 이루는 단결정 실리콘(Si) 간의 식각 선택비가 없는 CF4와 H2의 혼합가스를 사용하여 실시한다.
이어서, 아모르퍼스 카본막, 절연성 반사방지막 등을 제거한다.
이어서, 도 4에 도시된 바와 같이, 반도체 기판(100)의 단차면을 따라 기판(100) 전면에 스페이서용 절연막(미도시)을 증착한다. 이때, 절연막은 소자 분리막(101) 및 반도체 기판(100) 간의 식각 선택비를 고려하여, 이 들(101, 100)과의 식각 선택비를 가능한 높게 가져갈 수 있는 질화막으로 형성하는 것이 바람직하다. 예컨대, SixNy(x, y는 0을 제외한 자연수)(예컨대, Si3N4), SiON 또는 SRON(Silicon Rich SiON)(예컨대, 실리콘의 함유량이 50% 이상) 중 선택된 어느 하나로 형성한다.
이어서, 마스크 없이 전면 식각공정, 예컨대 에치백(etch back) 공정을 실시하여 스페이서용 절연막을 식각한다. 이로써, 제1 트렌치(102) 내측벽에 스페이서(103)가 형성된다. 이때, 식각공정은 소자 분리막(101) 및 기판(100)과의 높은 식각 선택비를 갖는 조건으로 실시하여 소자 분리막(101) 및 기판(100)의 손실을 최소화하는 것이 바람직하다. 예컨대, 식각공정은 플라즈마 식각장치를 이용하여 이방성 식각공정으로 실시하고, 식각가스로는 CHF3와 O2가 혼합된 혼합가스 또는 CH2F2 가스를 사용한다.
이어서, 도 5에 도시된 바와 같이, 스페이서(103)를 식각 장벽층으로 이용한 식각공정을 실시하여 제1 트렌치(102)의 저부를 일정 깊이로 식각한다. 이로써, 제1 트렌치(102)의 저부에 제1 트렌치(102)보다 좁은 개구 폭을 갖는 트렌치(104)(이하, 제2 트렌치라 함)가 형성된다. 이때, 식각공정은 선택적으로 제1 트렌치(102) 저부의 활성영역(100A)만을 식각하기 위하여, 식각가스로는 HBr과 O2 가스를 이용한다.
한편, 제2 트렌치(104)는 제1 트렌치(102)보다 깊게 형성하거나 얕게 형성할 수도 있으나, 그 깊이는 이웃하는 소자 간의 간섭 현상을 고려하여 소자 분리막(101)의 저부보다 얕은 깊이로 형성하는 것이 바람직하다. 예컨대, 200Å 이상, 바람직하게는 200Å 이상에서 소자 분리막(101)의 깊이를 넘지않는 범위 내에서 형성한다. 바람직하게는 소자 분리막(101)의 깊이보다 적어도 50Å 이상 얕도록 형성한다.
이어서, 도 6에 도시된 바와 같이, 스페이서(103, 도 5참조)를 제거한다.
이어서, 도 7에 도시된 바와 같이, 도 1에서 활성영역(100A)의 단축방향으로 제2 트렌치(104)가 돌출되도록 소자 분리막(101A)을 일정 깊이로 후퇴(recess)시킬 수도 있다.
이 경우, 소자 분리막(101A)이 후퇴되는 정도에 따라 채널 길이가 달라질 수 있다.
도 9는 도 7의 (A)와 대응되는 도면으로서, (A)는 소자 분리막(101A)을 후퇴시키지 않은 경우의 채널 영역을 도시한 사시도이고, (B)는 소자 분리막(101A)을 제2 트렌치(104)의 저부까지만 후퇴시킨 경우 채널 영역을 도시한 사시도이며, (C)는 소자 분리막(101A)을 제2 트렌치(104)의 저부보다 깊게 후퇴시킨 경우 채널 영역을 도시한 사시도이다.
도 9를 참조하면, (A), (B), (C)에 도시된 구조 순으로 채널 면적 및 길이가 증대되는 것을 알 수 있다. 따라서, 본 발명의 실시예에서는 소자 분리막(101A)의 후퇴 깊이를 조정함으로써 채널 면적이나 길이를 원하는 만큼 쉽게 조정하는 것이 가능하다.
이어서, 도 8에 도시된 바와 같이, 기판(100) 상면에 잔류된 패드 질화막과 완충 산화막을 제거한 후 게이트 절연막(106)을 형성한다. 이때, 게이트 절연막(106)은 습식산화, 건식산화 또는 라디컬 산화공정을 이용하여 실리콘산화막(SiO2)으로 형성한다.
이어서, 게이트 절연막(106) 상에 폴리실리콘막(107)과 도전막(108)을 형성한다. 이때, 도전막(108)은 전이 금속 또는 희토류 금속으로 형성하거나, 이들이 혼합된 합금막으로 형성한다. 또한, 이들의 질화물 또는 실리사이드층으로 형성한다.
이어서, 도전막(108)과 폴리실리콘막(107)을 식각하여 활성영역(110A)의 단축 방향으로 직교하는 게이트 전극(109)을 형성한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한 다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 기판 내의 일정 부위에 단턱부를 갖는 'U'자형 핀을 형성함으로써 채널 길이를 증대시켜 반도체 소자의 리프레시(refresh) 특성을 향상시킬 수 있다.
둘째, 본 발명에 의하면, 스페이서 스킴(spacer scheme)을 이용한 식각공정을 통해 소자 분리막을 후퇴시켜 채널 길이를 조정함으로써 채널 면적이나 채널 길이를 원하는 만큼 조정할 수 있다.
Claims (16)
- 일정 부위에 단턱부를 갖고 기판의 활성영역 내에 형성된 'U'자형 핀;상기 핀의 형상을 따라 형성된 게이트 절연막; 및상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 다면 채널을 갖는 트랜지스터.
- 제 1 항에 있어서,상기 핀은 상기 단턱부를 경계로 그 하부의 개구 폭이 상부의 개구 폭보다 좁게 형성된 다면 채널을 갖는 트랜지스터.
- 제 1 항에 있어서,상기 핀은 이웃하는 소자분리막에 의해 돌출된 다면 채널을 갖는 트랜지스터.
- 삭제
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- 삭제
- 삭제
- 제 1 항에 있어서,상기 핀은 상기 기판 상면보다 낮은 높이를 갖는 다면 채널을 갖는 트랜지스터.
- 기판에 소자 분리막을 형성하여 활성영역을 정의하는 단계;상기 활성영역과 상기 소자 분리막을 식각하여 제1 트렌치를 형성하는 단계;상기 제1 트렌치의 내측벽에 스페이서를 형성하는 단계;상기 스페이서를 식각 장벽층으로 상기 활성영역을 선택적으로 식각하여 제2 트렌치를 형성하는 단계; 및상기 스페이서를 제거하는 단계를 포함하는 다면 채널을 갖는 트랜지스터 형성방법.
- 제 9 항에 있어서,상기 제2 트렌치는 상기 제1 트렌치의 개구 폭보다 좁은 폭으로 형성하는 다면 채널을 갖는 트랜지스터 형성방법.
- 제 9 항에 있어서,상기 제1 및 제2 트렌치의 경계에 단턱부를 형성하는 다면 채널을 갖는 트랜지스터 형성방법.
- 제 11 항에 있어서,상기 스페이서를 제거하는 단계 후,상기 단턱부 아래로 상기 소자 분리막을 후퇴시키는 단계를 더 포함하는 다면 채널을 갖는 트랜지스터 형성방법.
- 제 12 항에 있어서,상기 소자 분리막을 후퇴시키는 단계는 상기 후퇴되는 소자 분리막의 상면이 상기 제2 트렌치의 저부와 동일 높이가 되도록 실시하는 다면 채널을 갖는 트랜지스터 형성방법.
- 제 12 항에 있어서,상기 소자 분리막을 후퇴시키는 단계는 상기 후퇴되는 소자 분리막의 상면이 상기 제2 트렌치의 저부보다 낮은 높이가 되도록 실시하는 다면 채널을 갖는 트랜지스터 형성방법.
- 삭제
- 제 9 항에 있어서,상기 스페이서는 질화막으로 형성하는 다면 채널을 갖는 트랜지스터 형성방법.
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