KR100744071B1 - 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법 - Google Patents

벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법 Download PDF

Info

Publication number
KR100744071B1
KR100744071B1 KR1020060029869A KR20060029869A KR100744071B1 KR 100744071 B1 KR100744071 B1 KR 100744071B1 KR 1020060029869 A KR1020060029869 A KR 1020060029869A KR 20060029869 A KR20060029869 A KR 20060029869A KR 100744071 B1 KR100744071 B1 KR 100744071B1
Authority
KR
South Korea
Prior art keywords
recess
carbon
semiconductor device
based polymer
manufacturing
Prior art date
Application number
KR1020060029869A
Other languages
English (en)
Inventor
조준희
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060029869A priority Critical patent/KR100744071B1/ko
Priority to TW095149208A priority patent/TWI320208B/zh
Priority to US11/617,595 priority patent/US7585727B2/en
Priority to CNB2007100056613A priority patent/CN100550296C/zh
Application granted granted Critical
Publication of KR100744071B1 publication Critical patent/KR100744071B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 접합에 인가되는 플라즈마 손실과 벌브형 리세스 게이트가 작게 또는 형성되지 않는 것을 방지하기 위한 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 반도체 기판을 선택적으로 건식식각하여 제1리세스를 형성하는 단계, 상기 제1리세스의 하부를 채우는 카본계폴리머를 형성하는 단계, 상기 제1리세스의 노출된 측벽에 스페이서를 형성하는 단계, 상기 카본계폴리머를 제거하는 단계, 상기 스페이서 아래의 제1리세스 하부를 등방성식각하여 벌브형 제2리세스를 형성하는 단계를 포함하고, 상기한 본 발명은 플라즈마 손실을 감소시키고, 벌브형 리세스 게이트가 작게 또는 형성되지 않는 문제점을 방지함으로써 소자의 특성 및 신뢰성을 확보할 수 있는 효과가 있다.
벌브형 리세스 게이트, 플라즈마 대미지, 비정질카본, 스페이서

Description

벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법{METHOD FOR FABRICATING THE SAME OF SEMICONDUCTOR DEVICE WITH BULB TYPE RECESS GATE}
도 1a와 도 1b는 종래 기술에 따른 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정단면도,
도 2는 종래 기술에 따른 벌브형 리세스를 갖는 반도체 소자를 설명하기 위한 TEM사진,
도 3a 내지 도 3f는 본 발명의 바람직한 실시예에 따른 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 소자분리막
13 : 하드마스크 14 : 반사방지막
15 : 감광막패턴 16 : 리세스
17b : 카본계폴리머 18 : 스페이서
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 점점 고집적화됨에 따라 게이트를 평탄한 활성영역 위에 형성하는 기존의 플라나 게이트(Planar Gate)배선 형성 방법은 피쳐사이즈(Feature Size)가 감소되고 반도체 기판(Substrate)에 대한 도핑집중도(Doping Concentration)가 증가함에 따라 반도체 소자의 전계(Electric Field) 증가에 의해접합누설전류(Junction Leakage)가 생겨 소자의 리프레시특성을 확보하기가 어렵다. 또한, 채널길이(Channel Length) 및 넓이(Width)가 제한되고 채널도핑(Channel Doping)농도의 증가로 전자운동성(Electron Mobility)이 감소되어 충분한 채널전류(Channel Current)의 확보가 필요하다.
도 1a와 도 1b는 종래 기술에 따른 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(31) 상에 리세스 예정지역이 오픈된 패드산화막(32)과 하드마스크(33)를 형성하고, 하드마스크(33)를 식각마스크로 반도체 기판(31)을 식각하여 수직프로파일을 갖는 제1리세스(34)를 형성한다. 이때, 제1리세스(34)를 형성하는 공정에서 제1리세스(34)의 측벽 즉, 접합영역에 플라즈마 대미지(A1)를 입는다.
도 1b에 도시된 바와 같이, 제1리세스(34) 아래의 반도체 기판(31)을 등방성식각하여 라운드 프로파일을 갖는 제2리세스(35)를 형성한다. 이때, 접합영역에 플라즈마 대미지(A2)를 입는다.
도 2 종래 기술에 따른 벌브형 리세스 게이트를 갖는 반도체 소자를 설명하기 위한 TEM사진이다.
도 2에 도시된 바와 같이, 반도체 기판의 일부를 선택적으로 플라즈마 건식식각을 통하여 리세스하는 벌브형 리세스 게이트를 갖는 반도체 소자를 형성한다.
위와 같은 벌브형 리세스 게이트를 갖는 반도체 소자는 채널길이를 증가시켜 접합의 슈링크(Shrink)에 대한 문제점을 해결할 수 있다.
그러나, 플라즈마 건식식각을 통해 벌브형 리세스 게이트를 형성함으로써 접합에 플라즈마 손실(Plasma Damage)을 두번 유발하여 소자(Transistor)의 질(Quality)을 저하시킬 수 있으며, 식각공정시 리세스 하부에 폴리머가 잔존하면 벌브형 리세스 게이트가 작게 형성되거나(100), 형성되지 않는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 접합에 인가되는 플라즈마 손실과 벌브형 리세스 게이트가 작게 또는 형성되지 않는 것을 방지하기 위한 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명은 반도체 기판을 선택적으로 건식식각하여 제1리세스를 형성하는 단계, 상기 제1리세스의 하부를 채우는 카본계폴리머를 형성하는 단계, 상기 제1리세스의 노출된 측벽에 스페이서를 형성하는 단계, 상기 카본계폴리머를 제거하는 단계, 상기 스페이서 아래의 제1리세스 하부를 등방성식각하여 벌브형 제2리세스를 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3f는 본 발명의 바람직한 실시예에 따른 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(11)에 STI공정을 이용하여 소자분리막(12)을 형성한다. 여기서, 소자분리막(12)은 활성영역을 정의하기 위한 것으로, 적어도 후속 리세스보다 깊게 형성한다.
이어서, 반도체 기판(11) 상에 하드마스크(13)를 형성한다. 여기서, 하드마스크(13)는 절연막계 하드마스크(Dielectric based Hard Mask, 13a)와 실리콘계 하드마스크(Silicon based Hard Mask, 13b)가 적층된 구조로 형성한다. 특히, 절연막계 하드마스크(13a)는 질화막 또는 산화막을 포함한 모든 절연물질(Dielectric Materials)로 얇게 형성하고, 실리콘계 하드마스크(13b)는 다결정실리콘으로 형성 할 수 있다.
위와 같이, 이중 하드마스크를 사용하는 이유는 실리콘계 하드마스크(13b)만 형성할 경우 반도체 기판(11)과의 경계선이 모호해서 후속 제1리세스 형성 후 실리콘계 하드마스크 제거시 반도체 기판(11)의 일부가 손실될 수 있기 때문이다.
이어서, 하드마스크(13) 상에 반사방지막(14)을 형성한다. 여기서, 반사방지막(14)은 후속 감광막패턴을 형성하기 위한 노광 현상시 반사를 방지하기 위한 것으로, 유기계열로 형성한다.
이어서, 반사방지막(14) 상에 제1리세스 예정지역이 오픈된 감광막패턴(15)을 형성한다. 여기서, 감광막패턴(15)은 COMA(Cycloolefin-Maleic Anhydride) 또는 아크릴레이트(Acrylate)계통의 폴리머를 사용하고, 불화아르곤(ArF) 노광원을 이용하여 노광을 진행하되, 바형 또는 T형으로 형성한다.
도 3b에 도시된 바와 같이, 감광막패턴(15)을 식각마스크로 반사방지막(14)과 하드마스크(13)를 식각한다.
이어서, 감광막패턴(15)과 반사방지막(14)을 제거한다.
이어서, 하드마스크(13)를 식각마스크로 반도체 기판(11)을 식각하여 제1리세스(16)를 형성한다. 여기서, 제1리세스(16)는 그 측벽이 수직프로파일을 갖되, 수직으로 유지되는 영역(h2)과 후속 벌브형 제2리세스 예정지역(h1)을 포함한 최종 리세스 깊이(h)에 가깝게 형성한다. 상기 제1리세스(16) 형성을 위한 반도체 기판(11)의 식각은 예컨대, HBr을 이용한 플라즈마 건식식각으로 진행하는데, 이러한 건식식각시에 폴리머가 발생되어 제1리세스(16)의 바닥에 폴리머(17a)가 잔존한다. 그리고, 제1리세스(16) 형성시 접합영역 즉, 제1리세스(16)의 측벽에 플라즈마 대미지, 어택(A11)을 받는다.
도 3c에 도시된 바와 같이, 제1리세스(16)의 하부에 카본계폴리머(17b)를 형성한다. 여기서, 카본계폴리머(17b)는 카본함량이 적어도 80％(예컨대 막 내에 카본의 비율이 80％∼100％)인 폴리머는 모두 사용할 수 있고, 바람직하게는 비정질카본(Amorphous Carbon)으로 형성한다.
상기 카본계폴리머(17b)는 제1리세스(16)를 채울때까지 하드마스크(13) 상부에 카본계폴리머(17b)를 형성하고 전면식각을 실시하여 제1리세스(16) 하부에 카본계폴리머(17b)를 잔류시켜 형성한다. 이때, 카본계폴리머(17b)의 전면식각은 질소(N2)와 산소(O2)의 혼합가스를 사용하여 제거하되, 질소와 산소를 각각 10sccm∼1000sccm의 유량으로 플로우하여 실시한다.
특히, 카본계폴리머(17b)는 후속 벌브형 제2리세스 예정지역에만 잔류될때까지 전면식각을 실시한다. 카본계폴리머(17b)를 식각하기 위한 질소와 산소의 혼합가스는 카본계폴리머(17b)를 제외한 다른 층(Layer) 즉, 하드마스크(13) 및 반도체 기판(11)과 높은 식각선택비를 가진다. 따라서, 하부 층의 손실(Damage)없이 식각이 가능하다.
도 3d에 도시된 바와 같이, 제1리세스(16)의 노출된 측벽 및 하드마스크(13)의 측벽에 스페이서(18)를 형성한다. 여기서, 스페이서(18)는 후속 벌브형 제2리세스를 위한 플라즈마 건식식각공정시 제1리세스(16) 측벽의 어택을 방지하기 위한 것으로, 제1리세스(16)를 포함한 전면에 절연막 형성 후, 전면식각을 실시하여 형성한다. 여기서, 스페이서(18)는 질화막으로 형성할 수 있다.
도 3e에 도시된 바와 같이, 제1리세스(16) 하부에 형성된 카본계폴리머(17b)를 제거한다. 여기서, 카본계폴리머(17b)는 산소플라즈마를 사용한 스트립(Strip)공정을 통해 제거하는데, 이때 상기 제1리세스(16) 형성공정에서 발생된 폴리머(17a)도 카본계폴리머(17b)와 함께 제거된다.
카본계폴리머(17b) 제거 후의 결과를 살펴보면, 벌브형 제2리세스 예정지역을 제외한 제1리세스(16)의 측벽에만 스페이서(18)가 남아있고, 제1리세스(16)의 하부에는 카본계폴리머(17b)가 제1리세스(16) 형성시 발생한 폴리머와 동시에 제거됨으로써, 아무것도 잔류하지 않는다. 즉, 후속 제1리세스(16)의 하부를 벌브형 제2리세스로 바꾸는 식각공정에 아무런 방해를 받지 않는다.
도 3f에 도시된 바와 같이, 제1리세스(16) 하부를 등방성건식식각하여 수직프로파일을 갖고 제1리세스의 상부(16a)보다 폭이 넓고 라운드진 벌브형 제2리세스(16b)를 형성한다.
이때, 벌브형 제2리세스(16b) 형성을 위한 등방성식각시 제1리세스의 상부(16a) 측벽에는 스페이서(18)가 존재하므로, 제1리세스의 상부(16a) 측벽이 보호되어 플라즈마 건식식각에 의한 플라즈마 손실(Plasma Damage)이 유발되지 않는다. 또한, 카본계폴리머(17b)를 스트립하는 공정에서 제1리세스(16) 형성시 발생했던 폴리머(17a)를 동시에 제거된 상태에서 등방성식각을 진행하므로 균일한 프로파일을 갖는 벌브형 제2리세스(16b)를 형성할 수 있다.
삭제
상술한 본 발명은, 제1리세스의 상부(16a) 측벽에 스페이서(18)를 형성하여 벌브형 제2리세스 형성을 위한 플라즈마 건식식각시 반도체 기판(11) 어택을 방지함으로써 종래 두번의 어택을 한번으로 줄이고, 제1리세스(16) 하부에 카본계폴리머(17b)를 형성하고 제1리세스(16) 형성시 제1리세스(16) 바닥부에 잔존하는 폴리머(17a)를 카본계폴리머(17b)와 동시에 제거함으로써 균일한 프로파일을 갖는 벌브형 제2리세스(16b)를 형성할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법은 플라즈마 손실을 감소시키고, 벌브형 리세스 게이트가 작게 또는 형성되지 않는 문제점을 방지함으로써 소자의 특성 및 신뢰성을 확보할 수 있는 효과가 있다.

Claims (11)

  1. 반도체 기판을 선택적으로 건식식각하여 제1리세스를 형성하는 단계;
    상기 제1리세스의 하부를 채우는 카본계폴리머를 형성하는 단계;
    상기 제1리세스의 노출된 측벽에 스페이서를 형성하는 단계;
    상기 카본계폴리머를 제거하는 단계; 및
    상기 스페이서 아래의 제1리세스 하부를 등방성식각하여 벌브형 제2리세스를 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 카본계폴리머를 형성하는 단계는,
    상기 제1리세스를 채우면서 상기 반도체 기판 상에 카본계폴리머를 형성하는 단계; 및
    전면식각하여 상기 카본계폴리머를 상기 제1리세스의 하부에만 채우는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 카본계폴리머는 막 내에 카본을 80％∼100％의 비율로 함유하는 폴리머로 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제3항에 있어서,
    상기 카본계폴리머는 비정질카본으로 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 전면식각을 실시하는 단계는,
    O2 와 N2의 혼합가스로 실시하되, O2와 N2를 각각 10sccm∼1000sccm의 유량으로 플로우하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 카본계폴리머를 제거하는 단계는,
    스페이서 및 반도체 기판에 대해 선택비가 높게 실시하는 것을 특징으로 하 는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 카본계폴리머를 제거하는 단계는,
    산소플라즈마로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제1항에 있어서,
    상기 제1리세스를 형성하는 단계는,
    상기 반도체 기판상에 하드마스크와 반사방지막을 순차로 형성하는 단계;
    상기 반사방지막상에 제1리세스 예정지역이 오픈된 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각마스크로 상기 반사방지막과 하드마스크를 식각하는 단계; 및
    상기 하드마스크를 식각마스크로 상기 반도체 기판을 식각하여 제1리세스를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 하드마스크는 절연하드마스크와 다결정실리콘하드마스크의 적층구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제1항에 있어서,
    상기 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제1항에 있어서,
    상기 제1리세스는,
    그 측벽이 수직프로파일을 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020060029869A 2006-03-31 2006-03-31 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법 KR100744071B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020060029869A KR100744071B1 (ko) 2006-03-31 2006-03-31 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법
TW095149208A TWI320208B (en) 2006-03-31 2006-12-27 Method for fabricating a semiconductor device having a bulb-shaped recess gate
US11/617,595 US7585727B2 (en) 2006-03-31 2006-12-28 Method for fabricating semiconductor device having bulb-shaped recess gate
CNB2007100056613A CN100550296C (zh) 2006-03-31 2007-03-08 具有球形凹陷栅极的半导体器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060029869A KR100744071B1 (ko) 2006-03-31 2006-03-31 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR100744071B1 true KR100744071B1 (ko) 2007-07-30

Family

ID=38499888

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060029869A KR100744071B1 (ko) 2006-03-31 2006-03-31 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법

Country Status (4)

Country Link
US (1) US7585727B2 (ko)
KR (1) KR100744071B1 (ko)
CN (1) CN100550296C (ko)
TW (1) TWI320208B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017053558A1 (en) * 2015-09-24 2017-03-30 Tokyo Electron Limited Method for bottom-up deposition of a film in a recessed feature

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007250855A (ja) * 2006-03-16 2007-09-27 Elpida Memory Inc 半導体装置及びその製造方法
KR101585214B1 (ko) * 2009-09-03 2016-01-13 삼성전자주식회사 리세스 형성 방법 및 이를 포함하는 반도체 소자의 형성 방법
KR20120073727A (ko) * 2010-12-27 2012-07-05 삼성전자주식회사 스트레인드 반도체 영역을 포함하는 반도체 소자와 그 제조방법, 및 그것을 포함하는 전자 시스템
TWI455255B (zh) * 2011-05-23 2014-10-01 Sino American Silicon Prod Inc 圖案化基板結構、其製作方法及其發光元件
US8841742B2 (en) 2011-09-27 2014-09-23 Soitec Low temperature layer transfer process using donor structure with material in recesses in transfer layer, semiconductor structures fabricated using such methods
US10217815B1 (en) * 2017-10-30 2019-02-26 Taiwan Semiconductor Manufacturing Co., Ltd Integrated circuit device with source/drain barrier
JP7344049B2 (ja) * 2019-08-29 2023-09-13 株式会社Ｓｃｒｅｅｎホールディングス 半導体装置形成方法および基板処理装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000060693A (ko) * 1999-03-18 2000-10-16 김영환 반도체 소자 및 그의 제조 방법
KR20060023308A (ko) * 2004-09-09 2006-03-14 삼성전자주식회사 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및그 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4990462A (en) * 1989-04-12 1991-02-05 Advanced Micro Devices, Inc. Method for coplanar integration of semiconductor ic devices
US5639345A (en) * 1996-01-11 1997-06-17 Taiwan Semiconductor Manufacturing Company Ltd. Two step etch back process having a convex and concave etch profile for improved etch uniformity across a substrate
US6022782A (en) * 1997-05-30 2000-02-08 Stmicroelectronics, Inc. Method for forming integrated circuit transistors using sacrificial spacer
US6020091A (en) 1997-09-30 2000-02-01 Siemens Aktiengesellschaft Hard etch mask
US6437417B1 (en) * 2000-08-16 2002-08-20 Micron Technology, Inc. Method for making shallow trenches for isolation
TWI235411B (en) 2003-07-23 2005-07-01 Samsung Electronics Co Ltd Self-aligned inner gate recess channel transistor and method of forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000060693A (ko) * 1999-03-18 2000-10-16 김영환 반도체 소자 및 그의 제조 방법
KR20060023308A (ko) * 2004-09-09 2006-03-14 삼성전자주식회사 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017053558A1 (en) * 2015-09-24 2017-03-30 Tokyo Electron Limited Method for bottom-up deposition of a film in a recessed feature
US10079151B2 (en) 2015-09-24 2018-09-18 Tokyo Electron Limited Method for bottom-up deposition of a film in a recessed feature

Also Published As

Publication number Publication date
CN101047119A (zh) 2007-10-03
TW200737358A (en) 2007-10-01
US20070232042A1 (en) 2007-10-04
TWI320208B (en) 2010-02-01
US7585727B2 (en) 2009-09-08
CN100550296C (zh) 2009-10-14

Similar Documents

Publication Publication Date Title
US7413969B2 (en) Method of manufacturing semiconductor device having recess gate structure with varying recess width for increased channel length
KR100744071B1 (ko) 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법
CN104008994B (zh) 半导体装置的制造方法
JP5134760B2 (ja) シリコン基板とのエッチング選択比が大きいマスク層を用いたリセスチャンネルアレイトランジスタの製造方法
CN104347371B (zh) 半导体结构的形成方法
US10276443B2 (en) Insulating layer next to fin structure and method of removing fin structure
TWI609457B (zh) 形成接觸洞的方法與具有接觸插塞的半導體結構
TW201448049A (zh) 用於嵌入式矽鍺改良之鰭式場效電晶體間隔件蝕刻
JP4834304B2 (ja) 半導体素子の製造方法
CN107799462B (zh) 半导体结构的形成方法
KR100994714B1 (ko) 반도체 장치 제조 방법
US20090042396A1 (en) Methods of forming semiconductor devices using selective etching of an active region through a hardmask
KR100991382B1 (ko) 다면 채널을 갖는 트랜지스터 및 그 형성방법
KR100780629B1 (ko) 리세스 게이트를 갖는 반도체 소자의 제조 방법
CN111952357B (zh) 半导体器件及其形成方法
US20080160742A1 (en) Method for fabricating semiconductor device with recess gate
CN110034187B (zh) 半导体结构及其形成方法
KR100844930B1 (ko) 플라스크 모양의 리세스게이트를 갖는 반도체 소자의 제조방법
KR100745939B1 (ko) 반도체 소자의 형성 방법
KR20060122578A (ko) 반도체 메모리 소자의 하드 마스크 형성방법
CN109994428B (zh) 半导体结构及其形成方法
KR100780655B1 (ko) 반도체소자의 벌브형 리세스 제조 방법
CN111430241B (zh) 半导体结构及其形成方法
KR100788587B1 (ko) 플래쉬 메모리 소자의 제조방법
KR20070069814A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120625

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee