KR101585214B1 - 리세스 형성 방법 및 이를 포함하는 반도체 소자의 형성 방법 - Google Patents

리세스 형성 방법 및 이를 포함하는 반도체 소자의 형성 방법 Download PDF

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Abstract

리세스 형성 방법 및 이를 포함하는 반도체 소자의 형성 방법을 제공한다. 기판에 제1 방향으로 연장하는 액티브 영역을 한정하는 필드 영역을 형성하고, 기판에, 제1 방향과 다른 제2 방향으로 연장하여 액티브 영역과 부분적으로 교차하는 예비 리세스를 형성하고, 상기 기판을 플라즈마 산화시켜 예비 리세스가 형성된 기판의 표면 프로파일을 따라 연속적으로 희생 산화막을 형성한다. 희생 산화막 및 액티브 영역의 일부를 플라즈마 식각으로 제거하여, 예비 리세스보다 넓은 폭을 갖는 리세스를 형성하며, 플라즈마 식각 시, 희생 산화막의 식각 속도가 액티브 영역 및 필드 영역의 식각 속도보다 1배 내지 2배 빠르다.

Description

리세스 형성 방법 및 이를 포함하는 반도체 소자의 형성 방법{Method of forming a recess and method of manufacturing a semiconductor device}
본 발명은 리세스 형성 방법 및 이를 포함하는 반도체 소자의 형성 방법에 관한 것으로, 특히 리세스된 채널을 갖는 트랜지스터의 형성 방법에 관한 것이다.
반도체 소자가 집적화됨에 따라 액티브 영역의 폭이 작아지고 있다. 폭이 작은 액티브 영역에 리세스를 형성할 때, 액티브 영역의 가장자리가 첨점을 가지게 된다. 첨점을 갖는 액티브 영역에 리세스된 채널 어레이 트랜지스터를 형성하면, 상기 트랜지스터의 게이트 절연막이 열화되고, 첨점으로 전기장 집중으로 인해 상기 트랜지스터의 열화를 초래하게 된다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 공정을 보다 단순화하고, 패키지의 비용을 줄일 수 있는 리세스 형성 방법 및 반도체 장치의 형성 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 실시 예들은, 리세스 형성 방법을 제공한다. 기판에, 제1 방향으로 연장하는 액티브 영역을 한정하는 필드 영역을 형성한다. 상기 기판에, 상기 제1 방향과 다른 제2 방향으로 연장하여 상기 액티브 영역과 부분적으로 교차하는 예비 리세스를 형성한다. 상기 기판을 플라즈마 산화시켜 상기 예비 리세스가 형성된 기판의 표면 프로파일을 따라 연속적으로 희생 산화막을 형성한다. 상기 희생 산화막 및 상기 액티브 영역 일부를 플라즈마 식각으로 제거하여, 상기 예비 리세스보다 넓은 폭을 갖는 리세스를 형성한다. 이때, 상기 플라즈마 식각 시, 상기 희생 산화막의 식각 속도가 상기 액티브 영역 및 필드 영역의 식각 속도보다 1배 내지 2배 빠르다.
본 발명의 몇몇 실시 예들에 따르면, 상기 플라즈마 산화 공정과 상기 플라즈마 식각 공정은 동일한 공정 챔버에서 수행될 수 있다.
다른 실시 예들에 따르면, 상기 플라즈마 산화는 0 내지 50W의 바이어스 전력 하에서 수행하여, 상기 예비 리세스의 측벽보다 저면에 보다 두꺼운 희생 산화막이 형성될 수 있다.
또 다른 실시 예들에 따르면, 상기 액티브 영역에 형성된 예비 리세스는 중심의 폭이 가장자리의 폭보다 넓은 볼 형상을 가지며, 상기 플라즈마 산화 시, 상기 희생 산화막이 상기 액티브 영역에 형성된 예비 리세스의 중심 부위가 가장자리 부위보다 두껍게 형성될 수 있다.
또 다른 실시 예들에 따르면, 상기 리세스를 형성한 후, 상기 리세스가 형성된 기판을 플라즈마 산화하여, 상기 리세스가 형성된 기판의 표면 프로파일을 따라 연속적으로 버퍼 산화막을 형성하는 것을 더 포함할 수 있다. 이때, 상기 리세스가 형성된 기판을 플라즈마 산화하는 공정은 상기 플라즈마 식각 공정과 동일한 공정 챔버에서 수행되는 리세스 형성 방법.
또 다른 실시 예들에 따르면, 상기 리세스가 형성한 후, 상기 리세스가 형성된 기판을 세정하는 것을 더 포함할 수 있다. 이때, 상기 세정은 불산을 포함하는 세정액, 황산을 포함하는 세정액 및 과산화수소를 포함하는 세정액을 이용하여 수행될 수 있다.
또 다른 실시 예들에 따르면, 상기 액티브 영역은 실리콘을 포함하며, 상기 필드 영역은 실리콘 산화물 및 실리콘 질화물을 포함할 수 있다. 이때, 상기 필드 영역은, 상기 기판에 트렌치를 형성하고, 상기 트렌치의 내측면의 프로파일을 따라 연속적으로 제1 버퍼 산화막, 질화 라이너 및 제2 버퍼 산화막을 순차적으로 형성하고, 상기 제1 버퍼 산화막, 질화 라이너 및 제2 버퍼 산화막이 형성된 트렌치를 매립하는 절연막을 형성함으로써 형성될 수 있다.
또 다른 실시 예들에 따르면, 상기 액티브 영역은 타원 형상을 가지며, 장축 방향 및 단축 방향으로 2차원으로 배열할 수 있다. 이때, 상기 리세스는 타원 형상을 가지며, 장축 방향 및 단축 방향으로 2차원으로 배열할 수 있다. 한편, 상기 리세스는 일 방향으로 연장하며, 상기 연장 방향과 수직된 방향으로 배열할 수 있다.
또한, 본 발명의 실시 예들은, 반도체 소자의 형성 방법을 제공한다. 상기 반도체 소자의 형성 방법에 있어서, 기판에, 제1 방향으로 연장하는 액티브 영역을 한정하는 필드 영역을 형성한다. 상기 기판에, 상기 제1 방향과 다른 제2 방향으로 연장하여 상기 액티브 영역과 부분적으로 교차하는 예비 리세스를 형성한다. 상기 기판을 플라즈마 산화시켜 상기 예비 리세스가 형성된 기판의 표면 프로파일을 따라 연속적으로 희생 산화막을 형성한다. 상기 희생 산화막 및 상기 액티브 영역 일부를 플라즈마 식각으로 제거하여, 상기 예비 리세스보다 넓은 폭을 갖는 리세스를 형성한다. 상기 리세스의 내측면 프로파일을 따라 연속적으로 게이트 절연막을 형성한다. 상기 게이트 절연막이 형성된 리세스를 매립하는 게이트 전극을 형성한다. 상기 게이트 전극에 인접한 기판에 소스/드레인 영역을 형성하는 것을 포함한다. 이때, 상기 플라즈마 식각 시, 상기 희생 산화막의 식각 속도가 상기 액티브 영역 및 필드 영역의 식각 속도보다 1.5배 내지 2.5배 빠르다.
본 발명의 몇몇 실시 예들에 따르면, 상기 플라즈마 산화는 0 내지 50W의 바이어스 전력 하에서 수행하여, 상기 예비 리세스의 측벽보다 저면에 보다 두꺼운 희생 산화막이 형성될 수 있다.
다른 실시 예들에 따르면, 상기 액티브 영역은 타원 형상을 가지며, 장축 방향 및 단축 방향으로 2차원적 배열할 수 있다. 이때, 상기 리세스는 타원 형상을 가지며, 장축 방향 및 단축 방향으로 2차원 배열할 수 있다. 그리고 상기 게이트 전극은 상기 리세스를 매립하는 제1 패턴과, 상기 제1 패턴으로부터 연장되며 상기 기판의 상부면보다 높은 상부면을 갖는 제2 패턴을 포함하며, 상기 제2 패턴은 상기 리세스의 장축 방향과 동일한 방향으로 연장할 수 있다. 한편, 상기 리세스와 교차하는 액티브 영역에 접한 필드 영역의 상부면은 상기 리세스의 저면보다 낮을 수 있다.
또 다른 실시 예들에 따르면, 상기 리세스는 일 방향으로 연장하며, 상기 리세스의 연장 방향과 수직된 방향으로 배열할 수 있다. 이때, 상기 게이트 전극은 상기 리세스를 부분적으로 매립하며, 상기 게이트 전극의 상부면이 상기 기판의 상부면보다 낮을 수 있다.
본 발명의 실시 예들에 따르면, 첨점이 생성된 기판을 플라즈마 산화하여 희생 산화막을 형성한 후, 상기 희생 산화막을 제거함으로써, 상기 첨점을 제거하는 리세스 형성 방법 및 이를 포함한 반도체 소자의 형성 방법이 제공된다. 이에 따라 상기 첨점으로 인한 소자의 불량을 미리 방지할 수 있다. 또한, 상기 플라즈마 산화 시, 0 내지 50W의 바이어스 전력을 인가함으로써 리세스 저면의 플라즈마 손상을 보다 효과적으로 치유할 수 있다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태 로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
[제1 실시 예]
도 1 내지 도 5는 본 발명의 실시 예들에 따른 리세스 형성 방법을 설명하기 위한 공정 평면도들이다.
도 1을 참조하면, 기판(100, 110)에 패드 산화막(pad oxide layer, 도시되지 않음)을 형성한다.
상기 기판(100, 110)은 실리콘(Si) 기판 또는 실리콘-게르마늄(Si-Ge) 기판일 수 있다. 상기 패드 산화막은 실리콘 산화물을 포함할 수 있으며, 화학 기상 증착(Chemical Vapor Deposition; CVD) 또는 열 산화(thermal oxidation)에 의해 형성될 수 있다.
상기 패드 산화막 상에 제1 마스크(도시되지 않음)를 형성한다. 상기 제1 마스크를 식각 마스크로 사용하여 상기 패드 산화막 및 상기 기판(100, 110)을 식각하여 패드 산화 패턴(도시되지 않음) 및 트렌치(Trench, 도시되지 않음)를 형성한다. 예컨대, 상기 트렌치는 상기 기판(100, 110)을 플라즈마 식각하여 형성될 수 있다.
상기 트렌치 내측면 프로파일을 따라 연속적으로 제1 버퍼 산화막(102)을 형성한다. 상기 제1 버퍼 산화막(102)은 상기 플라즈마 식각으로 트렌치가 형성되는 동안, 상기 트렌치의 내측면이 플라즈마 손상을 입게 되는데, 이를 치유할 수 있다.
상기 제1 버퍼 산화막(102) 상에 상기 트렌치 내측면 프로파일을 따라 연속적으로 질화 라이너(nitride liner, 104) 및 제2 버퍼 산화막(106)을 순차적으로 형성한다. 상기 질화 라이너(104) 및 제2 버퍼 산화막(106)은 이웃하는 트렌치 사이를 절연하는 기능을 수행할 수 있다.
상기 제1 버퍼 산화막(102), 질화 라이너(104) 및 제2 버퍼 산화막(106)이 형성된 트렌치를 매립하도록 상기 패드 산화 패턴 및 상기 기판(100, 110)에 소자 절연막(도시되지 않음)을 형성한다. 상기 소자 절연막은 산화물 또는 질화물로 이루어질 수 있다. 예컨대, 상기 소자 절연막은 BPSG(boron phosphorous silicate glass), USG(undoped silicate glass), SOG(spin on glass), FSG(fluoinate silicate glass), HDP(high density plasma) 산화물, FOX(flowable oxide), TOSZ(tonen oligomer polysilizane) 산화물로 이루어질 수 있다.
상기 소자 절연막을 연마하여, 상기 패드 산화 패턴의 상부면을 노출하는 소자 절연 패턴을 형성한다. 상기 소자 절연 패턴은 필드 영역(100)으로 기능 할 수 있으며, 상기 소자 절연 패턴에 의해 액티브 영역(110)이 한정된다. 상기 액티브 영역(110)은 제1 방향으로 연장한다. 본 발명의 일 실시 예에 따르면, 상기 액티브 영역(110)은 타원 형상을 가질 수 있다. 상기 액티브 영역(110)이 다수 개일 때, 상기 액티브 영역(110)들은 상기 액티브 영역(110)의 장축 방향 및 단축 방향을 따라 2차원으로 배열될 수 있다. 다른 실시 예에 따르면, 상기 액티브 영역(110)은 제1 방향으로 연장하는 바(bar) 형상을 가질 수 있다. 상기 액티브 영역(110)이 다수 개일 때, 상기 액티브 영역(110)들은 상기 액티브 영역(110)의 연장 방향과 수직인 방향으로 배열될 수 있다.
상기 패드 산화 패턴에 제2 마스크(도시되지 않음)를 형성한다.
상기 제2 마스크를 식각 마스크로 사용하여 상기 패드 산화 패턴 및 상기 기판(100, 110)을 식각하여 예비 리세스(120)를 형성한다. 보다 구체적으로 상기 패드 산화 패턴 및 상기 기판(100, 110)을 플라즈마 식각 공정 등을 이용하여 이방성 식각하여 예비 리세스(120)를 형성할 수 있다.
상기 예비 리세스(120)를 형성한 후, 상기 제2 마스크 및 패드 산화막 패턴을 상기 기판(100, 110)으로부터 제거한다. 예컨대, 상기 제2 마스크 및 패드 산화막 패턴은 에싱(ashing) 공정 및 스크립(strip) 공정에 의해 제거된다. 그리고 묽은 불산(HF) 세정 용액, 황산(H2SO4) 세정 용액 및 SC 1 세정 용액을 이용하여 세정할 수 있다. 이때, 상기 SC 1 세정 용액은 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 증류수를 약 1:1:10의 비율로 혼합한 용액이다.
상기 예비 리세스(120)는 상기 액티브 영역(110)과 부분적으로 교차하며, 상기 제1 방향과 실질적으로 상이한 제2 방향으로 연장한다. 본 발명의 일 실시 예 로, 상기 예비 리세스(120)는 타원 형상을 가지며, 상기 예비 리세스(120)가 다수 개일 때, 상기 예비 리세스(120)들은 상기 예비 리세스(120)의 장축 방향 및 단축 방향으로 따라 2차원으로 배열될 수 있다. 다른 실시 예로, 상기 예비 리세스(120)는 제2 방향으로 연장하는 바 형상을 가지며, 상기 예비 리세스(120)가 다수 개일 때, 상기 제2 방향과 실질적으로 수직된 제3 방향으로 배열될 수 있다.
상기 예비 리세스(120)는 서로 다른 물질로 이루어진 영역을 교차하며 형성된다. 즉, 상기 예비 리세스(120)는 실리콘(Si)을 포함하는 액티브 영역(110)과, 실리콘 산화물(SiO2) 및 실리콘 질화물(SiN)을 포함하는 필드 영역(100)을 가로지르며 형성된다. 이와 같이, 서로 다른 물질로 이루어진 영역을 가로지며 형성된 예비 리세스(120)는 그 폭을 일정하지 않다. 즉, 상기 액티브 영역(110)과 교차하는 부위의 예비 리세스(120) 폭이 상기 필드 영역(100)과 교차하는 부위의 예비 리세스(120)의 폭보다 넓다. 또한, 상기 액티브 영역(110)에 예비 리세스(120)의 측면은 볼(bowl) 형상을 가지며, 상기 필드 영역(100)에 형성된 예비 리세스(120)의 측면은 평면으로 연장될 수 있다. 이때, 상기 액티브 영역(110)의 볼과 상기 필드 영역(100)의 평면이 연속적으로 연결되어 상기 액티브 영역(110) 및 필드 영역(100)의 경계 부위에 첨점(A)이 생성될 수 있다.
도 2를 참조하면, 상기 예비 리세스(120)가 형성된 기판(100, 110)을 1차 산화하여, 희생 산화막(122)을 형성한다. 상기 희생 산화막(122)은 상기 예비 리세스(120)가 형성된 기판(100, 110)의 표면 프로파일을 따라 연속적으로 형성되며, 상기 예비 리세스(120)를 매립하지 않는다.
구체적으로, 상기 1차 산화는 플라즈마 산화 공정으로 수행될 수 있다. 상기 플라즈마 산화 공정은 유도 결합 플라즈마 방식에 의하여, 약 50 내지 약 110mT의 압력, 약 20 내지 약 60℃의 온도, 약 1,000 내지 약 2,000W의 소스 전력 및 약 0 내지 약 50W의 바이어스 전력 조건 하에서, 약 110 내지 약 500sccm의 산소 가스(O2) 및 400 내지 600sccm의 아르곤 가스(Ar)를 이용한다.
상기 플라즈마 산화가 진행되면, 산소 가스(O2)는 상기 노출된 기판(100, 110) 표면 즉, 실리콘(Si)과 반응하여 실리콘 산화물(SiO2)을 포함하는 희생 산화막(122)으로 변환된다. 상기 희생 산화막(122)은 액티브 영역(110)에 형성된 예비 리세스(120) 부위에 형성된다. 이때, 볼 형상 부위의 예비 리세스(120)에서, 상기 희생 산화막(122)은 상기 볼 가장자리보다 볼 중심에 더 두껍게 형성된다.
또한, 상기 희생 산화막(122)은 상기 예비 리세스(120)의 플라즈마 손상을 치유할 수 있다. 보다 상세하게 설명하면, 상기 예비 리세스(120)는 플라즈마 식각에 의해 형성되는데, 플라즈마는 상기 예비 리세스(120)에 의해 노출된 기판(100, 110) 표면을 손상시킬 수 있다. 특히, 예비 리세스(120)의 저면에 노출된 기판(100, 110) 부위가 상기 예비 리세스(120)의 측면에 노출된 기판(100, 110) 부위보다 더 많이 플라즈마 손상될 수 있다. 그래서, 본 발명의 실시 예들에 따르면, 상기 플라즈마 산화 공정 시, 약 0 내지 약 50W의 바이어스 전력이 인가됨으로써, 상기 예비 리세스(120)의 저면 부위에 상기 예비 리세스(120)의 측면 부위보다 더 두꺼운 희생 산화막(122)을 형성시킬 수 있다. 이로써, 더 심각하게 손상된 예비 리세스(120) 저면 부위를 보다 효과적으로 치유할 수 있다.
도 3을 참조하면, 상기 희생 산화막(122) 및 상기 액티브 영역(110)의 일부를 플라즈마 식각 공정으로 제거하여, 상기 예비 리세스(120)보다 넓은 폭을 갖는 리세스(124)를 형성한다.
본 발명의 실시 예들에 따르면, 상기 플라즈마 식각 공정은 상기 플라즈마 산화 공정과 실질적으로 동일한 공정 챔버에서 수행될 수 있다.
상기 플라즈마 식각은 유도 결합 플라즈마 방식에 의하여 약 50 내지 약 110mT의 압력, 약 20 내지 약 60℃의 온도, 약 1,000 내지 약 2,000W의 소스 전력 및 약 0 내지 약 50W의 바이어스 전력 조건 하에서, 약 110 내지 약 110sccm의 플로오르화 탄소 가스(CxFy) 및 20 내지 50sccm의 산소 가스(O2)를 이용하여 수행된다. 상기 플라즈마 식각은 약 20 내지 약 30초 동안 수행된다.
상기 플라즈마 식각 공정 시, 실리콘의 식각 속도가 실리콘 산화물 또는 실리콘 질화물의 식각 속도와 실질적으로 동일하거나 약 2배 정도 빠르다. 즉, 상기 실리콘: 실리콘 산화물 또는 실리콘 질화물 사이에는 약 1:1 내지 약 2:1의 식각 선택비를 가질 수 있다.
상기와 같은 플라즈마 식각 공정에 의해 희생 산화막(122) 및 상기 액티브 영역(110)의 일부가 제거된다. 보다 상세하게 설명하면, 가장자리 부위보다 중심 부위에 더 두껍게 희생 산화(122)막이 형성되어, 플라즈마 식각 공정에 의해 상기 가장자리 부위의 희생 산화막(122)이 모두 제거되고 액티브 영역(110)이 노출될 때까지 상기 중심 부위의 희생 산화막(122)은 잔류하게 된다. 상기 가장자리 부위에 노출된 액티브 영역(110)은 실리콘으로 이루어져 상기 중심 부위에 잔류한 희생 산화막(122)보다 약 1배 내지 약 2배 빠르게 식각될 수 있다. 이로써, 가장자리 부위의 첨점(A)부위가 상기 플라즈마 식각 공정이 수행되는 동안 완전하게 제거되거나, 둔화될 수 있다.
그리고, 상기 플라즈마 식각 공정이 수행되는 동안 상기 필드 영역의 일부가 식각되어, 상기 액티브 영역(110) 및 필드 영역(100)의 경계 부위가 완만해질 수 있다. 예컨대, 상기 액티브 영역(110) 및 필드 영역(100)에 형성된 리세스는 실질적으로 동일한 폭을 가질 수 있다.
도 4를 참조하면, 상기 리세스(124)가 형성된 기판(100, 110)을 2차 산화하여, 제3 버퍼 산화막(126)을 형성한다. 상기 제3 버퍼 산화막(126)은 상기 리세스(124)가 형성된 기판(100, 110)의 표면 프로파일을 따라 연속적으로 형성되며, 상기 리세스(124)를 매립하지 않는다.
본 발명의 실시 예들에 따르면, 상기 2차 산화 공정은 상기 플라즈마 식각 공정이 수행된 공정 챔버와 실질적으로 동일한 공정 챔버에서 수행된다.
상기 2차 플라즈마 산화는 유도 결합 플라즈마 방식에 의하여 약 50 내지 약 110mT의 압력, 약 20 내지 약 60℃의 온도, 약 1,000 내지 약 2,000W의 소스 전력 및 약 0 내지 약 50W의 바이어스 전력 조건 하에서, 약 110 내지 약 500sccm의 산소 가스 및 400 내지 600sccm의 아르곤 가스를 이용하여 수행된다.
상기와 같이 플라즈마 산화를 통하여 형성된 제3 버퍼 산화막(126)은, 상기 희생 산화막(122)을 플라즈마 식각 공정을 통해 제거하는 동안 손상된 기판(100, 110) 표면을 치유할 수 있다.
상기 기판(100, 110)의 2차 산화 공정은 선택적으로 수행될 수 있다. 즉, 공정에 따라 수행될 수도 있고, 수행되지 않을 수도 있다.
도 5를 참조하면, 상기 리세스(124)가 형성된 기판(100, 110)을 세정한다.
본 발명의 실시 예들에 따르면, 상기 세정은 건식 세정 또는 습식 세정에 의해 수행될 수 있다. 예컨대, 상기 습식 공정은 묽은 불산(HF)을 포함하는 세정액, 황산(H2SO4)을 포함하는 세정액 및 SC 1 세정 용액을 이용할 수 있다. 상기 기판(100, 110)을 세정하는 동안, 상기 기판(100, 110)에 잔류하는 희생 산화막(122)을 제거할 수 있다. 또한, 상기 기판(100, 110) 표면을 따라 형성되는 자연 산화막을 제거할 수 있다.
[제2 실시 예]
도 6 내지 도 8은 본 발명의 실시 예들에 따른 리세스 형성 방법을 설명하기 위한 공정 평면도들이다.
도 6을 참조하면, 기판(200, 210)에 패드 산화막(도시되지 않음) 및 제1 마스크(도시되지 않음)를 순차적으로 형성한다. 상기 기판(200, 210)은 실리콘(Si) 기판 또는 실리콘-게르마늄(Si-Ge) 기판일 수 있다. 상기 패드 산화막은 실리콘 산화물을 포함하고, 상기 제1 마스크는 질화물 또는 포토레지스트를 포함할 수 있다.
상기 제1 마스크를 식각 마스크로 사용하여 상기 패드 산화막 및 상기 기판(200, 210)을 식각하여 패드 산화 패턴(도시되지 않음) 및 트렌치(도시되지 않음)를 형성한다. 예컨대, 상기 트렌치는 상기 기판(200, 210)을 플라즈마 식각하여 형성될 수 있다.
상기 트렌치 내측면 프로파일을 따라 연속적으로 제1 버퍼 산화막(202), 질화 라이너(204) 및 제2 버퍼 산화막(206)을 순차적으로 형성한다.
상기 제1 버퍼 산화막(202), 질화 라이너(204) 및 제2 버퍼 산화막(206)이 형성된 트렌치를 매립하도록 상기 패드 산화 패턴 및 상기 기판(200, 210)에 소자 절연막(도시되지 않음)을 형성한다. 상기 소자 절연막은 산화물 또는 질화물로 이루어질 수 있다. 예컨대, 상기 소자 절연막은 BPSG, USG, SOG, FSG, HDP 산화물, FOX, TOSZ 산화물로 이루어질 수 있다.
상기 소자 절연막을 연마하여, 상기 패드 산화 패턴의 상부면을 노출하는 소자 절연 패턴을 형성한다. 상기 소자 절연 패턴은 필드 영역(200)으로 기능 할 수 있으며, 상기 소자 절연 패턴에 의해 액티브 영역(210)이 한정된다. 상기 액티브 영역(210)은 제1 방향으로 연장한다. 예컨대, 상기 액티브 영역(210)은 타원 형상을 가질 수 있으며, 상기 액티브 영역(210)이 다수 개일 때, 상기 액티브 영역(210)들은 상기 액티브 영역(210)의 장축 방향 및 단축 방향을 따라 2차원으로 배열될 수 있다.
상기 패드 산화 패턴에 제2 마스크(도시되지 않음)를 형성한다.
상기 제2 마스크를 식각 마스크로 사용하여 상기 패드 산화 패턴 및 상기 기 판(200, 210)을 식각하여 예비 리세스(220)를 형성한다. 보다 구체적으로 상기 패드 산화 패턴 및 상기 기판(200, 210)을 플라즈마 식각 공정 등을 이용하여 이방성 식각하여 예비 리세스(220)를 형성할 수 있다.
상기 예비 리세스(220)를 형성한 후, 상기 제2 마스크 및 패드 산화막 패턴을 상기 기판(200, 210)으로부터 제거한다. 예컨대, 상기 제2 마스크 및 패드 산화막 패턴은 에싱 공정 및 스크립 공정에 의해 제거된다. 그리고 묽은 불산(HF) 세정 용액, 황산(H2SO4) 세정 용액 및 SC 1 세정 용액을 이용하여 세정할 수 있다.
상기 예비 리세스(220)는 상기 액티브 영역(210)과 부분적으로 교차하며, 상기 제1 방향과 실질적으로 상이한 제2 방향으로 연장한다. 일 예로, 상기 예비 리세스(220)는 타원 형상을 가지며, 상기 예비 리세스(220)가 다수 개일 때, 상기 예비 리세스(220)들은 상기 예비 리세스(220)의 장축 방향 및 단축 방향으로 따라 2차원으로 배열될 수 있다. 다른 예로, 상기 예비 리세스(220)는 제2 방향으로 연장하는 바 형상을 가지며, 상기 예비 리세스(220)가 다수 개일 때, 상기 제2 방향과 실질적으로 수직된 제3 방향으로 배열될 수 있다.
상기 예비 리세스(220)는 서로 다른 물질로 이루어진 영역을 교차하며 형성된다. 즉, 상기 예비 리세스(220)는 실리콘(Si)을 포함하는 액티브 영역(210)과, 실리콘 산화물(SiO2) 및 실리콘 질화물(SiN)을 포함하는 필드 영역(200)을 가로지르며 형성된다. 이와 같이, 서로 다른 물질로 이루어진 영역을 가로지며 형성된 예비 리세스(220)는 그 폭을 일정하지 않다. 즉, 상기 액티브 영역(210)과 교차하는 부 위의 예비 리세스(220) 폭이 상기 필드 영역(200)과 교차하는 부위의 예비 리세스(220)의 폭보다 넓다. 또한, 상기 액티브 영역(210)에 예비 리세스(220)의 측면은 볼(bowl) 형상을 가지며, 상기 필드 영역(200)에 형성된 예비 리세스(220)의 측면은 평면으로 연장될 수 있다. 이때, 상기 액티브 영역(210)의 볼과 상기 필드 영역(200)의 평면이 수직면에 의해 연결되어, 상기 액티브 영역(210) 및 필드 영역(200)의 경계 부위에 첨점(A)이 생성될 수 있다. 상기 첨점(A)은 이후 플라즈마 산화 공정 시, 반응 가스와 보다 넓은 면적이 접촉될 수 있다.
도 7을 참조하면, 상기 예비 리세스(220)가 형성된 기판(200, 210)을 1차 산화하여, 희생 산화막(222)을 형성한다. 상기 희생 산화막(222)은 상기 예비 리세스(220)가 형성된 기판(200, 210)의 표면 프로파일을 따라 연속적으로 형성되며, 상기 예비 리세스(220)를 매립하지 않는다.
구체적으로, 상기 1차 산화는 플라즈마 산화 공정으로 수행될 수 있다. 상기 플라즈마 산화 공정은 유도 결합 플라즈마 방식에 의하여, 약 50 내지 약 110mT의 압력, 약 20 내지 약 60℃의 온도, 약 1,000 내지 약 2,000W의 소스 전력 및 약 0 내지 약 50W의 바이어스 전력 조건 하에서, 약 110 내지 약 500sccm의 산소 가스(O2) 및 400 내지 600sccm의 아르곤 가스(Ar)를 이용한다.
상기 플라즈마 산화가 진행되면, 산소 가스(O2)는 상기 노출된 기판(200, 210) 표면 즉, 실리콘(Si)과 반응하여 실리콘 산화물(SiO2)을 포함하는 희생 산화막(222)으로 변환된다. 그리고 실질적으로 상기 희생 산화막(222)은 액티브 영 역(210)에 형성된 예비 리세스(220) 부위에 형성된다. 특히, 상기 첨점(A)이 수직면에 의해 반응 가스와 보다 용이하게 접촉할 수 있어 첨점(A)이 완전하게 산화될 수 있다. 따라서, 상기 희생 산화막은 상기 볼 중심 부위보다 상기 첨점(A) 부위에 더 두껍게 형성될 수 있다.
또한, 상기 희생 산화막(222)은 상기 예비 리세스(220)의 플라즈마 손상을 치유할 수 있다. 보다 상세하게 설명하면, 상기 예비 리세스(220)는 플라즈마 식각에 의해 형성되는데, 플라즈마는 상기 예비 리세스(220)에 의해 노출된 기판(200, 210) 표면을 손상시킬 수 있다. 특히, 예비 리세스(220)의 저면에 노출된 기판(200, 210) 부위가 상기 예비 리세스(220)의 측면에 노출된 기판(200, 210) 부위보다 더 많이 플라즈마 손상될 수 있다. 그래서, 본 발명의 실시 예들에 따르면, 상기 플라즈마 산화 공정 시, 약 0 내지 약 50W의 바이어스 전력이 인가됨으로써, 상기 예비 리세스(220)의 저면 부위에 상기 예비 리세스(220)의 측면 부위보다 더 두꺼운 희생 산화막(222)을 형성시킬 수 있다. 이로써, 더 심각하게 손상된 예비 리세스(220) 저면 부위를 보다 효과적으로 치유할 수 있다.
도 8을 참조하면, 상기 희생 산화막(222) 및 상기 액티브 영역(210)의 일부를 플라즈마 식각 공정으로 제거하여, 상기 예비 리세스(220)보다 넓은 폭을 갖는 리세스(224)를 형성한다.
본 발명의 실시 예들에 따르면, 상기 플라즈마 식각 공정은 상기 플라즈마 산화 공정과 실질적으로 동일한 공정 챔버에서 수행된다.
상기 플라즈마 식각은 유도 결합 플라즈마 방식에 의하여 약 50 내지 약 110mT의 압력, 약 20 내지 약 60℃의 온도, 약 1,000 내지 약 2,000W의 소스 전력 및 약 0 내지 약 50W의 바이어스 전력 조건 하에서, 약 110 내지 약 110sccm의 플로오르화 탄소 가스(CxFy) 및 20 내지 50sccm의 산소 가스(O2)를 이용하여 수행된다. 상기 플라즈마 식각은 약 20 내지 약 30초 동안 수행된다.
이때, 상기 플라즈마 식각 공정 시, 실리콘의 식각 속도가 실리콘 산화물 또는 실리콘 질화물의 식각 속도와 실질적으로 동일하거나 약 2배 정도 빠르다. 즉, 상기 실리콘: 실리콘 산화물 또는 실리콘 질화물 사이에는 약 1:1 내지 약 2:1의 식각 선택비를 가질 수 있다.
상기와 같은 플라즈마 식각 공정에 의해 희생 산화막(222) 및 상기 액티브 영역(110)의 일부가 제거된다. 보다 상세하게 설명하면, 가장자리 부위보다 중심 부위에 더 두껍게 희생 산화(222)막이 형성되어, 플라즈마 식각 공정에 의해 상기 가장자리 부위의 희생 산화막(222)이 모두 제거되고 액티브 영역(210)이 노출될 때까지 상기 중심 부위의 희생 산화막(222)은 잔류하게 된다. 상기 가장자리 부위에 노출된 액티브 영역(210)은 실리콘으로 이루어져 상기 중심 부위에 잔류한 희생 산화막(222)보다 약 1배 내지 약 2배 빠르게 식각될 수 있다. 이로써, 가장자리 부위의 첨점(A)부위가 상기 플라즈마 식각 공정이 수행되는 동안 완전하게 제거되거나, 둔화될 수 있다.
그리고, 상기 플라즈마 식각 공정이 수행되는 동안 상기 필드 영역의 일부가 식각되어, 상기 액티브 영역(210) 및 필드 영역(200)의 경계 부위가 완만해질 수 있다. 예컨대, 상기 액티브 영역(210) 및 필드 영역(200)에 형성된 리세스는 실질적으로 동일한 폭을 가질 수 있다.
도시되지는 않았으나, 선택적으로 상기 리세스(224)가 형성된 기판(200, 210)을 2차 산화하여, 제3 버퍼 산화막(226)을 형성할 수 있다. 상기 제3 버퍼 산화막(226)은 상기 리세스(224)가 형성된 기판(200, 210)의 표면 프로파일을 따라 연속적으로 형성되며, 상기 리세스(224)를 매립하지 않는다.
상기 2차 플라즈마 산화는 유도 결합 플라즈마 방식에 의하여 약 50 내지 약 110mT의 압력, 약 20 내지 약 60℃의 온도, 약 1,000 내지 약 2,000W의 소스 전력 및 약 0 내지 약 50W의 바이어스 전력 조건 하에서, 약 110 내지 약 500sccm의 산소 가스 및 400 내지 600sccm의 아르곤 가스를 이용하여 수행된다.
상기와 같이 플라즈마 산화를 통하여 형성된 제3 버퍼 산화막(226)은, 상기 희생 산화막(222)을 플라즈마 식각 공정을 통해 제거하는 동안 손상된 기판(200, 210) 표면을 치유할 수 있다.
이어서, 상기 리세스(224)가 형성된 기판(200, 210)을 세정한다.
본 발명의 실시 예들에 따르면, 상기 세정은 건식 세정 또는 습식 세정에 의해 수행될 수 있다. 예컨대, 상기 습식 공정은 묽은 불산(HF)을 포함하는 세정액, 황산(H2SO4)을 포함하는 세정액 및 SC 1 세정 용액을 이용할 수 있다. 상기 기판(200, 210)을 세정하는 동안, 상기 기판(200, 210)에 잔류하는 희생 산화막(222)을 제거할 수 있다. 또한, 상기 기판(200, 210) 표면을 따라 형성되는 자연 산화막 을 제거할 수 있다.
[제3 실시 예]
이하에서는, 도 1 내지 도 5에 도시된 리세스 형성 방법을 이용한 본 발명의 일 실시 예들에 따른 반도체 소자의 형성 방법을 설명하기로 한다.
도 9 내지 도 11은 본 발명의 실시 예들에 따라 형성된 반도체 소자를 설명하기 위한 평면도들 및 단면도이다. 도 9는 본 발명의 일 실시 예에 따라 타원 형상의 리세스를 갖는 반도체 소자를 설명하기 위한 평면도이다. 도 10은 본 발명의 다른 실시 예에 따라 바 형상의 리세스를 갖는 반도체 소자를 설명하기 위한 평면도이다. 도 10은 도 9 및 도 10에 도시된 반도체 소자를 I-I'로 자른 단면도이다.
도 10을 참조하면, 액티브 영역(110) 및 필드 영역(100)을 포함하는 기판(100, 110)에 리세스(124)를 형성한다. 상기 기판(100, 110)에 액티브 영역(110)을 한정하는 소자 분리 패턴을 형성하는 공정 및 상기 리세스(124)를 형성하는 공정은 도 1 내지 도 5에 도시된 도면들을 참조하여 설명된 것과 실질적으로 동일하여 그 설명을 생략하기로 한다.
상기 액티브 영역(110)은 제1 방향으로 연장한다. 예컨대, 상기 액티브 영역(110)은 타원 형상을 가질 수 있다. 상기 액티브 영역(110)이 다수 개일 때, 상기 액티브 영역(110)의 장축 방향 및 단축 방향을 따라 2차원으로 배열된다. 이때, 상기 액티브 영역(110)의 장축 방향은 제1 방향일 수 있다.
상기 리세스(124)는 상기 제1 방향과 실질적으로 상이한 제2 방향으로 연장한다. 일 예로, 도 9를 참조하면, 상기 리세스(124)는 타원 형상을 가질 수 있다. 상기 리세스(124)가 다수 개일 때, 상기 리세스(124)의 장축 방향 및 단축 방향을 따라 2차원으로 배열된다. 이때, 상기 리세스(124)의 장축 방향은 제2 방향일 수 있다. 다른 예로, 도 10을 참조하면, 상기 리세스(124)는 제2 방향으로 연장하는 바 형상을 가질 수 있다. 상기 리세스(124)가 다수 개일 때, 상기 리세스(124)는 상기 제2 방향과 실질적으로 수직된 방향으로 배열된다.
상기 리세스(124)가 형성된 기판(100, 110)에 상기 리세스(124)의 프로파일을 따라 게이트 절연막(130)을 형성한다. 상기 게이트 절연막(130)은 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 열 산화 공정 또는 화학적 기상 증착(Chemical Vapor Deposition; CVD) 공정에 의해 형성될 수 있다.
일 예로, 상기 게이트 절연막(130)은 상기 리세스(124)가 형성된 기판(100, 110)의 표면 프로파일을 따라 연속적으로 형성될 수 있다. 다른 예로, 상기 게이트 절연막(130)은 상기 리세스(124) 내측면의 표면 프로파일을 따라 연속적으로 형성될 수 있다.
상기 게이트 절연막(130)이 형성된 기판(100, 110) 상에 도전막(도시되지 않음)을 형성한다. 이때, 상기 도전막은 상기 리세스(124)를 완전하게 매립한다. 상기 도전막은 불순물이 도핑된 폴리실리콘(doped polysilicon), 금속 또는 금속 화합물을 포함할 수 있으며, 물리 기상 증착 공정, 스퍼터링(sputtering) 또는 전기 도금 공정에 의해 형성될 수 있다.
상기 도전막을 부분적으로 식각하여, 상기 기판(100, 110)의 상부면보다 높은 상부면을 갖는 게이트 전극(132)을 형성한다. 일 예로, 상기 리세스(124)가 타 원 형상을 갖는 경우, 상기 게이트 전극(132)은 상기 리세스(124)를 매립하는 하부 패턴과 상기 하부 패턴으로부터 연장되는 상부 패턴을 포함한다. 인접한 상부 패턴들은 서로 전기적으로 연결되어, 상기 제2 방향으로 연장한다. 즉, 상기 게이트 전극(132)은 워드 라인으로 기능 할 수 있다.
상기 리세스(124)에 인접하게 위치한 기판(100, 110)으로 불순물을 주입하여, 소스 영역(source region) 및 드레인 영역(drain region)을 형성한다. 상기 소스/드레인 영역(136)은 이온 주입 공정 및 확산 공정에 의해 형성될 수 있다. 보다 구체적으로, 임의의 원소를 이온화하여 빔(beam)을 형성한 후 고 에너지를 가속하여 이온을 주입하고, 고온에서 상기 이온을 열적으로 확산하여 상기 게이트 전극(132) 양측에 소스/드레인 영역(136)을 형성할 수 있다.
이로써, 게이트 절연막(130), 게이트 전극(132) 및 소스/드레인 영역(136)을 포함하는 리세스된 채널 어레이 트랜지스터(recessed channel array transistor)를 형성할 수 있다.
[제4 실시 예]
이하에서는, 도 1 내지 도 5에 도시된 리세스 형성 방법을 이용한 본 발명의 다른 실시 예들에 따른 반도체 소자의 형성 방법을 설명하기로 한다.
도 9, 도 10 및 도 12는 본 발명의 다른 실시 예들에 따라 형성된 반도체 소자를 설명하기 위한 평면도들 및 단면도이다. 도 9는 본 발명의 일 실시 예에 따라 타원 형상의 리세스를 갖는 반도체 소자를 설명하기 위한 평면도이다. 도 10은 본 발명의 다른 실시 예에 따라 바 형상의 리세스를 갖는 반도체 소자를 설명하기 위 한 평면도이다. 도 12는 도 9 및 도 10에 도시된 반도체 소자를 I-I' 및 II-II'로 자른 단면도들이다.
도 12를 참조하면, 액티브 영역(110) 및 필드 영역(100)을 포함하는 기판(100, 110)에 리세스(124)를 형성한다. 상기 기판(100, 110)에 액티브 영역(110)을 한정하는 소자 분리 패턴을 형성하는 공정 및 상기 리세스(124)를 형성하는 공정은 도 1 내지 도 5에 도시된 도면들을 참조하여 설명된 것과 실질적으로 동일하여 그 설명을 생략하기로 한다.
상기 액티브 영역(110)은 제1 방향으로 연장한다. 예컨대, 상기 액티브 영역(110)은 타원 형상을 가질 수 있다. 상기 액티브 영역(110)이 다수 개일 때, 상기 액티브 영역(110)의 장축 방향 및 단축 방향을 따라 2차원으로 배열된다. 이때, 상기 액티브 영역(110)의 장축 방향은 제1 방향일 수 있다.
상기 리세스(124)는 상기 제1 방향과 실질적으로 상이한 제2 방향으로 연장한다. 일 예로, 도 9를 참조하면, 상기 리세스(124)는 타원 형상을 가질 수 있다. 상기 리세스(124)가 다수 개일 때, 상기 리세스(124)의 장축 방향 및 단축 방향을 따라 2차원으로 배열된다. 이때, 상기 리세스(124)의 장축 방향은 제2 방향일 수 있다. 다른 예로, 도 10을 참조하면, 상기 리세스(124)는 제2 방향으로 연장하는 바 형상을 가질 수 있다. 상기 리세스(124)가 다수 개일 때, 상기 리세스(124)는 상기 제2 방향과 실질적으로 수직된 방향으로 배열된다.
또한, 상기 리세스(124)는 액티브 영역(110)에 형성되는 액티브 리세스(124) 및 필드 영역(100)에 형성되는 필드 리세스(124)를 포함한다. 상기 필드 리세 스(124)는 상기 액티브 리세스(124)보다 낮은 높이의 저면을 갖도록 형성될 수 있다.
상기 리세스(124)가 형성된 기판(100, 110)에 상기 리세스(124)의 프로파일을 따라 게이트 절연막(130)을 형성한다. 상기 게이트 절연막(130)은 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 열 산화 공정 또는 화학적 기상 증착 공정에 의해 형성될 수 있다.
상기 게이트 절연막(130)은 상기 리세스(124)가 형성된 기판(100, 110)의 표면 프로파일을 따라 연속적으로 형성될 수 있다.
상기 게이트 절연막(130)이 형성된 기판(100, 110) 상에 도전막(도시되지 않음)을 형성한다. 이때, 상기 도전막은 상기 리세스(124)를 완전하게 매립한다. 상기 도전막은 불순물이 도핑된 폴리실리콘, 금속 또는 금속 화합물을 포함할 수 있으며, 물리 기상 증착 공정, 스퍼터링 또는 전기 도금 공정에 의해 형성될 수 있다.
상기 도전막을 부분적으로 식각하여, 상기 기판(100, 110)의 상부면보다 높은 상부면을 갖는 게이트 전극(132)을 형성한다. 일 예로, 상기 리세스(124)가 타원 형상을 갖는 경우, 상기 게이트 전극(132)은 상기 리세스(124)를 매립하는 하부 패턴과 상기 하부 패턴으로부터 연장되는 상부 패턴을 포함한다. 인접한 상부 패턴들은 서로 전기적으로 연결되어, 상기 제2 방향으로 연장한다. 즉, 상기 게이트 전극(132)은 워드 라인으로 기능 할 수 있다.
상기 게이트 전극(132)에 인접하게 위치한 기판(100, 110)으로 불순물을 주 입하여, 소스 영역 및 드레인 영역(136)을 형성한다.
상기 소스/드레인 영역(136)은 이온 주입 공정 및 확산 공정에 의해 형성될 수 있다. 보다 구체적으로, 임의의 원소를 이온화하여 빔을 형성한 후 고 에너지를 가속하여 이온을 주입하고, 고온에서 상기 이온을 열적으로 확산하여 상기 게이트 전극(132) 양측에 소스/드레인 영역(136)을 형성할 수 있다.
이로써, 게이트 절연막(130), 게이트 전극(132) 및 소스/드레인 영역(136)을 포함하는 리세스된 채널 어레이 트랜지스터를 형성할 수 있다.
[제5 실시 예]
이하에서는, 도 1 내지 도 5에 도시된 리세스 형성 방법을 이용한 본 발명의 또 다른 실시 예들에 따른 반도체 소자의 형성 방법을 설명하기로 한다.
도 10 및 도 13은 본 발명의 또 다른 실시 예들에 따라 형성된 반도체 소자를 설명하기 위한 평면도들 및 단면도이다. 도 10은 본 발명의 다른 실시 예에 따라 바 형상의 리세스를 갖는 반도체 소자를 설명하기 위한 평면도이다. 도 12는 도 10에 도시된 반도체 소자를 I-I'로 자른 단면도들이다.
도 13을 참조하면, 액티브 영역(110) 및 필드 영역(100)을 포함하는 기판(100, 110)에 리세스(124)를 형성한다. 상기 기판(100, 110)에 액티브 영역(110)을 한정하는 소자 분리 패턴을 형성하는 공정 및 상기 리세스(124)를 형성하는 공정은 도 1 내지 도 5에 도시된 도면들을 참조하여 설명된 것과 실질적으로 동일하여 그 설명을 생략하기로 한다.
상기 액티브 영역(110)은 제1 방향으로 연장한다. 예컨대, 상기 액티브 영 역(110)은 타원 형상을 가질 수 있다. 상기 액티브 영역(110)이 다수 개일 때, 상기 액티브 영역(110)의 장축 방향 및 단축 방향을 따라 2차원으로 배열된다. 이때, 상기 액티브 영역(110)의 장축 방향은 제1 방향일 수 있다.
도 10에 도시된 바와 같이 상기 리세스(124)는 상기 제2 방향으로 연장하는 바 형상을 가질 수 있다. 상기 리세스(124)가 다수 개일 때, 상기 리세스(124)는 상기 제2 방향과 실질적으로 수직된 방향으로 배열된다.
상기 리세스(124)가 형성된 기판(100, 110)에 상기 리세스(124)의 프로파일을 따라 게이트 절연막(130)을 형성한다. 상기 게이트 절연막(130)은 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 열 산화 공정 또는 화학적 기상 증착 공정에 의해 형성될 수 있다.
상기 게이트 절연막(130)이 형성된 기판(100, 110) 상에 도전막(도시되지 않음)을 형성한다. 이때, 상기 도전막은 상기 리세스(124)를 완전하게 매립한다. 상기 도전막은 불순물이 도핑된 폴리실리콘, 금속 또는 금속 화합물을 포함할 수 있으며, 물리 기상 증착 공정, 스퍼터링 또는 전기 도금 공정에 의해 형성될 수 있다.
상기 도전막의 상부면을 연마하여, 상기 기판(100, 110)의 상부면보다 낮은 상부면을 갖는 게이트 전극(132)을 형성한다. 즉, 상기 게이트 전극(132)은 상기 리세스(124) 내에 형성된다. 상기 연마는 화학 기계적 연마(Chemical Mechenical Polishing; CMP) 공정 또는 에치 백(etch back) 공정을 이용하여 수행할 수 있다.
상기 게이트 전극(132)을 노출시키는 개구에 마스크(134)를 형성한다. 마스 크(134)는 질화물을 포함할 수 있으며, 상기 게이트(132)를 보호하는 기능을 수행할 수 있다.
상기 게이트 전극(132)에 인접하게 위치한 기판(100, 110)으로 불순물을 주입하여, 소스 영역 및 드레인 영역(136)을 형성한다. 상기 소스/드레인 영역(136)은 이온 주입 공정 및 확산 공정에 의해 형성될 수 있다. 보다 구체적으로, 임의의 원소를 이온화하여 빔을 형성한 후 고 에너지를 가속하여 이온을 주입하고, 고온에서 상기 이온을 열적으로 확산하여 상기 게이트 전극(132) 양측에 소스/드레인 영역(136)을 형성할 수 있다.
이로써, 게이트 절연막(130), 게이트 전극(132) 및 소스/드레인 영역(136)을 포함하는 리세스된 채널 어레이 트랜지스터를 형성할 수 있다.
본 발명은 상술한 실시 예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다. 예를 들면, 본 발명은 트랜지스터를 포함하는 휘발성 메모리 또는 비휘발성 메모리를 포함하는 반도체 장치 및 그것을 채택하는 데이트 저장 장치에도 적용될 수 있다.
도 1 내지 도 5는 본 발명의 일 실시 예들에 따른 리세스 형성 방법을 설명하기 위한 개략적인 공정 평면도들이다.
도 6 내지 도 8은 본 발명의 다른 실시 예들에 따른 리세스 형성 방법을 설명하기 위한 개략적인 공정 평면도들이다.
도 9는 본 발명의 일 실시 예들에 따른 리세스를 설명하기 위한 개략적인 평면도이다.
도 10은 본 발명의 다른 실시 예들에 따른 리세스를 설명하기 위한 개략적인 평면도이다.
도 11은 본 발명의 일 실시 예들에 따른 반도체 소자를 설명하기 위하여 도 9 및 도 10을 I-I'방향으로 절단한 단면도이다.
도 12는 본 발명의 다른 실시 예들에 따른 반도체 소자를 설명하기 위하여 도 9 및 도 10을 I-I'방향 및 II-II'방향으로 절단한 단면도들이다.
도 13은 본 발명의 또 다른 실시 예들에 따른 반도체 소자를 설명하기 위하여 도 10을 I-I'방향으로 절단한 단면도이다.

Claims (10)

  1. 기판에 제1 방향으로 연장하는 액티브 영역을 한정하는 필드 영역을 형성하고,
    상기 기판에, 상기 제1 방향과 다른 제2 방향으로 연장하여 상기 액티브 영역과 부분적으로 교차하는 예비 리세스를 형성하고,
    상기 기판을 플라즈마 산화시켜, 상기 예비 리세스가 형성된 기판의 표면 프로파일을 따라 연속적으로 희생 산화막을 형성하고,
    상기 희생 산화막 및 상기 액티브 영역을 플라즈마 식각으로 제거하여, 상기 예비 리세스보다 넓은 폭을 갖는 리세스를 형성하는 것을 포함하며, 및
    상기 액티브 영역에 형성된 상기 예비 리세스는 중심의 폭이 가장자리의 폭보다 넓은 볼(bowl) 형상을 갖는 리세스 형성 방법.
  2. 제1항에 있어서, 상기 플라즈마 산화 공정과 상기 플라즈마 식각 공정은 동일한 공정 챔버에서 수행되는 리세스 형성 방법.
  3. 제1항에 있어서, 상기 예비 리세스의 측벽보다 저면에 보다 두꺼운 희생 산화막이 형성되는 리세스 형성 방법.
  4. 기판에 제1 방향으로 연장하는 액티브 영역을 한정하는 필드 영역을 형성하고,
    상기 기판에, 상기 제1 방향과 다른 제2 방향으로 연장하여 상기 액티브 영역과 부분적으로 교차하는 예비 리세스를 형성하고,
    상기 기판을 플라즈마 산화시켜, 상기 예비 리세스가 형성된 기판의 표면 프로파일을 따라 연속적으로 희생 산화막을 형성하고,
    상기 희생 산화막 및 상기 액티브 영역을 플라즈마 식각으로 제거하여, 상기 예비 리세스보다 넓은 폭을 갖는 리세스를 형성하는 것을 포함하며, 및
    상기 플라즈마 산화 시, 상기 액티브 영역에 형성된 예비 리세스의 중심 부위가 가장자리 부위보다 상기 희생 산화막이 두껍게 형성되는 리세스 형성 방법.
  5. 제1항에 있어서, 상기 리세스를 형성한 후,
    상기 리세스가 형성된 기판을 플라즈마 산화하여, 상기 리세스가 형성된 기판의 표면 프로파일을 따라 연속적으로 버퍼 산화막(buffer oxide layer)을 형성하는 것을 더 포함하는 리세스 형성 방법.
  6. 제5항에 있어서, 상기 리세스가 형성된 기판을 플라즈마 산화하는 공정은 상기 플라즈마 식각 공정과 동일한 공정 챔버에서 수행되는(in-situ) 리세스 형성 방법.
  7. 제1항에 있어서, 상기 리세스가 형성한 후, 상기 리세스가 형성된 기판을 불산(HF)을 포함하는 세정액, 황산(H2SO4)을 포함하는 세정액, 또는 수산화 암모늄(NH3OH) 및 과산화수소(H2O2)를 포함하는 세정액들 중 어느 하나를 이용하여 세정하는 것을 더 포함하는 리세스 형성 방법.
  8. 제1항에 있어서, 상기 액티브 영역은 실리콘(Si)을 포함하며, 상기 필드 영역은 실리콘 산화물(SiO2) 및 실리콘 질화물(SiN)을 포함하는 리세스 형성 방법.
  9. 제8항에 있어서, 상기 필드 영역을 형성하는 것은,
    상기 기판에 트렌치(trench)를 형성하고,
    상기 트렌치의 내측면의 프로파일을 따라 연속적으로 제1 버퍼 산화막, 질화 라이너(nitride liner) 및 제2 버퍼 산화막을 순차적으로 형성하고,
    상기 제1 버퍼 산화막, 질화 라이너 및 제2 버퍼 산화막이 형성된 트렌치를 매립하는 소자 절연막을 형성하는 것을 포함하는 리세스 형성 방법.
  10. 제1항에 있어서, 상기 액티브 영역은 타원 형상을 가지며, 장축 방향 및 단축 방향으로 2차원으로 배열하는 리세스 형성 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110061812A1 (en) * 2009-09-11 2011-03-17 Applied Materials, Inc. Apparatus and Methods for Cyclical Oxidation and Etching
KR20120073727A (ko) * 2010-12-27 2012-07-05 삼성전자주식회사 스트레인드 반도체 영역을 포함하는 반도체 소자와 그 제조방법, 및 그것을 포함하는 전자 시스템
CN102716867B (zh) * 2012-06-21 2015-01-14 苏州阿特斯阳光电力科技有限公司 一种用于太阳能电池的晶体硅片的清洗方法
KR20210035449A (ko) * 2019-09-24 2021-04-01 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN115064432A (zh) * 2022-08-15 2022-09-16 广州粤芯半导体技术有限公司 半导体器件的制造方法及半导体器件

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100792405B1 (ko) * 2007-01-03 2008-01-09 주식회사 하이닉스반도체 벌브형 리세스 패턴의 제조 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100695422B1 (ko) 2005-06-30 2007-03-15 주식회사 하이닉스반도체 리세스게이트식각 공정을 이용한 반도체소자의 제조 방법
KR100744041B1 (ko) 2005-07-28 2007-07-30 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR100744071B1 (ko) 2006-03-31 2007-07-30 주식회사 하이닉스반도체 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100835278B1 (ko) * 2006-06-28 2008-06-05 삼성전자주식회사 리세스-핀 트랜지스터를 갖는 반도체 소자 및 그 제조방법
KR20080002552A (ko) 2006-06-30 2008-01-04 주식회사 하이닉스반도체 반도체소자의 리세스게이트 형성 방법
KR100869359B1 (ko) * 2006-09-28 2008-11-19 주식회사 하이닉스반도체 반도체 소자의 리세스 게이트 제조 방법
US7778073B2 (en) * 2007-10-15 2010-08-17 Qimonda Ag Integrated circuit having NAND memory cell strings
KR20100121101A (ko) * 2009-05-08 2010-11-17 삼성전자주식회사 리세스 채널을 갖는 메모리 소자 및 이의 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100792405B1 (ko) * 2007-01-03 2008-01-09 주식회사 하이닉스반도체 벌브형 리세스 패턴의 제조 방법

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