KR100473733B1 - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 불순물 확산층의 최소 한계치 폭을 소정 폭 만큼 감소시켜 정의하고, 감소되는 불순물 확산층의 폭에 대해서는 하부에 비해 비교적 설계 자유도가 높은 소자분리막 상부의 내측에 형성된 실리콘 성장층을 통해 보상해줌으로써, 소자분리막 하부의 폭 및 불순물 확산층의 최소 한계 폭을 그대로 유지 하면서 반도체 소자의 집적도를 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 개시한다.

Description

반도체 소자 및 그의 제조방법 {Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 특히 반도체 소자의 고집적화시, 소자분리막의 절연특성을 확보하면서 불순물 확산층의 감소 문제를 해결할 수 있는 트렌치 구조의 소자분리막을 포함하는 반도체 소자 및 그의 제조방법에 관한 것이다.
최근 반도체 소자가 고집적화되어 감에 따라 메모리 셀 또는 트랜지스터의 게이트의 길이가 감소하고, 불순물 확산층, 즉 소오스/드레인의 정션(junction)의 면적 및 깊이가 감소하고 있다. 이 외에도, 반도체 소자의 고집적화에 따라 인접한 소자 사이를 전기적으로 분리하기 위한 소자분리영역과, 하부층과 상부층을 전기적으로 접속하기 위한 콘택영역(contact)의 폭 및 면적 또한 감소하고 있는 추세에 있다.
그러나, 반도체 소자의 집적도는 제조장비에 대한 의존성이 매우 크고, 그 특성상 동일 기술(technology) 내에서 반도체 소자의 어느 일 부분(예컨대, 게이트, 불순물 확산층 또는 소자분리영역)만의 면적을 감소시켜 집적도를 높이는데는 한계가 있기 때문에 집적도가 크게 증가하지 못하고, 단지 최소 한계에서 조금씩 증가하는 실정이다.
일반적으로, 반도체 소자는 동일 기술 내에서 특성을 최대한 만족시키기 위해 설계시 최소 설계 마진(margin)과 최소 규칙(minimum design rule)으로 설계된다. 이에 따라, 반도체 소자의 어느 일 부분(예컨대, 게이트, 불순물 확산층 또는 소자분리영역)만의 면적을 감소시켜 집적도를 높이는 것은 소자의 특성상 매우 어렵다. 이는, 반도체 소자의 어느 일 부분의 면적을 감소시키는 경우, 면적 감소에 따라 다른 부분의 공정이 그 만큼 어려워지기 때문이다.
예컨대, 반도체 소자의 집적도를 높이기 위한 일환으로, 단순히 불순물 확산층의 면적을 감소시키는 경우에는 콘택영역을 형성하기 위해 요구되는 최소 설계 마진을 넘게 된다. 이에 따라, 콘택영역에 형성되는 콘택 플러그(contact plug)가 소자분리영역 또는 게이트의 양측벽에 형성된 스페이서(spacer)에 형성되어 콘택저항의 확보와 접합누설전류을 만족시킬 수 없게 된다. 즉, 불순물 확산층의 면적 감소에 따라 콘택영역이 감소하여 리소그래피(lithography) 공정시 오배열(mis-align) 현상이 일어나게 된다. 이에 따라, 소자분리영역에 형성된 소자분리막, 예컨대, STI(Shallow Trench Isolation) 공정에 의한 트렌치(trench) 구조의 소자분리막 등이 식각되어 접합누설전류가 증가하게 된다. 한편, 소자분리영역을 감소시키는 경우에는 현재 리소그래피 기술의 한계상 집적도에 큰 문제를 수반하고 있고, 최소 설계 마진을 넘어 소자분리영역이 형성되기 때문에 소자분리막의 절연특성이 저하되는 문제가 발생한다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 반도체 소자의 소자분리영역에 형성되는 소자분리막의 절연특성을 확보하면서 반도체 소자의 집적도를 향상시킬 수 있는 반도체 소자를 제공하는데 그 목적이 있다.
또한, 본 발명은 종래기술의 불순물 확산층이 형성될 영역의 면적을 감소시켜 반도체 소자의 집적도를 향상시키면서 불순물 확산층의 면적을 종래기술의 불순물 확산층의 면적과 동일하게 확보할 수 있는 반도체 소자를 제공하는데 다른 목적이 있다.
또한, 본 발명은 상기의 목적들을 구현하기 위한 기술적 수단으로 트렌치 구조의 소자분리막의 하부 너비를 종래기술의 소자분리막의 하부 너비와 동일하게 유지하여 절연특성을 확보하고, 소자분리막의 상부의 내측벽에 SEG(Selective Epitaxial Growth) 공정을 통해 실리콘을 성장시켜 반도체 소자의 집적도를 높이기 위해 감소된 불순물 확산층의 면적을 보상해주는 반도체 소자의 제조방법을 제공하는데 또 다른 목적이 있다.
상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 반도체 기판 내에 형성된 트렌치와, 상기 트렌치의 일부가 매립되로록 형성된 제1 절연막과, 상기 제1 절연막 상에 형성되고 상기 트렌치 상부의 내측벽이 노출되도록 형성된 제2 절연막으로 이루어진 소자 분리막과, 상기 제2 절연막과 상기 제1 절연막 상의 상기 트렌치 상부 내측벽 사이에 형성된 성장층과, 상기 소자 분리막 사이에 형성된 게이트 전극과, 상기 소자 분리막과 상기 게이트 전극 사이의 상기 반도체 기판에 형성되되, 불순물 이온주입공정을 통해 일부가 상기 성장층까지 확장된 소오스/드레인 영역을 포함하는 반도체 소자가 제공된다.또한, 상기한 목적을 구현하기 위한 본 발명의 다른 측면에 따르면, 반도체 기판에 트렌치를 형성하는 단계와, 상기 트렌치의 일부가 매립되도록 제1 절연막을 형성하는 단계와, 상기 트렌치의 양 내측벽으로 노출되는 상기 반도체 기판에 성장층을 형성하는 단계와, 상기 트렌치가 매립되도록 상기 제1 절연막 상에 제2 절연막을 형성하고, 이를 통해 상기 제1 절연막 및 상기 제2 절연막으로 이루어지는 소자 분리막이 형성되는 단계와, 상기 소자 분리막 사이에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 사이로 노출되는 상기 반도체 기판에 불순물 이온주입공정을 실시하여 소오스/드레인 영역을 형성하되, 상기 불순물 이온주입공정시 불순물 이온이 상기 성장층까지 주입되도록 하여 상기 소오스/드레인 영역은 상기 성장층까지 확장되도록 형성하는 단계를 포함하는 반도체 소자의 제조방법이 제공된다.
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이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭하며, 중복되는 요소에 대해서는 설명을 생략하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위하여 도시한 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 소자는 소오스/드레인으로 기능하는 다수의 불순물 확산층(126)과 다수의 게이트(124)를 포함한다. 또한, 반도체 소자는 불순물 확산층(126) 및 게이트(124)로 이루어진 단일 소자들(예컨대, 단위셀, 트랜지스터) 사이를 전기적으로 분리시키기 위한 소자분리막(114)을 포함한다.
불순물 확산층(126)은 게이트(124)의 양측의 반도체 기판(102)에 형성되되, 일측이 게이트(124)와 인접하고, 타측의 일부가 소자분리막(114)이 형성된 소자분리영역에 형성된 실리콘 성장층(110)까지 확장되어 형성된다. 여기서, 불순물 확산층(126)은 설명의 편의상 저농도 이온주입공정만을 진행한 상태를 도시하였으나, 게이트 스페이서 공정과 고농도 이온주입공정을 통해 LDD(Lightly Doped Drain) 구조로 형성될 수 있다.
소자분리막(114)은 STI(Shallow Trench Isolation) 공정을 통한 트렌치 구조로 형성되되, 절연막이 적층으로 이루어진 이층 구조로 형성된다. 구체적으로, 소자분리막(114)은 트렌치의 하부에 형성되는 절연막(108)(이하, '제1 절연막'이라 함) 및 제1 절연막(108)의 상부에 형성되는 절연막(112)(이하, '제2 절연막'이라 함)을 포함한다.
상기 제1 절연막(108)은 트렌치의 하부의 폭을 최소 설계 마진으로 유지하여 소자의 전기적 절연특성을 확보하기 위하여 트렌치의 하부에 형성된다. 제1 절연막(108)으로는 HSQ(Hydrogen Silses Quioxane) 계열의 SOG(Spin On Glass) 산화막, HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorous Silicate Glass) 산화막, USG(Un-doped silicate glass) 산화막, PSG(Phosphorus Silicate Glass) 산화막 또는 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate Glass) 산화막 등을 사용한다.
상기 제2 절연막(112)은 상기에서 설명한 제1 절연막(108)과 동일한 산화막들 중 어느 하나로 형성할 수 있으며, 그 제조방법 또한 제1 절연막(108)과 동일한 방법으로 형성할 수 있다. 그러나, 공정조건에 있어서는 그 특성상 약간의 차이가 있을 수도 있다. 제1 절연막(108)은 반도체 기판(102)의 인접한 웰 영역(미도시) 간에 발생할 수 있는 브레이크 다운(breakdown) 현상을 방지하기 위하여, 트렌치의 하부의 폭을 최소 설계 마진으로 유지하는데 중요 기능이 있다 하겠으나, 제2 절연막(112)은 제1 절연막(108)의 상부에 위치하여 단일 소자들 사이를 전기적으로 분리시키는 기능을 하게 된다.
상기 실리콘 성장층(110)은 트렌치의 상부 내측벽, 즉 트렌치를 통해 노출되는 반도체 기판(102)의 일부에 대해 SEG(Selective Epitacial Growth) 공정을 실시하여 형성한다. 실리콘 성장층(110)의 일부 또는 전부는 저농도 및 고농도 이온주입공정에 의해 소정의 이온(예컨대, 붕소 또는 인)이 주입되어 불순물 확산층으로 기능하게 된다. 이에 따라, 불순물 확산층(126)은 소자분리막 영역의 실리콘 성장층(110) 까지 확장되어 형성된다.
게이트(124)는 도시된 바와 같이 게이트절연막(116), 플로팅게이트(floating gate; 118), 유전체막(120) 및 컨트롤게이트(control gate; 122)를 포함한다. 그러나, 이는 플래시 메모리 소자(flash memory device)의 셀 구조를 도시한 일례이지, 본 발명의 게이트 구조가 이 구조에 한정되는 것은 아니다. 즉, 본 발명에서의 게이트는 소자분리막(114)이 적용되는 모든 반도체 소자들의 게이트 구조가 모두 적용될 수 있다.
상기에서 설명한 본 발명은 제1 실시예에 따른 반도체 소자에 한정되는 것이 아니라, 도 2에 도시된 바와 같이 소자분리막의 구조에 따라 다양한 실시가 가능하다.
도 2는 본 발명의 제2 실시예에 따른 반도체 소자를 설명하기 위하여 도시한 단면도이다.
우선, 본 발명의 제2 실시예에 따른 반도체 소자는 제1 실시예에 따른 반도체 소자의 기술적 사상을 소자분리막 형성후 발생하는 트렌치 측벽의 모트 부위에 적용시켜 제1 실시예에 따른 반도체 소자의 제조공정보다 공정수를 감소시킬 수 있는 발명이다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 반도체 소자는 제1 실시예에 따른 반도체 소자와 동일하게 다수의 불순물 확산층(224), 다수의 게이트(222) 및 불순물 확산층(224) 및 게이트(222)로 이루어진 단일 소자들 사이를 전기적으로 분리시키기 위해 STI 공정을 이용하여 형성된 트렌치 구조의 소자분리막(210)을 포함한다.
그러나, 도 1에 도시된 바와 같이, 제1 실시예에 따른 소자분리막(114)은 제1 절연막(108) 및 제2 절연막(112)으로 이루어지나, 제2 실시예에 따른 소자분리막(210)은 단일 절연막으로 이루어진다. 즉, 제2 실시예에 따른 소자분리막(210)은 단층 구조의 절연막으로 형성함으로써, 반도체 소자의 제조 공정수를 그 만큼 감소시킬 수 있다.
소자분리막(210)은 HSQ계열의 SOG 산화막, HDP 산화막, BPSG 산화막, USG 산화막, PSG 산화막 또는 PETEOS 산화막 등을 사용한다. 상기 산화막들은 제조공정을 고려하여 적절히 선택되어질 수 있다. 특히 상기 산화막들은 각각의 산화막 특성상 필수불가결하게 부가적으로 실시되는 CMP 공정을 고려하여 적절히 선택되어 질 수 있다.
상기 실리콘 성장층(212)은 소자분리막(210)을 형성한 후, 소자분리막(210)을 식각하기 위한 식각공정시 공정조건(예컨대, 식각시간, 식각용액)을 제어하여 트렌치의 양측벽으로 반도체 기판(202)이 노출되도록 인위적으로 모트(또는 리세스)를 형성한후, 노출되는 부위에 SEG 공정을 실시하여 형성한다. 이에 대한 구체적인 설명은 후술하기로 한다.
상기에서 설명한 본 발명의 실시예들에 따른 반도체 소자의 기술적 특징을 종래기술의 반도체 소자와의 비교를 통해 구체적으로 설명하면 다음과 같다. 여기서는 그 설명의 편의를 위해 본 발명의 제1 실시예에 따른 반도체 소자를 예로 들어 설명한다.
도 3a는 종래기술에 따른 반도체 소자의 단면도이고, 도 3b는 본 발명의 제1실시예에 따른 반도체 소자의 단면도이다. 여기서, 'W1'은 불순물 확산층의 폭이고, 'W2'는 소자분리막의 최상부의 폭이며, 'W3'는 소자분리막의 최하부의 최소 한계치 폭이다.
도 3a 및 도 3b를 참조하면, 종래기술의 반도체 소자에서는 불순물 확산층(26)의 폭(W1)과 소자분리막(14)의 최상부의 폭(W2)의 합은 'W1 + W2'가 된다. 반면, 본 발명의 제1 실시예에 따른 반도체 소자에서는 불순물 확산층(126)의 폭(W1)과 소자분리막(114)의 최상부의 폭(W2)의 합은 'W2 + W1 - α'가 되는 것을 알 수 있다. 여기서, 'α'는 실리콘 성장층의 폭을 의미한다. 다만, 소자분리막(14, 114)의 최하부의 폭(W3)은 종래기술이나 본 발명에서 모두 동일하게 유지된다.
상기와 같이, 본 발명의 제1 실시예에 따른 반도체 소자를 적용할 경우에는 소자분리막(114)의 최하부의 폭(W3)을 종래기술과 동일하게 유지하면서, 종래기술에 비해 불순물 확산층(126)과 소자분리막(114)의 합 폭을 'α'만큼 감소시킬 수 있다.
일반적으로, 트렌치 구조의 소자분리막은 그 구조의 특성상 최상부의 폭(W2)보다 최하부의 폭(W3)이 절연특성에 미치는 영향이 크다. 이에 따라, 설계과정시 트렌치의 최하부의 폭(W3)은 최상부의 폭(W2)보다 우선적으로 결정되며, 최소 한계치 폭의 범위내에서 형성되어야만 한다. 그러나, 트렌치의 최상부의 폭(W2)은 최하부의 폭(W3)의 결정에 따라 STI 공정에 의해 고집적을 고려하여 자연스럽게 그 폭이 결정된다. 그 만큼 트렌치의 최상부의 폭(W2)은 최하부의 폭(W3)에 비해 설계상의 자유도가 높다고 할 수 있다.
따라서, 본 발명에서는 소자분리막의 최하부의 폭을 그대로 유지하면서, 자유도가 비교적 높은 소자분리막의 최상부의 폭을 적절히 제어하는 기술적 사상을 적용하는 것이다. 구체적으로, 본 발명에서는 불순물 확산층(126)의 최소 한계치 폭(W1) 보다 'α'만큼 감소시켜 트렌치를 형성한 후, 트렌치의 최상부 부위의 내측벽에 'α' 만큼의 두께를 가진 실리콘 성장층(110)을 형성한다. 그런 다음, 불순물 확산층(126)이 형성될 반도체 기판(102)의 액티브 영역(active region)과 실리콘 성장층(110)에 이온을 주입시켜 불순물 확산층(126)을 형성한다. 이로써, 최종 불순물 확산층(126)은 'W1'만큼의 폭을 가지게 된다. 즉, 본 발명에서는 설계시 불순물 확산층(126)의 폭(W1)을 'α'만큼 감소시켜 설계한 후, 'α'만큼 감소되는 불순물 확산층의 폭(W1)은 비교적 설계 자유도가 높은 소자분리영역의 실리콘 성장층(110)을 통해 보상받게 된다.
이하에서는 본 발명의 실시예들에 따른 반도체 소자를 형성하기 위한 제조방법을 설명하기로 한다. 여기서, 각 도면에 도시된 각각의 도면부호는 도 1 또는 도 2에 도시된 도면부호와 동일한 도면부호를 사용한다.
도 4a 내지 도 4g는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도들이다. 여기서는, 그 설명의 편의를 위해 소자분리막 형성공정까지만 설명하기로 한다.
도 4a를 참조하면, 전처리세정공정(Precleanning)에 의해 세정된 반도체 기판(102)을 제공한다. 전처리세정공정은 DHF(Diluted HF; 50:1의 비율로 H20로 희석된 HF용액)로 세정한 다음 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)로 세정하거나, BOE(Buffer Oxide Etchant; 100:1 또는 300:1의 비율로 H2O로 희석된 HF와 NH4F의 혼합용액[1:4 내지 1:7])로 세정한 후 SC-1로 세정하는 것이 바람직하다.
상기에서 전처리세정공정에 의해 세정된 반도체 기판(102) 상에 패드질화막(104)을 형성한다. 이때, 패드질화막(104)은 LPCVD(Low Presure Chemical Vapor Deposition)방식으로 증착공정을 실시하여 형성하되, 반도체 소자의 집적도와 신뢰성을 고려하여 900 내지 2000Å의 두께로 형성하는 것이 바람직하다.
한편, 반도체 기판(102)과 패드질화막(104) 간에는 반도체 기판(102)의 상부표면의 결정결함 또는 표면처리를 위하여 750 내지 800℃의 온도범위에서 건식 또는 습식산화방식으로 산화공정을 실시하여 70 내지 100Å의 두께로 패드산화막(미도시)을 형성할 수도 있다.
도 4b를 참조하면, 우선, 트렌치(106) 형성공정을 설명하기에 앞서, 트렌치(106)는 목표치 불순물 확산층(미도시)의 폭보다 소자분리막영역의 실리콘 성장층(도 4d의 '110'참조)의 폭의 차만큼 좁게 불순물 확산층이 형성될 영역이 정의되도록 형성한다. 예컨대, 불순물 확산층이 소자분리막(114)과 게이트(미도시) 사이에 형성되는 경우 트렌치(106)는 실리콘 성장층(110)의 두께만큼 게이트 방향으로 이동하여 형성한다. 상기 트렌치(106) 형성공정은 하기에서 설명하는 바와 같다.
전체 구조 상부에 포토레지스트(Photoresist; 미도시)를 코팅(Coating)한 후 포토 마스크(Photo mask)를 이용한 노광공정 및 현상공정을 실시하여, 후속 트렌치(106) 프로파일(Profile)을 갖는 포토레지스트 패턴(Pattern; 미도시; PR)을 형성한다.
이어서, 상기 포토레지스트 패턴(PR)을 이용한 식각공정을 실시하여 패드질화막(104)을 포함한 반도체 기판(102)의 소정 부위를 일정 깊이만큼 식각하여 트렌치(106)를 형성한다. 이때, 트렌치(106)는 내부 경사면이 65 내지 85°로 갖도록 형성하는 것이 바람직하다. 또한, 트렌치(106)의 최하부의 폭이 최소 한계치 폭의 범위 내에서 형성되도록 포토레지스트 패턴 공정 및 식각공정을 적절히 조절하여 실시하는 것이 바람직하다.
이어서, 상기 포토레지스트 패턴(PR)은 소정의 스트립(strip) 공정을 통해 제거한다.
도 4c를 참조하면, 트렌치(106)를 소정 깊이로 매립되도록 제1 절연막(108)을 형성한다. 이때, 제1 절연막(108)은 HSQ계열의 SOG 산화막, HDP 산화막, BPSG 산화막, USG 산화막, PSG 산화막 또는 PETEOS 산화막 등으로 형성하는 것이 바람직하다.
HSQ 계열의 SOG 산화막은 그 특성상 홀(hole) 갭필(gap fill) 특성이 우수하기 때문에 다른 산화막 물질과 달리 부수적인 CMP 방식을 이용한 평탄화공정과 식각공정이 필요치 않다. 다만, HSQ 계열의 SOG 산화막을 코팅(coating)방식으로 코팅한 후, 트렌치(106)의 내측벽(즉, 노출되는 측벽)에 잔재할 수 있는 잔류 SOG 산화막을 제거하기 위하여 DHF 또는 BOE 용액을 이용한 습식각공정을 실시할 수도 있다. 구체적으로, SOG 산화막은 코팅(coating)방식을 이용하여 증착하되, 코팅 소스 액체는 유체성 산화막(fluidity oxide)(예컨대, FOX14, FOX15)을 사용하고, 코팅시 회전력은 약 1500 내지 3000rpm으로 하여 실시하는 것이 바람직하다. 여기서, FOX14, FOX15는 유체성 산화막의 계열의 물질로 제품명이나, 최근에는 물질명으로 사용되고 있다.
HDP 산화막, BPSG 산화막, USG 산화막, PSG 산화막 또는 PETEOS 산화막은 HSQ 계열의 SOG 산화막에 비해 홀(hole) 갭필(gap fill) 특성이 떨어지기 때문에 도 6a 내지 도 6c에 도시된 바와 같이 부수적으로 CMP 공정과 식각공정 또는 식각공정이 실시되어야 한다. 여기서는, 일례로 CMP 공정과 습식식각공정을 실시하는 방법에 대해 설명하기로 한다.
도 6a를 참조하면, 전체 구조 상부에 트렌치(106)가 매립되도록 HDP 산화막, BPSG 산화막, USG 산화막, PSG 산화막 또는 PETEOS 산화막의 제1 절연막(108)을 증착한다.
HDP 산화막의 경우에는, 소스 가스로 SiH4, O2 및 Ar 기체를 이용하거나, SiH4, O2 및 He 기체를 이용하고, 약 400 내지 700℃의 온도에서, 수십 내지 수백 μtorr의 저압력으로 증착한다.
BPSG 산화막의 경우에는, CVD(Chemical Vapor Deposition) 방식으로 붕소(boron; B)와 인(phosphorus; P)의 농도비는 12:4 내지 13:6으로 하여 400 내지 500℃로 실시하여 증착한다.
USG 산화막의 경우에는, TEOS(Tetra-Ethyl-Ortho-Silicate) 및 O3 기체를 이용하되, 플라즈마(plasma)를 사용하지 않고 400 내지 600℃의 저온에서 실시하여 증착한다.
도 6b 및 도 6c를 참조하면, 패드질화막(104)이 노출되도록 CMP 공정을 실시하여 제1 절연막(108)을 평탄화한다. 그런 다음, 습식방식으로 식각공정을 실시하여 제1 절연막(108)을 과도식각(over etch)하여 트렌치(106)의 양측벽으로 반도체 기판(102)의 실리콘을 노출시킨다.
도 4d를 참조하면, 트렌치(106)의 양측벽으로 노출되는 반도체 기판(102)의 실리콘을 SEG 공정을 이용하여 성장시켜 실리콘 성장층(110)을 형성한다. 상기 SEG 공정은 DCS(SiH2Cl2) 가스와 HCl 가스를 이용하여 실시하되, DCS(SiH2Cl 2) 가스 유입량은 100 내지 300sccm으로 하고, HCl 가스의 유입량은 20 내지 80sccm으로 하여 형성한다. 또한, 증착압력은 10 내지 40torr로 하고, 온도는 700 내지 900℃로 하여 실시한다.
도 4e를 참조하면, 트렌치(106)를 완전히 매립하도록 제1 절연막(108) 상에 제2 절연막(112)을 형성한다. 제2 절연막(112)은 제1 절연막(108)과 동일한 HSQ계열의 SOG 산화막, HDP 산화막, BPSG 산화막, USG 산화막, PSG 산화막 또는 PETEOS 산화막 등으로 형성한다. 각 산화막에 대한 증착방법은 제1 절연막(108)의 증착방법과 동일한 방법으로 형성한다. 그러나, 평탄화방법은 도 6b 또는 도 6c에 도시된 바와 같이, CMP 방식, 습식 및 건식방식 중 어느 하나의 방식으로 실시하거나, CMP 방식과, 습식 및 건식방식 중 어느 하나의 방식을 결합하여 실시할 수도 있다. 이에 대한 구체적인 설명은 도 6b 및 도 6c를 통해 구체적으로 설명하였으므로, 여기서는 생략하기로 한다.
이어서, 반도체 기판(102)을 식각 베리어(etch barreir)로 이용한 세정공정을 실시하여 제2 절연막(112)을 제외한 패드질화막(104)을 제거한다. 이때, 세정공정은 인산(H3PO4) 또는 황산(H2SO4) 등의 세정용액을 이용하여 실시하는 것이 바람직하다.
한편, 패드질화막(104) 상부면에 잔존할 수 있는 제2 질화막(112)을 제거하기 위하여 HF 또는 BOE를 이용한 세정공정을 패드질화막(104)의 제거공정전에 실시할 수도 있다.
도 4g를 참조하면, 식각공정, 예컨대 습식 또는 건식방식을 실시하거나, CMP 공정을 실시하거나, 세정공정을 실시하여 제2 절연막(112)중 니플(nipple) 형태로 돌출된 부분을 제거하여 평탄화한다. 이로써, 제1 절연막(108) 및 제2 절연막(112)을 포함하는 소자분리막(114)이 형성된다.
이후의 공정은 일반적인 공정과 동일함에 따라 여기서는 그 설명의 편의상 간략하게 설명하기로 한다.
도 4g에서 소자분리막(114)이 형성된 다음, 도 1에 도시된 바와 같이, 반도체 기판(102)의 액티브 영역(즉, 불순물 확산층이 형성될 영역은 제외)에 게이트절연막(116), 플로팅게이트(118), 유전체막(120) 및 컨트롤게이트(122)를 포함하는 게이트(124)를 형성한다.
이어서, 액티브 영역 중 게이트(124)의 양측으로 노출되는 반도체 기판(102)과 실리콘 성장층(110)에 이온주입공정을 이용하여 불순물 확산층(도 1의 '126'참조)을 형성한다. 여기서는, 일례로 불순물 확산층(126)을 LDD 구조로 형성하는 방법에 대해 설명하기로 한다.
우선, 액티브 영역 중 게이트(124)의 양측으로 노출되는 반도체 기판(102)의 상부와 실리콘 성장층(110)이 오픈(open)되도록 이온주입마스크를 형성한다. 여기서, 이온주입마스크는 포토레지스트를 이용한 노광공정 및 식각공정을 순차적으로 실시하여 형성된 포토레지스트 패턴이다.
이어서, 상기 이온주입마스크를 이용하여 게이트(124)의 양측의 반도체 기판(102)과 실리콘 성장층(110)에 저농도 이온주입공정을 실시하여 저농도 불순물 확산층(미도시)을 형성한다. 이때, 저농도 불순물 확산층은 게이트(124) 형성공정전에 형성될 수도 있다.
이어서, 게이트(124)의 양측벽에 스페이서(미도시)를 형성한 후 상기 스페이서를 포함하는 이온주입마스크를 이용한 고농도 이온주입공정을 실시하여 저농도 불순물 확산층보다 깊게 고농도 불순물 확산층(미도시)을 형성한다. 이로써, 저농도 불순물 확산층 및 고농도 불순물 확산층을 포함하는 LDD 구조의 불순물 확산층이 형성된다.
도 5a 내지 도 5g는 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도들이다. 여기서는, 그 설명의 편의를 위해 소자분리막 형성공정까지만 설명하기로 한다.
도 5a를 참조하면, 전처리세정공정(Precleanning)에 의해 세정된 반도체 기판(202)을 제공한다. 전처리세정공정은 DHF(Diluted HF; 50:1의 비율로 H20로 희석된 HF용액)로 세정한 다음 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)로 세정하거나, BOE(Buffer Oxide Etchant; 100:1 또는 300:1의 비율로 H2O로 희석된 HF와 NH4F의 혼합용액[1:4 내지 1:7])로 세정한 후 SC-1로 세정하는 것이 바람직하다.
상기에서 전처리세정공정에 의해 세정된 반도체 기판(202) 상에 패드질화막(204)을 형성한다. 이때, 패드질화막(204)은 LPCVD(Low Presure Chemical Vapor Deposition)방식으로 증착공정을 실시하여 형성하되, 최대한 두껍게 형성하는 것이 바람직하다. 이는, 도 5d의 'A'부위에서 모트를 발생시키기 위한 세정공정 또는 습식식각공정시 딥 타임(dip time)을 길게 가져가기 위하여, 소자분리막(도 5d의 '210'참조)의 니플(nipple) 형태의 돌출부를 최대한 두껍게 형성하기 위함이다.
한편, 반도체 기판(202)과 패드질화막(204) 간에는 반도체 기판(202)의 상부표면의 결정결함 또는 표면처리를 위하여 750 내지 800℃의 온도범위에서 건식 또는 습식산화방식으로 산화공정을 실시하여 70 내지 100Å의 두께로 패드산화막(미도시)을 형성할 수도 있다.
도 5b를 참조하면, 우선, 트렌치(206) 형성공정을 설명하기에 앞서, 트렌치(206)는 목표치 불순물 확산층(미도시)의 폭보다 소자분리영역의 실리콘 성장층(도 5e의 '212'참조)의 두께의 차만큼 좁게 불순물 확산층이 형성될 영역이 정의되도록 형성한다. 예컨대, 불순물 확산층이 소자분리막(210)과 게이트(미도시) 사이에 형성되는 경우 트렌치(206)는 실리콘 성장층(212)의 두께만큼 게이트 방향으로 이동하여 형성한다. 상기 트렌치(206) 형성공정은 하기에서 설명하는 바와 같다.
전체 구조 상부에 포토레지스트(Photoresist; 미도시)를 코팅(Coating)한 후 포토 마스크(Photo mask)를 이용한 노광공정 및 현상공정을 실시하여, 후속 트렌치(206) 프로파일(Profile)을 갖는 포토레지스트 패턴(Pattern; 미도시; PR)을 형성한다.
이어서, 상기 포토레지스트 패턴(PR)을 이용한 식각공정을 실시하여 패드질화막(204)을 포함한 반도체 기판(202)의 소정 부위를 일정 깊이만큼 식각하여 트렌치(206)를 형성한다. 이때, 트렌치(206)는 내부 경사면이 65 내지 85°로 갖도록 형성하는 것이 바람직하다. 또한, 트렌치(206)의 최하부의 폭이 최소 한계치 폭의 범위 내에서 형성되도록 포토레지스트 패턴 공정 및 식각공정을 적절히 조절하여 실시하는 것이 바람직하다.
이어서, 상기 포토레지스트 패턴(PR)은 소정의 스트립(strip) 공정을 통해 제거한다.
도 5c를 참조하면, 트렌치(206)를 소정 깊이로 매립되도록 단일 절연막(208)을 형성한다. 단일 절연막(208)은 HSQ계열의 SOG 산화막, HDP 산화막, BPSG 산화막, USG 산화막, PSG 산화막 또는 PETEOS 산화막 등으로 형성하는 것이 바람직하다.
HSQ 계열의 SOG 산화막은 그 특성상 홀(hole) 갭필(gap fill) 특성이 우수하기 때문에 다른 산화막 물질과 달리 부수적인 CMP 방식을 이용한 평탄화공정과 식각공정이 필요치 않다. 구체적으로, SOG 산화막은 코팅(coating)방식을 이용하여 증착하되, 코팅 소스 액체는 유체성 산화막(fluidity oxide)(예컨대, FOX14, FOX15)을 사용하고, 코팅시 회전력은 약 1500 내지 3000rpm으로 하여 실시하는 것이 바람직하다.
HDP 산화막, BPSG 산화막, USG 산화막, PSG 산화막 또는 PETEOS 산화막은 HSQ 계열의 SOG 산화막에 비해 홀(hole) 갭필(gap fill) 특성이 떨어지기 때문에 도 6a 내지 도 6c에 도시된 바와 같이 부수적으로 CMP 공정과 식각공정 또는 식각공정이 실시된다. 이에 대해서는 도 6a 내지 도 6c를 통해 구체적으로 설명하였으므로, 그 설명의 편의를 위해 생략하기로 한다.
도 5d를 참조하면, 반도체 기판(202)을 식각 베리어(etch barreir)로 하고, 인산(H3PO4)을 이용한 식각공정을 실시하여 단일 절연막(208)을 제외한 패드질화막(204)을 제거한다.
이어서, DHF 또는 BOE 용액을 이용한 습식식각 방식으로 세정공정을 실시하여 반도체 기판(202)의 액티브 영역과 단일 절연막(208) 간의 'A'부위에 모트(또는 리세스(recess))를 형성한다. 이때, DHF는 보통 50%로 희석된 HF를 H20와 1:99 또는 1:500 비율로 희석하여 사용하고, BOE는 NH4F와 HF를 20:1 또는 100:1 비율로 혼합하여 사용한다. 식각양은 500 내지 1500Å 정도로 한다. 이로써, 단일 절연막(208)으로 이루어진 소자분리막(210)이 형성된다.
도 5e를 참조하면, 도 5d에서 발생된 'A'부위의 모트로 노출되는 반도체 기판(202)을 SEG 공정을 이용하여 성장시켜 실리콘 성장층(212)을 형성한다. 상기 SEG 공정은 DCS(SiH2Cl2) 가스와 HCl 가스를 이용하여 실시하되, DCS(SiH2Cl 2) 가스 유입량은 100 내지 300sccm으로 하고, HCl 가스의 유입량은 20 내지 80sccm으로 하여 형성한다. 또한, 증착압력은 10 내지 40torr로 하고, 온도는 700 내지 900℃로 하여 실시한다.
한편, 상기의 SEG 공정에 의해 반도체 기판(202) 상의 액티브 영역의 실리콘 또한 성장되게 된다. 이에 따라, 반도체 기판(202)의 액티브 영역의 높이와 소자분리막(208)의 높이가 동일하게 유지되어 평탄화가 이루어지게 된다. 즉, 도 5d에서는 반도체 기판(202)의 높이보다 소자분리막(210)의 높이가 높아지게 되나, 도 5e에서는 SEG 공정에 의해 반도체 기판(202)과 소자분리막(210)이 높이가 동일하게 된다.
이후의 공정, 즉 도 2에 도시된 불순물 확산층(224) 형성공정, 게이트(222) 형성공정은 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 동일함에 따라 여기서는 그 설명의 편의상 생략하기로 한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에서는, 불순물 확산층의 최소 한계치 폭을 소정 폭 만큼 감소시켜 정의하고, 감소되는 불순물 확산층의 폭에 대해서는 하부에 비해 비교적 설계 자유도가 높은 소자분리막의 상부의 내측에 형성된 실리콘 성장층을 통해 보상해줌으로써, 불순물 확산층의 최소 한계 폭을 그대로 유지하면서 반도체 소자의 집적도를 향상시킬 수 있다.
또한, 본 발명에서는 소자분리막의 하부의 폭은 최소 한계 폭을 그대로 유지되도록 하면서, 상기 하부의 폭보다 비교적 설계 자유도가 높은 상부의 내측에 실리콘 성장층을 형성하여 불순물 확산층의 면적을 확장시킴으로써, 불순물 확산층의 면적을 확보하면서, 소자분리막의 절연특성 및 반도체 소자의 집적도를 향상시킬 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위하여 도시한 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 소자를 설명하기 위하여 도시한 단면도이다.
도 3a는 종래기술에 따른 반도체 소자의 기술적 특징을 설명하기 위하여 도시한 단면도이다.
도 3b는 도 1에 도시된 제1 실시예에 따른 반도체 소자의 기술적 특징을 설명하기 위하여 도시한 단면도이다.
도 4a 내지 도 4g는 도 1에 도시된 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 5a 내지 도 5e는 도 2에 도시된 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 6a 내지 도 6c는 도 4c 또는 도 4e에 도시된 제1 절연막 또는 제2 절연막의 제조방법을 설명하기 위하여 도시한 단면도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
102, 202 : 반도체 기판 104, 204 : 패드질화막
106, 206 : 트렌치 108 : 제1 절연막
110, 212 : 실리콘 성장층 112 : 제2 절연막
114, 210 : 소자분리막 116, 214 : 게이트절연막
118, 216 : 플로팅게이트 120, 218 : 유전체막
122, 220 : 컨트롤게이트 124, 222 : 게이트
126, 224 : 불순물 확산층 208 : 단일 절연막

Claims (19)

  1. 반도체 기판 내에 형성된 트렌치;
    상기 트렌치의 일부가 매립되로록 형성된 제1 절연막과, 상기 제1 절연막 상에 형성되고 상기 트렌치 상부의 내측벽이 노출되도록 형성된 제2 절연막으로 이루어진 소자 분리막;
    상기 제2 절연막과 상기 제1 절연막 상의 상기 트렌치 상부 내측벽 사이에 형성된 성장층;
    상기 소자 분리막 사이에 형성된 게이트 전극; 및
    상기 소자 분리막과 상기 게이트 전극 사이의 상기 반도체 기판에 형성되되, 불순물 이온주입공정을 통해 일부가 상기 성장층까지 확장된 소오스/드레인 영역을 포함하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 소자 분리막은,
    하부 폭을 유지하기 위하여 하측에 형성된 제1 절연막; 및
    상기 제1 절연막 상부에 형성된 제2 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제1 절연막 및 제2 절연막은 HSQ계열의 SOG 산화막, HDP 산화막, BPSG 산화막, USG 산화막, PSG 산화막 및 PETEOS 산화막 중 어느 하나로 형성된 것을 특징으로 하는 반도체 소자.
  4. 제 2 항에 있어서,
    상기 제2 절연막은 상기 성장층의 최하부를 경계로 상기 제1 절연막과 분리된 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 성장층은 SEG 공정에 의해 형성된 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 SEG 공정은 DCS(SiH2Cl2) 가스와 HCl 가스를 이용하여 실시하되, 상기 DCS(SiH2Cl2) 가스 유입량은 100sccm 내지 300sccm으로 하고, 상기 HCl 가스의 유입량은 20sccm 내지 80sccm으로 하며, 증착압력은 10torr 내지 40torr로 하고, 온도는 700℃ 내지 900℃로 하여 실시하는 것을 특징으로 하는 반도체 소자.
  7. 삭제
  8. (a) 반도체 기판에 트렌치를 형성하는 단계;
    (b) 상기 트렌치의 일부가 매립되도록 제1 절연막을 형성하는 단계;
    (c) 상기 트렌치의 양 내측벽으로 노출되는 상기 반도체 기판에 성장층을 형성하는 단계;
    (d) 상기 트렌치가 매립되도록 상기 제1 절연막 상에 제2 절연막을 형성하고, 이를 통해 상기 제1 절연막 및 상기 제2 절연막으로 이루어지는 소자 분리막이 형성되는 단계;
    (e) 상기 소자 분리막 사이에 게이트 전극을 형성하는 단계; 및
    (f) 상기 게이트 전극 사이로 노출되는 상기 반도체 기판에 불순물 이온주입공정을 실시하여 소오스/드레인 영역을 형성하되, 상기 불순물 이온주입공정시 불순물 이온이 상기 성장층까지 주입되도록 하여 상기 소오스/드레인 영역은 상기 성장층까지 확장되도록 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 제1 절연막 및 제2 절연막은 HSQ계열의 SOG 산화막, HDP 산화막, BPSG 산화막, USG 산화막, PSG 산화막 및 PETEOS 산화막 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 HSQ계열의 SOG 산화막은 코팅 소스 액체로 유체성 산화막을 사용하고, 코팅시 회전력을 1500 내지 3000rpm으로 하여 실시되는 코팅방식을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 HDP 산화막은 소스 가스로 SiH4, O2 및 Ar 기체를 사용하거나, SiH4, O2 및 He 기체를 사용하고, 400℃ 내지 700℃의 온도에서 실시되는 증착공정을 이용하여 전체 구조 상부에 증착한 후, 상기 반도체 기판이 노출되도록 실시되는 평탄화공정과, 상기 트렌치의 양 내측벽의 일부가 노출되도록 실시되는 습식 또는 건식식각공정을 순차적으로 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 BPSG 산화막은 붕소와 인의 농도비를 12:4 내지 13:6으로 하고, 400℃ 내지 500℃의 온도에서 실시되는 CVD 공정을 이용하여 증착한 후, 상기 반도체 기판이 노출되도록 실시되는 평탄화공정과, 상기 트렌치의 양 내측벽의 일부가 노출되도록 실시되는 습식 또는 건식식각공정을 순차적으로 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 9 항에 있어서, 상기 USG 산화막은 TEOS 및 O3 기체를 이용하고, 400℃ 내지 600℃의 온도에서 실시되는 증착공정을 이용하여 증착한 후, 상기 반도체 기판이 노출되도록 실시되는 평탄화공정과, 상기 트렌치의 양 내측벽의 일부가 노출되도록 실시되는 습식 또는 건식식각공정을 순차적으로 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 8 항에 있어서,
    상기 성장층은 SEG 공정으로 형성하되, 상기 SEG 공정은 DCS(SiH2Cl2) 가스와 HCl 가스를 이용하여 실시하되, 상기 DCS(SiH2Cl2) 가스 유입량은 100sccm 내지 300sccm으로 하고, 상기 HCl 가스의 유입량은 20sccm 내지 80sccm으로 하며, 증착압력은 10torr 내지 40torr로 하고, 온도는 700℃ 내지 900℃로 하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. (a) 반도체 기판에 패드질화막을 형성하는 단계;
    (b) 상기 패드질화막 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계;
    (c) 전체 구조 상부에 상기 트렌치를 매립하도록 절연막을 증착하는 단계;
    (d) 상기 패드질화막이 노출되도록 상기 절연막을 평탄화하여 소자 분리막을 형성하는 단계;
    (e) 상기 패드 질화막을 제거하는 단계;
    (f) 상기 소자 분리막의 상부 모서리 부위의 일부를 세정공정을 통해 제거하고, 이를 통해 상기 소자 분리막의 상부 모서리 부위와 상기 반도체 기판 간에 소정 깊이의 모트를 형성하는 단계; 및
    (g) 상기 모트 부위로 노출되는 상기 반도체 기판에 성장층을 형성하는 단계;
    (h) 상기 소자 분리막 사이에 게이트 전극을 형성하는 단계; 및
    (i) 상기 게이트 전극 사이로 노출되는 상기 반도체 기판에 불순물 이온주입공정을 실시하여 소오스/드레인 영역을 형성하되, 상기 불순물 이온주입공정시 불순물 이온이 상기 성장층까지 주입되도록 하여 상기 소오스/드레인 영역은 상기 성장층까지 확장되도록 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 절연막은 HSQ계열의 SOG 산화막, HDP 산화막, BPSG 산화막, USG 산화막, PSG 산화막 및 PETEOS 산화막 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 15 항에 있어서,
    상기 성장층은 SEG 공정으로 형성하되, 상기 SEG 공정은 DCS(SiH2Cl2) 가스와 HCl 가스를 이용하여 실시하되, 상기 DCS(SiH2Cl2) 가스 유입량은 100sccm 내지 300sccm으로 하고, 상기 HCl 가스의 유입량은 20sccm 내지 80sccm으로 하며, 증착압력은 10torr 내지 40torr로 하고, 온도는 700℃ 내지 900℃로 하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 15 항에 있어서,
    상기 세정공정은 DHF 또는 BOE 용액을 이용한 습식식각 방식으로 실시하되, 상기 DHF는 50%로 희석된 HF를 H20와 1:99 또는 1:500 비율로 희석하여 사용하고, 상기 BOE는 NH4F와 HF를 20:1 또는 100:1 비율로 혼합하여 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 15 항에 있어서,
    상기 모트는 500Å 내지 1500Å의 깊이로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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