KR100673896B1 - 트렌치 구조의 소자분리막을 갖는 반도체소자 및 그 제조방법 - Google Patents

트렌치 구조의 소자분리막을 갖는 반도체소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 소자간 간격이 좁아짐에 따른 누설전류 현상을 억제하면서 동시에 높은 종횡비로 인한 보이드 발생을 방지할 수 있는 트렌치 구조의 소자분리막을 갖는 반도체소자 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 반도체 기판을 소정 깊이로 식각하여 제1활성영역을 정의하는 트렌치를 형성하는 단계, 상기 트렌치 내부에 제1소자분리막을 형성하는 단계, 상기 제1소자분리막 상에 상기 제1활성영역 상부를 오픈시키는 공간을 갖고 서로 이격되는 제2소자분리막을 형성하는 단계, 및 상기 제2소자분리막 사이의 공간에 상기 제1활성영역과 연결되는 제2활성영역을 형성하는 단계를 포함한다.
소자분리, 트렌치, 활성영역, 누설전류, 보이드, SEG

Description

트렌치 구조의 소자분리막을 갖는 반도체소자 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH TRENCH TYPE ISOLATION AND METHOD FOR FABRICATING THE SAME}
도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 소자분리 방법을 개략적으로 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 반도체소자의 소자분리 구조를 도시한 도면,
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 101a : 제1활성영역
101b : 제2활성영역 200 : 트렌치
201 : 제1소자분리막 202 : 제2소자분리막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 소자분리 구조 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 소자분리공정(Isolation; ISO)은 LOCOS(Local Oxidation of Silicon) 또는 PGI(Profiled Grove Isolation) 등과 같은 통상적인 소자 분리 방법을 이용하여 반도체기판의 소정 부분에 필드절연막을 형성하여 활성영역을 한정하는 필드영역을 형성한다.
소자 분리 방법 중에서 LOCOS 방법은 활성영역을 한정하는 산화 마스크인 질화막(Nitride)을 반도체기판 상에 형성하고, 포토리소그래피(Photolithograpy) 방법으로 패터닝하여 반도체기판의 소정 부분을 노출시킨 후, 노출된 반도체기판을 산화시켜 소자 분리 영역으로 이용되는 필드산화막(Field Oxide)을 형성한다.
LOCOS 방법은 공정이 단순하고, 넓은 부위와 좁은 부위를 동시에 분리할 수 있다는 장점을 갖고 있지만, 측면산화에 의한 새부리(Bird's beak)가 형성되어 소자 분리 영역의 폭이 넓어져서 소오스/드레인 영역의 유효 면적을 감소시킨다. 또한, 필드산화막 형성시 산화막의 가장자리에 열 팽창계수의 차이에 따른 응력이 집중됨으로써, 실리콘 기판에 결정 결함이 발생하여 누설전류가 많은 단점이 있다.
최근에 반도체소자의 집적도가 증가함에 따라 디자인 룰이 감소하고, 따라서 반도체소자와 반도체소자를 분리하는 소자분리막의 크기도 같은 스케일(scale)만큼 축소되어 통상의 LOCOS, PBL 등과 같은 소자 분리 방법은 그 적용이 한계에 이르게 되었다.
이를 해결하기 위해 적용된 STI(Shallow Trench Isolation) 방법은 반도체기판상에 반도체기판과 식각선택비가 양호한 질화막을 형성하고, 질화막을 하드마스크(Hardmask)로 사용하기 위해 질화막을 포토리소그래피 방법으로 패터닝하여 질화막 패턴을 형성하고, 질화막 패턴을 하드 마스크로 사용하여 반도체기판을 소정 깊이로 건식 식각 방법으로 패터닝하여 트렌치(trench)를 형성한 후, 트렌치에 갭필절연막을 갭필시킨 후 화학적기계적연마(Chemical Mechanical Polishing; CMP)하여 소자분리막을 형성한다.
도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 소자분리 방법을 개략적으로 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)의 상부에 패드산화막(12)과 패드질화막(13)을 적층한 후, 패드질화막(13) 상부에 소자분리영역을 정의하는 포토레지스트패턴(14)을 형성한다.
이어서, 포토레지스트패턴(14)을 식각배리어로 패드질화막(13)과 패드산화막(12)을 식각하여 소자분리영역이 형성될 반도체 기판(11)의 표면을 노출시킨다.
도 1b에 도시된 바와 같이, 포토레지스트패턴(14)을 제거한 후, 패드질화막(13)을 하드마스크로 하여 노출된 반도체 기판(11)을 소정 깊이로 식각하여 소자분리영역이 될 트렌치(15)를 형성한다. 이러한 트렌치(15) 형성에 의해 트렌치(14)를 제외한 나머지 반도체 기판(11)은 활성영역(11a)으로 작용한다.
도 1c에 도시된 바와 같이, 트렌치(15)을 완전히 갭필할때까지 패드질화막 (13) 상부에 소자분리절연막(16)을 증착한다. 이때, 소자분리절연막(16)은 고밀도플라즈마(High Density Plasma) 방식의 산화막으로 형성한다.
도 1d에 도시된 바와 같이, 패드질화막(13)을 연마정지막으로 하는 CMP 공정을 진행하여 소자분리절연막(16)을 평탄화한다.
이어서, 패드질화막(13)과 패드산화막(12)을 선택적으로 제거하여 소자분리 공정을 완료한다. 즉, 트렌치(15)에 갭필되는 소자분리막(16a)을 형성한다.
상술한 종래기술은 트렌치(15)에 소자분리막(16a)을 갭필하는 STI 공정을 채택하고 있다.
최근에 DRAM의 집적도가 증가함에 따라 소자간의 간격이 좁아지고 트렌치의 종횡비가 높아지고 있다.
그러나, 종래기술과 같이 STI 공정을 이용한 소자분리공정을 진행한다고 하더라도 활성영역(11a)과 활성영역(11a) 사이의 절연 공간('S')이 줄어들면서 소자간 누설전류 현상을 제어하는데 많은 어려움이 있다. 이와 같은 누설전류현상으로 인해 DRAM의 리프레시 타임(Refresh time)이 짧아지는 문제를 초래된다.
또한, 종래기술은 트렌치(15)를 갭필하는 소자분리절연막(16) 증착시 트렌치(15)의 높은 종횡비(Aspect ration)로 인해 보이드(Void)가 발생하는 것을 피할 수 없다. 이러한 보이드는 후속 CMP 공정시 연마를 정지시켜 연마불량을 초래하고, 더욱이 보이드로 인해 소자분리절연막이 소자분리막 역할을 하지 못하는 문제를 초래한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 소자간 간격이 좁아짐에 따른 누설전류 현상을 억제하면서 동시에 높은 종횡비로 인한 보이드 발생을 방지할 수 있는 트렌치 구조의 소자분리막을 갖는 반도체소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자는 반도체기판, 상기 반도체 기판의 소정 영역에 형성되어 제1활성영역을 정의하는 트렌치, 상기 트렌치 내에 갭필된 제1소자분리막, 상기 제1소자분리막 상에 형성되며 상기 제1소자분리막의 폭보다 상대적으로 작은 폭의 제2소자분리막, 및 이웃하는 상기 제2소자분리막 사이의 공간에 채워지며 상기 제1활성영역보다 폭이 상대적으로 큰 상기 제1활성영역 상의 제2활성영역을 포함하는 것을 특징으로 하고, 상기 제1소자분리막의 깊이는 상기 제2소자분리막의 깊이보다 상대적으로 깊은 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 반도체 기판을 소정 깊이로 식각하여 제1활성영역을 정의하는 트렌치를 형성하는 단계, 상기 트렌치 내부에 제1소자분리막을 형성하는 단계, 상기 제1소자분리막 상에 상기 제1활성영역 상부를 오픈시키는 공간을 갖고 서로 이격되는 제2소자분리막을 형성하는 단계, 및 상기 제2소자분리막 사이의 공간에 상기 제1활성영역과 연결되는 제2활성영역을 형성하 는 단계를 포함하는 것을 특징으로 하며, 상기 트렌치는 상기 제1소자분리막이 갭필될 종횡비를 감소시키도록 예정된 트렌치보다 큰 폭과 얕은 깊이로 형성하는 것을 특징으로 하고, 상기 제1소자분리막의 폭은 상기 제2소자분리막의 폭보다 크게 형성하고 상기 제1소자분리막의 깊이는 상기 제2소자분리막의 깊이보다 상대적으로 깊게 형성하는 것을 특징으로 하며, 상기 제2소자분리막을 형성하는 단계는 상기 제1소자분리막을 포함한 상기 반도체 기판의 전면에 소자분리절연막을 형성하는 단계, 상기 소자분리절연막 상에 포토레지스트를 도포하는 단계, 노광 및 현상으로 패터닝하여 상기 제1소자분리막 상부를 덮는 형태의 포토레지스트패턴을 형성하는 단계, 상기 포토레지스트패턴을 식각배리어로 상기 소자분리절연막을 식각하여 상기 제2소자분리막을 형성하는 단계, 및 상기 포토레지스트패턴을 제거하는 단계를 포함하는 것을 특징으로 하고, 상기 제2활성영역은 상기 제2소자분리막 사이의 공간에 노출된 상기 제1활성영역 표면 상에 선택적 에피택셜 성장을 통해 에피택셜 실리콘층으로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술할 본 발명의 실시예는 소자분리막을 제1소자분리막과 제2소자분리막의 이중 구조로 형성하고, 활성영역도 제1활성영역과 제2활성영역의 이중 구조로 형성한다.
도 2는 본 발명의 실시예에 따른 반도체소자의 소자분리 구조를 도시한 도면이다.
도 2에 도시된 바와 같이, 반도체기판(100), 반도체 기판(100)의 소정 영역에 형성되어 제1활성영역(101a)을 정의하는 트렌치(200), 트렌치(200) 내에 갭필된 제1소자분리막(201), 제1소자분리막(201) 상에 형성된 제2소자분리막(202), 이웃한 제2소자분리막(202) 사이의 공간에 형성된 제2활성영역(101b)을 포함한다.
자세히 살펴보면, 트렌치(200) 내부에 갭필된 제1소자분리막(201)의 폭(W10)은 제2소자분리막(202)의 폭(W11)에 비해 크고, 제1소자분리막(201)의 깊이(D10)은 제2소자분리막(202)의 깊이(D11)에 비해 깊다. 여기서, 트렌치(200)는 예정된 트렌치보다 깊이가 얕고 폭이 넓은 것이며, 제1소자분리막(201) 위에 형성된 제2소자분리막(202)에 의해 예정된 트렌치의 깊이와 폭을 만족시킨다.
그리고, 제1활성영역(101a)의 폭(W20)은 제2활성영역(101b)의 폭(W21)보다 작다.
도 2에서, 제1소자분리막(201)과 제2소자분리막(202)은 고밀도플라즈마방식의 산화막으로 형성하며, 제2활성영역(101b)은 반도체 기판(11)으로 형성되는 제1활성영역(101a)과 달리 선택적에피택셜성장(SEG) 공정을 통해 성장시킨 에피택셜 실리콘층(Epitaxial silicon)이다.
도 2와 같이, 소자분리막을 제1소자분리막(201)과 제2소자분리막(202)의 이중 구조로 형성해주고, 활성영역을 제1활성영역(101a)과 제2활성영역(101b)의 이중 구조로 형성하므로써 이웃한 소자 사이의 누설전류특성을 개선시킨다.
그리고, 종횡비가 큰 트렌치를 한번에 갭필하여 소자분리막을 형성하는 것과 달리, 제1소자분리막(201)을 감소된 종횡비를 갖는 트렌치(200)에 갭필하므로 보이드가 발생하지 않고, 게다가 제2소자분리막(202)을 제1소자분리막(201) 위에 형성해주어 소자분리 깊이를 충분히 만족시킨다.
이하, 도 2와 같은 소자분리 구조를 갖는 반도체소자의 제조 방법에 대해 설명하기로 한다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(21) 상부에 패드산화막(22)과 패드질화막(23)을 적층한다. 이때, 패드질화막(23)은 후속 트렌치 식각시 하드마스크로 사용하는 것이며, 패드산화막(22)은 패드질화막(23) 증착시 반도체 기판(21)이 받는 스트레스를 완화시키기 위한 것이다.
다음으로, 패드질화막(23) 상부에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 소자분리영역을 정의하는 제1포토레지스트패턴(24)을 형성한 후, 제1포토레지스트패턴(24)을 식각배리어로 패드질화막(23)과 패드산화막(22)을 식각하여 소자분리영역이 형성될 반도체 기판(21)의 표면을 노출시킨다.
상기 제1포토레지스트패턴(24)의 오프닝(opening)의 폭(W1)은 후속 트렌치의 폭과 동일한 것으로, 예정된 트렌치의 폭보다는 작은 폭이다.
도 3b에 도시된 바와 같이, 제1포토레지스트패턴(24)을 제거한 후, 패드질화막(23)을 식각배리어로 노출된 반도체기판(21)을 소정 깊이로 식각하여 소자분리영 역이 형성될 트렌치(25)를 형성한다.
이때, 트렌치(25)의 폭(W1)은 예정된 트렌치의 폭(W2)보다 더 크게 형성하고, 아울러 트렌치(25)의 깊이(D1)는 예정된 트렌치의 깊이(D2)보다 더 얕게 형성한다. 예컨대, 트렌치(25)의 깊이는 예정된 트렌치의 깊이보다 100Å∼2000Å만큼 작게 하고, 트렌치(25)의 폭은 예정된 트렌치의 폭보다 100Å∼200Å만큼 크게 한다.
특히, 트렌치(25)의 폭(W1)은 제1포토레지스트패턴(24) 형성시에 예정된 소자분리영역의 폭보다 더 크게 형성하므로써 조절이 가능하다.
위와 같이, 트렌치(25)의 폭(W1)을 넓히면 트렌치(25)에 의해 정의되는 제1활성영역(21a)의 폭(Wa ,1)은 예정된 활성영역의 폭보다 작아지지만 소자간 분리 간격은 'W1'와 'W2'의 차이만큼 넓어진다.
그리고, 트렌치(25)의 깊이(D1)를 얕게 하면, 트렌치(25)의 종횡비를 감소시킬 수 있다. 예를 들어, 예정된 트렌치의 폭이 10Å이고 깊이가 50Å이라고 가정하면 예정된 트렌치의 종횡비는 1:5가 되며, 트렌치(25)의 폭이 15Å이고 깊이가 45Å이라고 트렌치(25)의 종횡비는 1:3이다.
이와 같이, 트렌치(25)의 종횡비가 예정된 트렌치의 종횡비보다 현저히 감소한다.
한편, 트렌치(25)의 종횡비 감소 효과는 패드산화막과 패드질화막의 두께를 제외한 것이다. 실질적으로 후속 트렌치(25) 갭필시 종횡비는 패드산화막과 패드질 화막의 두께에 의해서도 영향을 받지만, 예정된 트레치의 종횡비도 패드산화막과 패드질화막의 두께에 의해 영향을 받으므로, 패드산화막과 패드질화막에 의한 종횡비는 생략하기로 한다.
도 3c에 도시된 바와 같이, 트렌치(25)를 완전히 채울때까지 패드질화막(23) 상부에 제1소자분리절연막(26)을 증착한다. 이때, 예정된 트렌치에 비해 종횡비가 감소된 트렌치(25)에 제1소자분리절연막(26)을 증착하므로, 트렌치(25)를 갭필할 때 보이드없이 제1소자분리절연막(26)을 증착할 수 있다.
상기 제1소자분리절연막(26)은 갭필특성이 우수한 고밀도플라즈마(High Density Plasma) 방식의 산화막으로 형성하며, 트렌치(25)가 감소된 종횡비를 가지므로 고밀도플라즈마방식의 산화막 형성시 갭필마진(Gapfill margin)을 충분히 확보할 수 있다.
도 3d에 도시된 바와 같이, 패드질화막(23)을 연마정지막으로 하는 CMP 공정을 이용하여 제1소자분리절연막(26)을 평탄화하고, 계속해서 패드질화막(23)과 패드산화막(22)을 선택적으로 제거한다. 이때, CMP 공정시에 패드질화막(23)의 일부가 소모되어 두께가 얇아지고, 얇아진 패드질화막(23)은 인산(H3PO4) 용액을 이용하여 제거한다. 그리고, 패드산화막(22)은 불산(HF) 용액을 이용하여 제거한다.
위와 같은 일련의 CMP 공정 및 패드질화막/패드산화막 제거 공정후에 제1트렌치(25)에 제1소자분리막(26a)이 형성되고, 이 제1소자분리막(26a)은 제1소자분리절연막(26)이 패드산화막(22) 제거시에 일부가 제거되어 형성된 것이므로 활성영역 (21a)의 표면과의 단차가 거의 없다.
도 3e에 도시된 바와 같이, 제1소자분리막(26a)을 포함한 반도체기판(21)의 전면에 제2소자분리절연막(27)을 증착한다. 이때, 제2소자분리절연막(27)은 고밀도플라즈마방식으로 증착한 산화막으로서, 'D3'의 두께를 갖는다. 여기서, 제2소자분리절연막(27)의 두께 'D3'는 제1트렌치(24)의 깊이(D1)와 더해져 예정된 트렌치의 깊이(D2)를 충분히 만족시킨다. 따라서, 제2소자분리막(27)의 두께는 얕아진 트렌치(25)의 깊이를 보상하도록 100Å∼2000Å 두께로 형성하여 예정된 트렌치의 깊이를 만족시킨다.
아울러, 제2소자분리막(27)은 트렌치를 갭필하는 형태가 아니라 평탄한 하부 구조물 상부에 증착하는 방식이므로 보이드없이 증착하는 것이 가능하여, 그 두께를 더욱 두껍게 할 수 있다.
다음으로, 제2소자분리절연막(27) 상부에 감광막을 도포하고 노광 및 현상으로 패터닝하여 제2포토레지스트패턴(28)을 형성한다. 이때, 제2포토레지스트패턴(28)은 제1소자분리막(26a) 상부를 덮되, 제1소자분리막(26a)의 폭(W1)보다 작은 폭(W3)을 갖는다. 즉, 도 2a의 제1포토레지스트패턴(24)과는 반대로 노광 및 현상 공정을 진행한 것으로, 이상의 공정을 리버스(Reverse) 마스크 공정이라고 한다.
따라서, 제2포토레지스트패턴(28)이 제공하는 오프닝의 폭(Wa ,2)은 후에 자세히 설명하겠지만, 제2활성영역의 폭이 된다.
도 3f에 도시된 바와 같이, 제2포토레지스트패턴(28)을 식각배리어로 제2소 자분리절연막(27)을 식각하여 제1소자분리막(26a) 상에서 소정 공간(Wa ,2)을 두로 서로 이격되는 제2소자분리막(27a)을 형성한 후, 제2포토레지스트패턴(28)을 제거한다.
상기 제2포토레지스트패턴(28) 제거후에 잔류하는 제2소자분리막(27a)은 제1소자분리막(26a) 위에서 'W3'의 폭과 'D3'의 두께를 갖고 형성된다. 이때, 제2소자분리막(27a)의 폭(W3)은 제1소자분리막(26a)의 폭(W1)에 비해 더 작고, 제2소자분리막(27a)의 두께(D3)는 제1소자분리막(26a)의 깊이(D1)에 비해 얇다.
위와 같이, 본 발명은 소자분리막이 제1소자분리막(26a)과 제2소자분리막(27a)의 수직 구조로 형성되는데, 제2소자분리막(27a)이 되는 제2소자분리절연막(27)을 두께 제한없이 두껍게 형성하여도 보이드가 발생하지 않으므로 제2소자분리막(27a)의 두께를 두껍게 할 수 있다.
따라서, 본 발명의 소자분리막은 이웃한 소자간 누설전류를 충분히 방지할 수 있는 소자분리 깊이를 갖도록 형성할 수 있고, 아울러 제1소자분리막(26a)이 되는 제2소자분리절연막(26)도 감소된 종횡비를 갖는 트렌치(24)에 갭필되는 형태이므로 보이드가 없이 증착이 가능하다.
도 3g에 도시된 바와 같이, 제2소자분리막(27a) 사이의 공간에 노출된 제1활성영역(21a) 표면 상에 제2활성영역(29)을 형성한다. 이때, 제2활성영역(29)은 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG) 공정을 통해 성장시킨 에피택셜 실리콘층이며, 선택적 에피택셜 성장(SEG) 공정이 측면성장하는 특성이 있으 므로 제1활성영역(21a) 표면 상에서 에피택셜실리콘층이 성장하면서 측면성장이 진행되어 제1소자분리막(26a) 상부에도 에피택셜실리콘층이 채워진다.
상기한 제2활성영역(29)의 폭(Wa ,2)은 제1활성영역(21a)의 폭(Wa ,1 )에 비해 폭이 커서 상대적으로 면적이 크다. 이처럼, 폭이 작은 제1활성영역(21a) 위에 폭이 큰 제2활성영역(29)을 형성하여 이중 구조의 'T'형 활성영역을 형성하면, 이웃한 소자간의 누설전류 억제 효과가 커진다.
이와 같이, 본 발명은 소자분리막을 제1소자분리막(26a)과 제2소자분리막(26b)의 이중 구조로 형성해주고, 활성영역을 제1활성영역(21a)과 제2활성영역(29)의 T형 구조로 형성하므로써 이웃한 소자 사이의 누설전류를 억제한다.
그리고, 종횡비가 큰 트렌치를 한번에 갭필하여 소자분리막을 형성하는 것과 달리, 제1소자분리막(26a)을 감소된 종횡비를 갖는 트렌치(24)에 갭필하므로 보이드가 발생하지 않고, 게다가 제2소자분리막(27a)을 제1소자분리막(26a) 위에 형성해주어 요구되는 소자분리깊이를 충분히 만족시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 소자분리막을 트렌치에 갭필되는 형태의 제1소자분리막과 증착/식각을 통해 형성한 제2소자분리막으로 형성하므로써 보이드없는 소자분리막을 형성할 수 있는 효과가 있다.
또한, 본 발명은 활성영역을 상대적으로 폭이 큰 활성영역과 그 아래에 상대적으로 폭이 작은 활성영역의 이중 구조로 형성하므로써 이웃한 소자간 누설전류를 방지할 수 있는 효과가 있다.

Claims (15)

  1. 반도체기판;
    상기 반도체 기판의 소정 영역에 형성되어 제1활성영역을 정의하는 트렌치;
    상기 트렌치 내에 갭필된 제1소자분리막;
    상기 제1소자분리막 상에 형성되며 상기 제1소자분리막의 폭보다 상대적으로 작은 폭의 제2소자분리막; 및
    이웃하는 상기 제2소자분리막 사이의 공간에 채워지며 상기 제1활성영역보다 폭이 상대적으로 큰 상기 제1활성영역 상의 제2활성영역
    을 포함하는 반도체 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1소자분리막의 깊이는 상기 제2소자분리막의 깊이보다 상대적으로 깊은 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 제1소자분리막과 상기 제2소자분리막은 고밀도플라즈마방식의 산화막인 것을 특징으로 하는 반도체 소자.
  5. 삭제
  6. 제1항에 있어서,
    상기 제2활성영역은 에피택셜실리콘층인 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 제1소자분리막과 상기 제2소자분리막은 고밀도플라즈마방식의 산화막인 것을 특징으로 하는 반도체 소자.
  8. 반도체 기판을 소정 깊이로 식각하여 제1활성영역을 정의하는 트렌치를 형성하는 단계;
    상기 트렌치 내부에 제1소자분리막을 형성하는 단계;
    상기 제1소자분리막 상에 상기 제1활성영역 상부를 오픈시키는 공간을 갖고 서로 이격되는 제2소자분리막을 형성하는 단계; 및
    상기 제2소자분리막 사이의 공간에 상기 제1활성영역과 연결되는 제2활성영역을 형성하는 단계
    를 포함하는 반도체소자의 소자분리 방법.
  9. 제8항에 있어서,
    상기 트렌치는,
    상기 제1소자분리막이 갭필될 종횡비를 감소시키도록 예정된 트렌치보다 큰 폭과 얕은 깊이로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  10. 제9항에 있어서,
    상기 트렌치의 깊이는 상기 예정된 트렌치의 깊이보다 100Å∼2000Å만큼 작게 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  11. 제10항에 있어서,
    상기 제2소자분리막은, 상기 트렌치에 의해 감소된 예정된 트렌치의 깊이를 만족시키도록 100Å∼2000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  12. 제8항에 있어서,
    상기 제2소자분리막을 형성하는 단계는,
    상기 제1소자분리막을 포함한 상기 반도체 기판의 전면에 소자분리절연막을 형성하는 단계;
    상기 소자분리절연막 상에 포토레지스트를 도포하는 단계;
    노광 및 현상으로 패터닝하여 상기 제1소자분리막 상부를 덮는 형태의 포토레지스트패턴을 형성하는 단계;
    상기 포토레지스트패턴을 식각배리어로 상기 소자분리절연막을 식각하여 상기 제2소자분리막을 형성하는 단계; 및
    상기 포토레지스트패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  13. 제8항 또는 제12항에 있어서,
    상기 제1소자분리막의 폭은 상기 제2소자분리막의 폭보다 크게 형성하고, 상기 제1소자분리막의 깊이는 상기 제2소자분리막의 깊이보다 상대적으로 깊게 형성하는 것을 특징으로 하는 반도체 소자의 소자분리 방법.
  14. 제8항 또는 제12항에 있어서,
    상기 제1소자분리막과 제2소자분리막은 고밀도플라즈마방식의 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  15. 제8항에 있어서,
    상기 제2활성영역은,
    상기 제2소자분리막 사이의 공간에 노출된 상기 제1활성영역 표면 상에 선택적 에피택셜 성장을 통해 에피택셜 실리콘층으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
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