KR20050067486A - 반도체 소자의 트렌치 소자분리 방법 - Google Patents

반도체 소자의 트렌치 소자분리 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자분리 방법에 관한 것으로 특히, SEG(Selective Epitaxial Growth)법을 적용하여 종횡비를 낮추어 주는 트렌치 소자분리막 형성방법에 있어서, 단차피복성이 나쁜 트렌치 스페이서를 사용하여 트렌치 탑 부분을 충분히 보호함으로써, SEG 공정시 실리콘 기판의 이상산화를 방지한 발명이다. 이를 위한 본 발명은, SEG 법을 적용한 트렌치 소자분리 방법에 있어서, 실리콘 기판 상에 트렌치를 형성하는 단계; 상기 트렌치를 포함하는 실리콘 기판 전면에 트렌치 스페이서를 형성하여, 상기 트렌치의 측면 및 바닥에 트렌치 스페이서를 형성하되, 상기 트렌치의 탑 부분에 형성된 트렌치 스페이서의 두께가, 상기 트렌치의 바닥에 형성된 트렌치 스페이서의 두께 보다 두껍도록 트렌치 스페이서를 형성하는 단계; 전면식각을 진행하여 상기 트렌치의 바닥에 형성된 트렌치 스페이서를 제거하여 상기 실리콘 기판을 노출시키되, 상기 트렌치의 탑 부분에 형성된 트렌치 스페이서는 일정두께 잔존시키는 단계; SEG 법을 적용하여 SEG 실리콘으로 상기 트렌치를 부분매립하는 단계; 및 상기 부분 매립된 트렌치를 갭필 절연막으로 매립하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 트렌치 소자분리 방법{SHALLOW TRENCH ISOLATION METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 트렌치 소자분리 방법에 관한 것으로 특히, SEG(Selective Epitaxial Growth)법을 적용하여 종횡비를 낮추어 주는 트렌치 소자분리막 형성방법에 있어서, 단차피복성이 나쁜 트렌치 스페이서를 사용하여 트렌치 탑 부분을 충분히 보호함으로써, SEG 공정시 실리콘 기판의 이상산화를 방지한 발명이다.
반도체 소자를 제조하는 경우, 소자를 전기적으로 분리시키기 위하여 소자분리막이 형성되고 있다. 이러한 소자분리막을 형성하는 방법으로는 통상적으로 열산화막을 이용한 국부적 산화방법(Local Oxidation of Silicon : LOCOS)과 집적도에 유리한 트렌치(trench) 구조를 이용한 얕은 트렌치 소자분리막 형성방법(Shallow Trench Isolation : STI)이 많이 적용되고 있다.
그 중에서 열산화막 등을 이용한 로코스(LOCOS) 기법은, 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드산화막 열화와 같은 공정의 불안정 요인과, 버즈비크(bird's beak)에 따른 활성영역의 감소와 같은 문제점을 갖고 있기 때문에 이를 해결할 수 있는 소자분리 기술에 요구되었다.
이에 따라 대두된 기술이 얕은 트렌치 소자분리 기법(Shallow Trench Isolation : 이하, STI)이다. STI 기법은 반도체 기판에 트렌치를 형성하고, 트렌치 내부를 절연막으로 매립(gap-fill)함으로써 활성영역과 필드영역을 정의하는 소자분리 기법으로, 이러한 STI 기법은 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.
디램 메모리 소자 제조공정 중에서 이러한 STI 공정은 게이트 전극 형성공정과 더불어 트랜지스터의 전기적 특성에 매우 많은 영향을 끼치는 공정이기 때문에 궁극적으로 디램 소자의 성능을 좌우하는 중요한 요소 중의 하나라고 알려져 있다.
현재 반도체 소자가 고집적화되어 감에 따라, 트렌치의 폭이 점점 좁아짐에 따라 종횡비(aspect ratio)가 급격히 증가하고 있다. 때문에. 갭필(gap-fill) 특성이 우수한 HDP(High Density Plasma) 산화막 등을 사용하더라도, 트렌치 매립에 어려움을 겪고 있는 실정이다.
따라서, 이러한 갭필 문제를 보완하기 위한 방법 중의 하나로, 선택적 에피택셜 성장법(Selective Epitaxial Growth 이하, SEG)을 적용한 트렌치 소자분리 방법이 제안되었다.
도1a 내지 도1c는 SEG 법을 적용한 트렌치 소자분리 방법을 도시한 도면으로 이를 참조하여 종래기술을 설명한다.
먼저, 도1a에 도시된 바와같이 반도체 기판(10) 상에 패드산화막(11)과 패드질화막(12) 및 감광막(미도시)을 차례로 형성한 다음, 노광/현상공정을 진행하여 감광막을 패터닝한다.
이후에, 패터닝된 감광막을 이용하여 소자분리막이 형성될 반도체 기판 영역의 패드산화막(11)과 패드질화막(12)을 완전히 제거하는 패터닝 작업을 실시하여 반도체 기판(10)을 노출시킨다.
다음으로 패터닝된 감광막(미도시)을 제거하고 패드질화막(12)을 식각마스크로 하여, 반도체 기판(10)을 일정깊이 식각하여 소자분리막이 매립될 트렌치(trench) 구조를 형성한다.
다음으로, 트렌치 측벽과 바닥의 실리콘 기판을 보호하기 위한 목적으로 일정두께의 실리콘 기판을 열산화법을 이용하여 열산화시켜 측벽산화막(wall oxide)을 형성할 수도 있다.
이어서, SEG 법을 적용하기 위해, 트렌치의 측벽에 트렌치 스페이서(13)를 형성하는 공정이 진행된다. 종래기술에서는 트렌치 스페이서로, 단차피복성이 비교적 양호한 LPCVD(Low Pressure Chemical Vapor Deposition) 막을 사용하였다. 즉, 도1a에 도시된 바와같이 트렌치를 포함하는 전면에 LPCVD 막(13)을 형성하였다.
이와같이 LPCVD 막(13)을 형성한 다음, 도1b에 도시된 바와같이 트렌치의 바닥에서는 LPCVD 막(13)을 제거하고, 트렌치의 측면에만 LPCVD 막(13)을 남기기 위하여, 전면식각공정이 진행된다.
하지만, 트렌치의 탑 부분(도1b에서 A로 표시)이 곡면(라운드)을 갖게 형성된 관계로, 전술한 전면식각시에 트렌치 탑 부분에서도 LPCVD 막(13)을 제거되는 문제가 발생하였다.
LPCVD 막(13)은, 실리콘 기판(10)의 일정영역만을 마스킹(masking)하여, 후속 SEG 공정시 마스킹된 영역에서는 실리콘이 에피택셜 성장하는 것을 막는 역할을 수행하는 레이어(layer)로서, 트렌치 탑 부분에서 LPCVD 막(13)이 제거되는 경우에는 디바이스 페일을 야기할 수도 있다.
전술한 전면식각공정을 통해, 트렌치의 측벽에만 LPCVD 막(13)을 남긴 다음(트렌치의 측벽에만 LPCVD 막(13)을 남기는 것이 바람직하나, 트렌치 탑 부분에 형성된 LPCVD 막이 전면식각 시에 함께 제거되는 문제가 있음은 전술한 바와같다.), 도1c에 도시된 바와같은 SEG 공정이 진행된다.
도1c를 참조하면, 트렌치의 바닥에서는 LPCVD 막이 존재하지 않으므로, 선택적으로 에피택셜 성장된 실리콘(SEG Si)(14)이 트렌치의 종횡비를 낮추는 역할을 충분히 수행하고 있다.
하지만, 트렌치 탑 부분에서도 역시, 실리콘 기판이 선택적 에피택셜 성장되고 있는데(도1c에서 B로 표시), 이는 원하지 않는 부분에서 SEG 실리콘이 성장하는 것이며, 이와같이 이상성장된 SEG 실리콘은 후속공정시 트렌치 갭필을 방해하는 등, 디바이스 페일(device fail)을 야기하는 치명적인 문제점을 안고 있었다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, SEG STI 법에 사용되는 트렌치 스페이서로 PECVD 막을 사용하여 안정적인 SEG 트렌치 소자분리 방법을 제공함을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명은, SEG 법을 적용한 트렌치 소자분리 방법에 있어서, 실리콘 기판 상에 트렌치를 형성하는 단계; 상기 트렌치를 포함하는 실리콘 기판 전면에 트렌치 스페이서를 형성하여, 상기 트렌치의 측면 및 바닥에 트렌치 스페이서를 형성하되, 상기 트렌치의 탑 부분에 형성된 트렌치 스페이서의 두께가, 상기 트렌치의 바닥에 형성된 트렌치 스페이서의 두께 보다 두껍도록 트렌치 스페이서를 형성하는 단계; 전면식각을 진행하여 상기 트렌치의 바닥에 형성된 트렌치 스페이서를 제거하여 상기 실리콘 기판을 노출시키되, 상기 트렌치의 탑 부분에 형성된 트렌치 스페이서는 일정두께 잔존시키는 단계; SEG 법을 적용하여 SEG 실리콘으로 상기 트렌치를 부분매립하는 단계; 및 상기 부분 매립된 트렌치를 갭필 절연막으로 매립하는 단계를 포함하여 이루어진다.
본 발명은 SEG 법을 트렌치 소자분리 방법에 적용하는 경우, 트렌치 스페이서로 단차피복성이 나쁜 트렌치 스페이서를 사용하여, 트렌치 탑 부분을 전면식각 으로부터 충분히 보호하여 후속공정을 용이하게 한 반도체 소자의 트렌치 소자분리 방법에 관한 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2e는 본 발명의 일실시예에 따른 반도체 소자의 트렌치 소자분리 방법을 도시한 공정단면도로서 이를 참조하며 설명한다.
먼저, 도2a에 도시된 바와같이 반도체 기판(20) 상에 패드산화막(21)과 패드질화막(22) 및 감광막(미도시)을 차례로 형성한 다음, 노광/현상공정을 진행하여 감광막을 패터닝한다.
이후에, 패터닝된 감광막을 이용하여 소자분리막이 형성될 반도체 기판 영역의 패드산화막(21)과 패드질화막(22)을 완전히 제거하는 패터닝 작업을 실시하여 반도체 기판(20)을 노출시킨다.
다음으로 패터닝된 감광막(미도시)을 제거하고 패드질화막(22)을 식각마스크로 하여, 반도체 기판(20)을 일정깊이 식각하여 소자분리막이 매립될 트렌치(trench) 구조를 형성한다.
다음으로, 트렌치의 측벽 및 바닥에 열 산화법을 이용한 측벽산화막이 적용될 수도 있으며, 이러한 측벽산화막은 갭필 절연막(도2e의 도면부호 25)까지 형성된 다음에 적용될 수도 있다.
이어서, 도2b에 도시된 바와같이 트렌치 스페이서(23)를 형성하는 공정이 진행된다. 본 발명의 일실시예에서는 트렌치 스페이서로, 단차피복성이 나쁜 PECVD USG 막(Plasma Enhanced - Chemical Vapor Deposition Undoped Silicate Glass) (23)을 사용하였다.
이와같이, 본 발명의 일실시예에서는 PECVD USG 막(23)을 트렌치 스페이서로 사용하였는 바, 단차 피복성이 우수하지 않는 PECVD USG 막(23)의 증착특성 때문에, 트렌치 탑 부분에서 PECVD USG 막(23)이 두텁게 증착된다.
즉, 도2b를 참조하면, 트렌치 탑 부분에 증착된 PECVD USG 막(23)의 두께가, 트렌치 바닥부분에 증착된 PECVD USG 막(23)의 두께보다 훨씬 두꺼움을 알 수 있으며, PECVD USG 막(23)의 두께는 50 ∼ 500Å 으로 한다.
이와같이 트렌치 탑 부분에서 두터운 두께로 형성된 트렌치 스페이서는, 후속 전면식각공정에서도 제거되지 않고 남아있게 되므로, 트렌치 탑 부분에서 SEG 실리콘의 이상성장을 방지할 수 있다.
이와같이 본 발명에 적용가능한 단차피복성이 불량한 막으로는, 전술한 PECVD USG 막 이외에도, PECVD TEOS(Tetra Ethyl Ortho Silicate) 막도 사용가능하다.
또한, PECVD 방법으로 형성된 산화막 대신에 PECVD 방법으로 형성된 질화막도 사용가능하며, 또는 PECVD 방법으로 형성된 산화막과 질화막을 적층하여 트렌치 스페이서 사용할 수도 있다.
이외에도, LPCVD 방법으로 증착된 산화막과 PECVD 방법으로 증착된 산화막을 적층하여 사용할 수도 있다.
다음으로 도2c에 도시된 바와같이 전면식각공정을 진행하여 트렌치의 측벽에만 트렌치 스페이서(23)를 남기고, 트렌치 바닥에 형성된 트렌치 스페이서는 제거한다.
종래기술에서는 이러한 전면식각시에, 트렌치 탑 부분에서 트렌치 스페이서가 함께 제거되는 문제가 있었으나, 본 발명에서는 트렌치 스페이서로 단차피복성이 나쁜 전술한 막들을 사용하였기 때문에, 전면식각 후에도 트렌치 탑 부분에 트렌치 스페이서(23)가 충분한 두께로 남아있게 된다.(도2c에서 C로 표시)
다음으로 도2d에 도시된 바와같이, SEG 기술을 적용하여 트렌치 바닥으로부터 실리콘을 에피택셜 성장시켜 트렌치를 부분 갭필하여 종횡비를 낮추어 준다. 도2d에는 SEG 성장된 실리콘(24)이 도시되어 있으며, 이러한 SEG 실리콘(24)의 두께는 300 ∼ 2000Å 정도로 한다.
다음으로, 도2e에 도시된 바와같이, SEG 실리콘(24)에 의해 부분 매립되어 종횡비가 낮아진 트렌치를 갭필 절연막(25)으로 매립하여 보이드(void) 없는 갭필을 완성한다.
본 발명의 일실시예에서 사용가능한 갭필 절연막(25)으로는 O3 TEOS 산화막 또는 HDP 산화막 등이 적용가능하다. 이와같이 갭필 절연막으로 트렌치를 매립한 이후에, 트렌치 측면을 열산화시켜 측면산화막을 적용할 수도 있음은 전술한 바와같다.
전술한 바와같은 본 발명을 트렌치 소자분리 방법에 적용하게 되면, 0.1㎛ 이하의 디자인 룰을 갖는 초 고집적 소자에서 보이드 없는 트렌치 갭필을 가능케 하는 효과가 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명을 반도체 소자의 제조에 적용하면, SEG 법을 트렌치 소자분리 방법에 적용하는 경우에도, 보이드 없는 트렌치 갭필을 무난히 이룰 수 있어, 0.1㎛ 이하의 디자인 룰을 갖는 초 고집적 소자 개발을 가능케 한다.
도1a 내지 도1c는 종래기술에 따라 SEG 트렌치 소자분리 공정을 도시한 공정단면도,
도2a 내지 도2e는 본 발명의 일실시예에 따른 트렌치 소자분리 방법을 도시한 공정단면도.
*도면의 주요부분에 대한 부호의 설명*
20 : 기판
21 : 패드산화막
22 : 패드질화막
23 : PECVD 막
24 : SEG 실리콘
25 : 갭필 절연막

Claims (10)

  1. SEG 법을 적용한 트렌치 소자분리 방법에 있어서,
    실리콘 기판 상에 트렌치를 형성하는 단계;
    상기 트렌치를 포함하는 실리콘 기판 전면에 트렌치 스페이서를 형성하여, 상기 트렌치의 측면 및 바닥에 트렌치 스페이서를 형성하되, 상기 트렌치의 탑 부분에 형성된 트렌치 스페이서의 두께가, 상기 트렌치의 바닥에 형성된 트렌치 스페이서의 두께 보다 두껍도록 트렌치 스페이서를 형성하는 단계;
    전면식각을 진행하여 상기 트렌치의 바닥에 형성된 트렌치 스페이서를 제거하여 상기 실리콘 기판을 노출시키되, 상기 트렌치의 탑 부분에 형성된 트렌치 스페이서는 일정두께 잔존시키는 단계;
    SEG 법을 적용하여 SEG 실리콘으로 상기 트렌치를 부분매립하는 단계; 및
    상기 부분 매립된 트렌치를 갭필 절연막으로 매립하는 단계
    를 포함하여 이루어지는 반도체 소자의 트렌치 소자분리 방법.
  2. 제 1 항에 있어서,
    상기 트렌치 스페이서를 형성하는 단계는,
    PECVD USG 막을 사용하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리 방법.
  3. 제 1 항에 있어서,
    상기 트렌치 스페이서를 형성하는 단계는,
    PECVD TEOS 산화막을 사용하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리 방법.
  4. 제 1 항에 있어서,
    상기 트렌치 스페이서를 형성하는 단계는,
    PECVD 법으로 형성된 질화막을 사용하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리 방법.
  5. 제 1 항에 있어서,
    상기 트렌치 스페이서를 형성하는 단계는,
    PECVD 법으로 형성된 질화막을 사용하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리 방법.
  6. 제 1 항에 있어서,
    상기 트렌치 스페이서를 형성하는 단계는,
    PECVD 법으로 형성된 질화막과 PECVD 법으로 형성된 산화막을 적층하여 사용하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리 방법.
  7. 제 1 항에 있어서,
    상기 트렌치 스페이서를 형성하는 단계는,
    LPCVD 법으로 형성된 산화막과 PECVD 법으로 형성된 산화막을 적층하여 사용하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리 방법.
  8. 제 1 항 또는 제 8 항 중 어느 한 항에 있어서,
    상기 트렌치 스페이서는 50 ∼ 500Å 의 두께를 갖는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리 방법.
  9. 제 1 항 또는 제 8 항 중 어느 한 항에 있어서,
    상기 SEG 실리콘은 300 ∼ 2000Å 의 두께를 갖도록 선택적 에피택셜 성장시키는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리 방법.
  10. 제 1 항 또는 제 8 항 중 어느 한 항에 있어서,
    상기 갭필 절연막은 O3 TEOS 산화막 또는 HDP 산화막 인 것을 특징으로 하는 반도체 소자의 트렌치 소자분리 방법.
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KR1020030098471A KR20050067486A (ko) 2003-12-29 2003-12-29 반도체 소자의 트렌치 소자분리 방법

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