KR101025731B1 - 라이너질화막을 포함하는 반도체소자의 소자분리막 및 그제조 방법 - Google Patents
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- 150000004767 nitrides Chemical class 0.000 title claims abstract description 104
- 238000002955 isolation Methods 0.000 title claims abstract description 79
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000000034 method Methods 0.000 title claims description 36
- 238000004519 manufacturing process Methods 0.000 title description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 53
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 53
- 239000010703 silicon Substances 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 230000001590 oxidative effect Effects 0.000 claims abstract description 20
- 238000000926 separation method Methods 0.000 claims abstract description 6
- 230000002093 peripheral effect Effects 0.000 claims description 28
- 230000003647 oxidation Effects 0.000 claims description 16
- 238000007254 oxidation reaction Methods 0.000 claims description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 239000007789 gas Substances 0.000 claims description 7
- 229910052786 argon Inorganic materials 0.000 claims description 4
- 229910052743 krypton Inorganic materials 0.000 claims description 4
- DNNSSWSSYDEUBZ-UHFFFAOYSA-N krypton atom Chemical compound [Kr] DNNSSWSSYDEUBZ-UHFFFAOYSA-N 0.000 claims description 4
- 239000010408 film Substances 0.000 description 171
- 230000007547 defect Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 229910019142 PO4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 1
- 239000010452 phosphate Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
셀영역에서는 리프레시 특성을 개선시키고, 코어/주변회로영역에서는 측벽산화막의 두께를 감소시켜 활성영역의 폭을 충분히 확보하면서도 PMOSFET의 HEIP 현상을 억제할 수 있는 반도체소자의 소자분리막 및 그 제조 방법을 제공하기 위한 것으로, 셀영역에 형성되는 소자분리막은 라이너질화막을 포함하도록 형성하고, 코어/주변회로영역으로 예정된 실리콘기판의 소정 영역에 트렌치를 형성하는 단계, 상기 트렌치의 내측 표면에 측벽산화막을 형성하는 단계, 상기 측벽산화막을 포함한 상기 실리콘 기판 상부에 라이너질화막을 형성하는 단계, 상기 라이너질화막을 산화시키는 단계, 상기 산화된 라이너질화막 상에 라이너산화막을 형성하는 단계, 상기 라이너산화막 상에 상기 트렌치의 내부가 충분히 매립되도록 갭필절연막을 형성하는 단계, 및 상기 갭필절연막을 평탄화하는 단계를 포함한다.
소자분리, 라이너질화막, 측벽산화막, 산화 라이너질화막, HEIP
Description
도 1은 종래 기술에 따른 소자분리막 주변에서의 PMOSFET의 누설전류 경로를 나타낸 도면,
도 2는 본 발명의 실시예에 따른 반도체소자의 소자분리구조를 나타낸 구조 단면도,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘 기판 24a, 24b : 트렌치
25 : 측벽산화막 26 : 라이너질화막
26a : 산화 라이너질화막 28 : 라이너산화막
29 : 갭필절연막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 소자분리 방법에 관한 것이다.
반도체 기술의 진보와 더불어 더 나아가서는 반도체 소자의 고속화, 고집적화가 진행되고 있다. 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 치수도 고정밀화가 요구되고 있다. 이는 반도체 소자에 있어서, 넓은 영역을 차지하는 소자 분리 영역에도 적용된다.
반도체 소자의 소자분리막으로는 로코스(LOCOS) 산화막이 대부분 이용되었다. 그러나, 로코스 방식의 소자 분리막은 그 가장자리 부분에 새부리 형상의 버즈빅이 발생하여, 활성영역의 면적을 감소시키면서 누설전류를 발생시키는 단점을 갖는다.
현재에는 좁은 폭을 가지면서, 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조가 제안되었으며, 이러한 STI 구조의 소자분리에서 리프레시 특성 개선을 위해 라이너질화막(Liner nitride)을 적용하고 있다.
그러나, DRAM의 고집적화에 따라 셀간 간격(Cell to cell spacing)이 점점 감소하고, 이로써 소자분리(Isolation)를 위한 갭필마진(Gapfill margin)이 점점 감소하고 있다. 예컨대, 셀트랜지스터에서 셀전류를 증가시키기 위해 활성영역(Active region)의 폭을 증가시켜야 하는데, 이는 소자분리영역의 CD(Critical Dimension) 감소를 초래하여 갭필이 어려워진다.
따라서, 소자분리 공정시 측벽산화막 두께를 감소시키므로써 활성영역이 되는 실리콘기판의 손실을 줄여주는 방법이 제안되었다.
그러나, 리프레시 특성 개선을 위해 반드시 라이너질화막을 사용해야 하는 상황에서 측벽산화막의 두께를 감소시키는 경우에는, 특히 코어 및 주변회로영역에 형성되는 PMOSFET간 소자분리구조에서 측벽산화막과 라이너질화막 계면 사이에 트랩된 전자 전하(Trap electron charge)로 인해 PMOSFET의 HEIP(Hot Electron Induced Punchthrough) 현상이 발생되는 문제를 초래한다. 따라서, 측벽산화막의 두께를 100Å 이하로 줄이기 어렵다.
도 1은 종래 기술에 따른 소자분리막 주변에서의 PMOSFET의 누설전류 경로를 나타낸 도면이다.
도 1에 도시된 바와 같이, 이웃한 PMOSFET간 소자분리막은 PMOSFET의 소스/드레인영역(P+) 사이를 분리시키기 위해 실리콘기판(11)의 소정 부분에 트렌치가 형성되고, 이 트렌치(12) 표면 상에 측벽산화막(13)이 형성되고, 측벽산화막(13) 상에 라이너질화막(14)이 형성되며, 라이너질화막(14) 상에 트렌치(12)를 갭필하는 갭필절연막(15)이 형성된다.
일반적으로 트랜지스터의 핫 캐리어(hot carrier)들은 높은 에너지를 지니고 있으므로, 측벽산화막(13)을 관통하여 소자분리막에 침투하기 쉽다. 여기서, 소자분리막에 침투되는 핫 캐리어들은 대부분 전자(electron; e)으로서, 소자분리막의 라이너질화막(14)과 측벽산화막(13)의 계면에 쉽게 트랩된다. 이때, 측벽산화막 (13)의 두께가 상술한 바와 같이 매우 얇은 막이므로 전자들은 매우 조밀하게 트랩된다. 이와같이 소자분리막의 가장자리에 전자들이 밀집되면, 트랜지스터들이 형성되는 실리콘 기판(11)의 정공(Hole; h)들이 소자분리막의 외주면에 유기된다. 이때, 전자들이 라이너질화막(14)과 측벽산화막(13)의 계면에 매우 조밀하게 트랩되어 있으므로, 실리콘기판 기판(11) 내의 정공들도 이와 대응하도록 매우 조밀하게 모이게 된다.
따라서, 소자분리막의 외주면에 밀집된 정공들이 소자분리막을 사이에 두고 분리된 소스/드레인영역(P+)간을 연결시키는 전류패스(I)로 작용한다. 이로 인하여, 소자분리막에 의하여 소자 분리되었다고 하더라도 인접하는 트랜지스터 사이에는 대기전류(standby current) 또는 자기리프레시전류(Self refresh current)와 같은 누설 전류가 발생되어, PMOSFET의 트랜지스터 특성이 열화된다.
또한, 측벽산화막의 두께가 감소된 경우는 트랩된 전자 전하들에 의한 전기장의 영향으로 인해 PMOSFET의 문턱전압이 감소하고, 이로 인해 DC 페일(DC fail) 및 바이어스 페일(Bias fail)이 증가하는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 셀영역에서는 리프레시 특성을 개선시키고, 코어/주변회로영역에서는 측벽산화막의 두께를 감소시켜 활성영역의 폭을 충분히 확보하면서도 PMOSFET의 HEIP 현상을 억제 할 수 있는 반도체소자의 소자분리막 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 소자분리막은 셀영역과 코어/주변회로영역이 정의된 실리콘 기판, 상기 실리콘 기판의 셀영역 내에 형성된 제1트렌치, 상기 실리콘기판의 코어/주변회로영역 내에 형성된 제2트렌치, 상기 제1트렌치 내측 표면에 형성된 제1측벽산화막, 상기 제1측벽산화막 상에 형성된 라이너질화막, 상기 라이너질화막 상에 형성된 제1라이너산화막 및 상기 제1트렌치가 매립되도록 상기 제1라이너산화막 상에 형성된 제1갭필절연막을 포함하는 제1소자분리막, 및 상기 제2트렌치 내측 표면에 형성된 제2측벽산화막, 상기 제2측벽산화막 상에 형성된 산화 라이너질화막, 상기 산화 라이너질화막 상에 형성된 제2라이너산화막 및 상기 제2트렌치가 매립되도록 상기 제2라이너산화막 상에 형성된 제2갭필절연막을 포함하는 제1소자분리막을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 소자분리 방법은 셀영역과 코어/주변회로영역이 정의된 실리콘기판의 상기 셀영역과 상기 코어/주변회로영역에 각각 트렌치를 형성하는 단계; 상기 트렌치의 내측 표면에 측벽산화막을 형성하는 단계; 상기 측벽산화막을 포함한 상기 실리콘 기판 상부에 실리콘질화막을 형성하는 단계; 상기 실리콘질화막 중에서 상기 코어/주변회로영역에 형성된 실리콘질화막을 산화시켜 실리콘산화질화막을 형성하는 단계; 상기 실리콘산화질화막을 포함한 상기 실리콘기판의 전면에 라이너산화막을 형성하는 단계; 상기 라이너산화막 상에 상기 트렌치의 내부가 매립되도록 갭필절연막을 형성하는 단계; 및 상기 갭필절연막을 평탄화하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체소자의 소자분리 방법은 셀영역과 코어/주변회로영역이 정의된 실리콘기판의 상기 셀영역과 상기 코어/주변회로영역에 각각 트렌치를 형성하는 단계, 상기 트렌치의 내측 표면에 측벽산화막을 형성하는 단계, 상기 측벽산화막을 포함한 상기 실리콘 기판 상부에 라이너질화막을 형성하는 단계, 상기 라이너질화막 중에서 상기 코어/주변회로영역에 형성된 라이너질화막을 산화시키는 단계, 상기 산화된 라이너질화막을 포함한 상기 실리콘기판의 전면에 라이너산화막을 형성하는 단계, 상기 라이너산화막 상에 상기 트렌치의 내부가 매립되도록 갭필절연막을 형성하는 단계, 및 상기 갭필절연막을 평탄화하는 단계를 포함하는 것을 특징으로 하며, 상기 코어/주변회로영역에 형성된 라이너질화막을 선택적으로 산화시키는 단계는 상기 실리콘기판 상부에 상기 셀영역을 덮고 상기 코어/주변회로영역을 오픈시키는 포토레지스트패턴을 형성하는 단계, 및 상기 포토레지스트패턴에 의해 오픈된 상기 코어/주변회로영역의 라이너질화막을 산화시키는 단계를 포함하는 것을 특징으로 하고, 상기 라이너질화막을 산화시키는 단계는 플라즈마 산화 또는 라디칼 산화로 진행하는 것을 특징으로 하며, 상기 라이너질화막을 산화시키는 단계는 아르곤과 산소의 혼합가스 또는 크립톤과 산소의 혼합가스 분위기를 이용하여 400℃∼650℃ 온도 범위에서 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체소자의 소자분리구조를 나타낸 구조 단면도이다.
도 2를 참조하면, 메모리소자가 형성될 셀영역과 그 밖의 회로소자가 형성될 코어/주변회로영역을 포함하는 실리콘 기판(21), 실리콘 기판(21) 내에 형성되고 셀영역내에 형성되는 소자들간을 분리하는 제1소자분리막(100)과 코어/주변회로영역내에 형성되는 소자들간을 분리하는 제2소자분리막(200)을 포함한다.
각 소자분리막에 대해 자세히 살펴보면, 셀영역에 형성되는 소자들간을 분리하는 제1소자분리막(100)은 인접한 트랜지스터 사이의 실리콘 기판(21) 내에 형성된 트렌치(24a), 트렌치(24a)의 내측 표면에 형성된 측벽산화막(25), 측벽산화막(25) 상에 형성되며 트렌치(24a)의 측벽부분에 형성된 라이너질화막(26), 라이너질화막(26) 표면 상에 형성된 라이너산화막(28) 및 트렌치(24a)가 매립되도록 형성된 갭필절연막(29)으로 구성된다.
그리고, 코어/주변회로영역에 형성되는 소자들간을 분리하는 제2소자분리막(200)은 인접한 트랜지스터 사이의 실리콘 기판(21) 내에 형성된 트렌치(24b), 트렌치(24b)의 내측 표면에 형성된 측벽산화막(25), 측벽산화막(25) 상에 형성되며 트렌치(24b)의 측벽부분에 형성된 산화 라이너질화막(26a), 산화 라이너질화막(26a) 표면 상에 형성된 라이너산화막(28) 및 트렌치(24a)가 매립되도록 형성된 갭필절연막(29)으로 구성된다.
도 2에서, 셀영역에 형성된 트렌치(24a)는 코어/주변회로영역에 형성된 트렌 치(24b)에 비해 그 폭이 작은 것으로, 이는 셀영역에는 소자들이 밀집되어 형성되고 코어/주변회로영역에서는 상대적으로 소자들이 드물게 형성되기 때문인 것으로 알려져 있다.
그리고, 제1소자분리막(100)과 제2소분리막(200)이 공통으로 포함하고 있는 측벽산화막(25)은 트렌치(24a, 24b) 표면에 발생된 격자 결함 및 데미지를 치유하도록 트렌치(24a, 24b)의 표면을 열산화시켜 형성한 것으로, 그 두께는 100Å 이하, 바람직하게는 10Å∼100Å 두께이다.
그리고, 제1소자분리막(100)과 제2소분리막(200)이 공통으로 포함하고 있는 라이너산화막(28)은 갭필절연막(29) 증착시 라이너질화막(26)이 산화되는 것을 방지하기 위한 것으로, 50Å∼100Å 두께이다.
그리고, 제1소자분리막(100)과 제2소분리막(200)이 공통으로 포함하고 있는 갭필절연막(29)은 실질적으로 소자분리 역할을 하는 절연막으로서 고밀도플라즈마방식의 산화막으로 형성한 것이다.
위와 같이, 제1소자분리막(100)과 제2소자분리막(200)은 공통적으로 측벽산화막(25), 라이너산화막(28) 및 갭필절연막(29)을 포함하고 있다.
다음으로, 제1소자분리막(100)과 제2소분리막(200)의 다른 구성물질에 대해 살펴보기로 한다.
셀영역에 형성되는 제1소자분리막(100)은 측벽산화막(25)과 라이너산화막(28) 사이에 라이너질화막(26)이 형성되어 있고, 코어/주변회로영역에 형성되는 제2소자분리막(200)은 측벽산화막(25)과 라이너산화막(28) 사이에 산화 라이너질화막 (26a)이 형성되어 있다.
셀영역의 제1소자분리막(100)이 포함하고 있는 라이너질화막(26)은 셀영역에 형성되는 트랜지스터의 리프레시 특성을 개선시키기 위한 것으로 50Å∼100Å의 두께의 실리콘질화막(Si3N4)이다.
이에 반해, 코어/주변회로영역의 제2소자분리막(200)이 포함하고 있는 산화 라이너질화막(26a)은 제1소자분리막(100)이 포함하고 있는 라이너질화막(26)을 산화시킨 것으로 질화막 특성을 잃어 산화막 특성을 보인다. 따라서, 산화 라이너질화막(26a)은 라이너질화막으로 사용된 실리콘질화막을 산화시킨 것이므로 SiON이다.
이와 같이, 제2소자분리막(200)은 라이너질화막을 포함하고 있지 않고, 이로서 라이너질화막과 측벽산화막간 계면에 의해 발생되는 HEIP 현상을 방지하면서 산화 라이너질화막(26a)이 측벽산화막과 같은 역할을 수행하므로 측벽산화막(25)을 얇게 형성할 수 있다.
도 2와 같이, 셀영역에 형성되는 제1소자분리막(100)에는 라이너질화막(26)을 형성해주어 리프레시 특성을 개선시키고, 코어/주변회로영역에 형성되는 제2소자분리막(200)에는 라이너질화막을 없애주어 HEIP 현상을 방지한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 실리콘 기판(21) 상에 패드산화막(22)과 패드질 화막(23)을 순차적으로 적층한다. 여기서, 실리콘 기판(21)은 소정의 불순물을 포함한 실리콘 기판으로, 셀트랜지스터가 형성될 셀영역과 셀트랜지스터를 구동하기 위한 코어/주변회로영역으로 구분된다. 그리고, 패드산화막(22)은 50Å∼150Å 두께로 형성되고, 패드질화막(23)은 1000Å∼2000Å 두께로 형성된다.
다음에, 실리콘 기판(21)의 소자분리예정영역이 노출되도록 패드질화막(23) 및 패드산화막(22)을 공지의 포토리소그라피 공정을 이용하여 식각하여, 패드패턴을 형성한다. 여기서, '소자분리 예정영역'은 셀영역과 코어/주변회로영역을 한정하면서, 각 영역의 소자간을 분리하기 위한 영역을 나타낸다.
다음으로, 패드질화막(23)을 하드마스크로 이용하여, 실리콘 기판(21)을 1000Å∼1500Å의 깊이로 식각하여 트렌치(24a, 24b)를 형성한다. 이때, 트렌치(24a, 24b)는 STI 구조를 형성하기 위한 얕은 트렌치이며, 셀영역에 형성되는 소자간을 분리시키기 위한 트렌치(24a)와 코어/주변회로영역에 형성되는 소자간을 분리시키기 위한 트렌치(24b)이다. 여기서, 셀영역에 형성되는 트렌치(24a)는 소자들이 밀집되므로 코어/주변회로영역에 형성되는 트렌치(24b)보다 그 폭이 좁을 것이다. 한편, 트렌치(24a, 24b)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식 식각 공정이 이용될 수 있다. 이러한 건식 식각 공정으로, 트렌치(24a, 24b) 표면에 실리콘 격자 결함 및 데미지와 같은 누설 전류원이 발생될 수 있다.
이러한 트렌치(24a, 24b) 표면에 발생된 격자 결함 및 데미지를 치유하도록, 도 3b에 도시된 바와 같이, 트렌치(24a, 24b)의 표면을 열산화시켜 트렌치(24a, 24b) 표면에 측벽산화막(25)을 형성한다.
이때, 측벽산화막(25)은 갭필마진을 고려하여 얇은 두께로 형성하되, 트렌치(24a, 24b)의 실리콘기판(21)과 실리콘산화막의 계면(Si/SiO2) 특성을 유지할 수 있는 두께 이상으로 형성한다. 그 이유는 실리콘기판(21)과 실리콘산화막 계면내 트랩사이트(Trap site)를 최소화하기 위함이다. 바람직하게, 측벽산화막(25)은 10Å∼100Å 두께로 형성한다.
그리고, 측벽산화막(25) 형성을 위해 퍼니스(furnace)에서 산화 공정을 진행할 경우 750℃∼900℃ 온도에서 진행하며, 저온플라즈마/라디칼(low temperature plasma/radical) 산화공정시에는 200℃∼600℃ 범위에서 진행한다.
다음으로, 측벽산화막(25)이 형성된 반도체 기판(21) 상부에 화학기상증착법(CVD)을 이용하여 라이너질화막(26)을 형성한다.
라이너질화막(26)은 실리콘으로 된 실리콘 기판(21)과 이후 트렌치(24a, 24b) 내부에 매립되어질 고밀도플라즈마산화막 사이에 열팽창 계수 차이로 인하여 발생되는 스트레스를 완충시키는 역할을 하며, 특히 활성영역에 발생되는 디펙트(defect)가 소자분리막 내부로 확산되는 것을 차단하여 셀영역의 리프레시 특성을 개선시키는 역할을 한다. 이러한 라이너질화막(26)으로는 실리콘질화막(Si3N4)이 이용될 수 있으며, 50Å∼100Å의 두께로 형성된다.
도 3c에 도시된 바와 같이, 라이너질화막(26)을 포함한 전면에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 셀영역을 덮고 코어/주변회로영역을 오픈시키는 포토레지스트패턴(27)을 형성한다.
다음으로, 포토레지스트패턴(27)에 의해 노출된 코어/주변회로영역을 산화분위기에 노출시켜 라이너질화막(26)을 산화시킨다. 예컨대, 라이너질화막(26)을 산화시키기 위한 산화 분위기는 플라즈마 산화(Plasma oxidation) 공정 또는 라디칼 산화(Radical oxidation) 공정이 바람직하며, 산화 공정은 아르곤(Ar)과 산소(O2)의 혼합가스(Ar/O2) 또는 크립톤(Kr)과 산소(O2)의 혼합가스(Kr/O2) 분위기를 이용하여 400℃∼650℃ 온도 범위에서 진행한다.
이와 같이, 셀영역을 포토레지스트패턴(27)으로 덮은 후에 코어/주변회로에 대해 산화 공정을 진행하면, 코어/주변회로영역의 라이너질화막(26)은 산화되어 산화막 특성을 갖는다. 즉, SiON 특성을 갖는 산화막으로 바뀌게 되어, 질화막 특성을 잃는다.
이하, 코어/주변회로영역의 라이너질화막을 '산화 라이너질화막(26a)'이라고 약칭한다.
도 3d에 도시된 바와 같이, 포토레지스트패턴(27)을 스트립한 후에, 전면에 라이너산화막(Liner oxide, 28)을 형성한다. 이때, 라이너산화막(28)은 후속 갭필절연막을 형성하기 위한 고밀도플라즈마 증착 공정시 셀영역에 잔류하고 있는 라이너질화막(26)이 산화되는 것을 방지하기 위한 것으로, 화학기상증착(CVD) 방식을 이용하여 50Å∼100Å의 두께로 형성한다
다음으로, 라이너산화막(28) 상에 각 트렌치(24a, 24b)를 충분히 갭필할 때까지, 예컨대, 6000Å∼10000Å의 두께로 갭필절연막(29)을 형성한다. 이때, 갭필 절연막(29)은 실리콘소스와 산소가스를 이용한 고밀도플라즈마 방식을 이용하여 증착한다.
위와 같은 갭필절연막(29) 증착후의 결과를 살펴보면, 셀영역에서는 라이너질화막(26)과 라이너산화막(28)의 적층구조 위에 갭필절연막(29)이 증착되고 있으나, 코어/주변회로영역에서는 산화 라이너질화막(26a)과 라이너산화막(28)의 적층구조 위에 갭필절연막(29)이 증착됨을 알 수 있다.
도 3e에 도시된 바와 같이, 패드질화막(23)을 연마정지막으로 이용한 CMP(Chemical Mechanical Polishing) 공정을 진행하여 갭필절연막(29)을 평탄화시킨다. 이때, 패드질화막(23) 상부에 형성되어 있던 라이너산화막, 산화 라이너질화막, 라이너질화막도 연마가 되어 패드질화막(23) 표면이 노출되며, 또한 CMP 공정후에 패드질화막(23)이 일부가 연마되어 얇은 두께의 패드질화막(23)이 잔류한다.
다음으로, 패드질화막(23)을 스트립하기 위해 인산용액(H3PO4)을 이용한 세정공정을 진행하고, 패드산화막(22)을 스트립하기 위해 HF 또는 BOE 용액을 이용한 세정 공정을 진행한다.
위와 같은 세정 공정후의 결과를 살펴보기로 한다.
먼저, 셀영역에 형성된 소자분리 구조는 실리콘기판(21)을 식각하여 형성된 트렌치(24a), 트렌치(24a)의 표면에 형성된 측벽산화막(25), 측벽산화막(25) 상의 라이너질화막(26), 라이너질화막(26) 상의 라이너산화막(28), 라이너산화막(28) 상에 형성되어 트렌치(24a)를 갭필하고 있는 갭필절연막(29)으로 구성된다.
다음으로, 코어/주변회로영역에 형성된 소자분리 구조는 실리콘기판(21)을 식각하여 형성된 트렌치(24b), 트렌치(24b)의 표면에 형성된 측벽산화막(25), 측벽산화막(25) 상의 산화 라이너질화막(26a), 산화 라이너질화막(26a) 상의 라이너산화막(28), 라이너산화막(28) 상에 형성되어 트렌치(24b)를 갭필하고 있는 갭필절연막(29)으로 구성된다.
상기한 바에 따르면, 셀영역에 형성되는 소자분리구조에는 라이너질화막을 남기고, 코어/주변회로영역에 형성되는 소자분리구조에서는 측벽산화막(25)과 라이너산화막(28) 사이에 산화 라이너질화막(26a)이 존재함을 알 수 있다. 이 산화 라이너질화막(26a)은 질화막 특성을 갖지 않는 산화막 물질임을 위에서 밝힌 바 있다.
따라서, 셀영역에서는 라이너질화막을 잔류시켜 리프레시특성을 개선시키고, 코어/주변회로영역에서는 트렌치(24b) 바닥에서 라이너질화막이 존재하지 않으므로 전자전하의 트랩을 발생시키는 라이너질화막과 측벽산화막(25)간 계면이 형성되지 않아 HEIP 현상을 방지한다.
또한, 코어/주변회로영역에서의 소자분리 구조에 라이너질화막을 없애주므로 측벽산화막(25)의 두께를 얇게 가져갈 수 있고, 이는 활성영역의 폭을 증가시킬 수 있는 효과를 얻는다. 즉, 라이너질화막을 산화시킨 산화 라이너질화막(26a)이 측벽산화막(25)과 더불어 측벽산화막 역할을 수행하므로, 최초 측벽산화 공정에 의해 형성되는 측벽산화막(25)을 100Å 이하로 얇게 성장시킬 수 있고, 이에 따라 측벽산화공정시 불필요한 활성영역의 손실을 방지한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 셀영역에서는 라이너질화막을 잔류시켜 리프레시 특성을 개선시키고, 코어/주변회로영역의 소자분리구조에서는 라이너질화막과 측벽산화막간 계면을 없애주므로써 PMOSFET의 HEIP 현상을 방지할 수 있는 효과가 있다.
또한, 측벽산화막 위에 산화 라이너질화막을 형성하므로써 측벽산화막의 두께를 얇게 할 수 있어 활성영역의 폭을 충분히 확보할 수 있는 효과가 있다.
Claims (16)
- 셀영역과 코어/주변회로영역이 정의된 실리콘 기판;상기 실리콘 기판의 셀영역 내에 형성된 제1트렌치;상기 실리콘기판의 코어/주변회로영역 내에 형성된 제2트렌치;상기 제1트렌치 내측 표면에 형성된 제1측벽산화막, 상기 제1측벽산화막 상에 형성된 라이너질화막, 상기 라이너질화막 상에 형성된 제1라이너산화막 및 상기 제1트렌치가 매립되도록 상기 제1라이너산화막 상에 형성된 제1갭필절연막을 포함하는 제1소자분리막; 및상기 제2트렌치 내측 표면에 형성된 제2측벽산화막, 상기 제2측벽산화막 상에 형성된 산화 라이너질화막, 상기 산화 라이너질화막 상에 형성된 제2라이너산화막 및 상기 제2트렌치가 매립되도록 상기 제2라이너산화막 상에 형성된 제2갭필절연막을 포함하는 제1소자분리막을 포함하는 반도체 소자의 소자분리막.
- 제1항에 있어서,상기 산화 라이너질화막은 실리콘산화질화막(SiON)을 포함하는 반도체 소자의 소자분리막.
- 제1항에 있어서,상기 제1측벽산화막과 상기 제2측벽산화막의 두께는, 10Å∼100Å 두께인 것을 특징으로 하는 반도체 소자의 소자분리막.
- 제1항에 있어서,상기 라이너질화막은 실리콘질화막(Si3N4)을 포함하고, 상기 산화 라이너질화막(SiON)은 실리콘산화질화막을 포함하는 반도체 소자의 소자분리막.
- 제1항에 있어서,상기 라이너질화막과 상기 산화 라이너질화막의 두께는, 50Å∼100Å 두께인 것을 특징으로 하는 반도체 소자의 소자분리막.
- 셀영역과 코어/주변회로영역이 정의된 실리콘기판의 상기 셀영역과 상기 코어/주변회로영역에 각각 트렌치를 형성하는 단계;상기 트렌치의 내측 표면에 측벽산화막을 형성하는 단계;상기 측벽산화막을 포함한 상기 실리콘 기판 상부에 실리콘질화막을 형성하는 단계;상기 실리콘질화막 중에서 상기 코어/주변회로영역에 형성된 실리콘질화막을 산화시켜 실리콘산화질화막을 형성하는 단계;상기 실리콘산화질화막을 포함한 상기 실리콘기판의 전면에 라이너산화막을 형성하는 단계;상기 라이너산화막 상에 상기 트렌치의 내부가 매립되도록 갭필절연막을 형성하는 단계; 및상기 갭필절연막을 평탄화하는 단계를 포함하는 반도체소자의 소자분리 방법.
- 제6항에 있어서,상기 실리콘산화질화막을 산화시키는 단계는,플라즈마 산화로 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제6항에 있어서,상기 실리콘산화질화막을 산화시키는 단계는,라디칼 산화로 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제6항 내지 제8항 중 어느 한 항에 있어서,상기 실리콘산화질화막을 산화시키는 단계는,아르곤과 산소의 혼합가스 또는 크립톤과 산소의 혼합가스 분위기를 이용하여 400℃∼650℃ 온도 범위에서 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제6항에 있어서,상기 측벽산화막은, 10Å∼100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리 방법.
- 셀영역과 코어/주변회로영역이 정의된 실리콘기판의 상기 셀영역과 상기 코어/주변회로영역에 각각 트렌치를 형성하는 단계;상기 트렌치의 내측 표면에 측벽산화막을 형성하는 단계;상기 측벽산화막을 포함한 상기 실리콘 기판 상부에 라이너질화막을 형성하는 단계;상기 라이너질화막 중에서 상기 코어/주변회로영역에 형성된 라이너질화막을 산화시키는 단계;상기 산화된 라이너질화막을 포함한 상기 실리콘기판의 전면에 라이너산화막을 형성하는 단계;상기 라이너산화막 상에 상기 트렌치의 내부가 매립되도록 갭필절연막을 형성하는 단계; 및상기 갭필절연막을 평탄화하는 단계를 포함하는 반도체소자의 소자분리 방법.
- 제11항에 있어서,상기 코어/주변회로영역에 형성된 라이너질화막을 산화시키는 단계는,상기 실리콘기판 상부에 상기 셀영역을 덮고 상기 코어/주변회로영역을 오픈시키는 포토레지스트패턴을 형성하는 단계; 및상기 포토레지스트패턴에 의해 오픈된 상기 코어/주변회로영역의 라이너질화막을 산화시키는 단계를 포함하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제12항에 있어서,상기 라이너질화막을 산화시키는 단계는,플라즈마 산화로 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제12항에 있어서,상기 라이너질화막을 산화시키는 단계는,라디칼 산화로 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제13항 또는 제14항에 있어서,상기 라이너질화막을 산화시키는 단계는,아르곤과 산소의 혼합가스 또는 크립톤과 산소의 혼합가스 분위기를 이용하여 400℃∼650℃ 온도 범위에서 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제11항 내지 제14항 중 어느 한 항에 있어서,상기 측벽산화막은, 10Å∼100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040060546A KR101025731B1 (ko) | 2004-07-30 | 2004-07-30 | 라이너질화막을 포함하는 반도체소자의 소자분리막 및 그제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060011620A KR20060011620A (ko) | 2006-02-03 |
| KR101025731B1 true KR101025731B1 (ko) | 2011-04-04 |
Family
ID=37121642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020040060546A KR101025731B1 (ko) | 2004-07-30 | 2004-07-30 | 라이너질화막을 포함하는 반도체소자의 소자분리막 및 그제조 방법 |
Country Status (1)
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| KR (1) | KR101025731B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10832983B2 (en) | 2016-12-13 | 2020-11-10 | Samsung Electronics Co., Ltd. | Semiconductor device having a trench type device isolation film and method for fabricating the same |
| US11261523B2 (en) | 2007-08-10 | 2022-03-01 | Asm Korea Ltd. | Method of depositing silicon oxide films |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5977002B2 (ja) * | 2011-08-25 | 2016-08-24 | 東京エレクトロン株式会社 | トレンチの埋め込み方法および半導体集積回路装置の製造方法 |
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- 2004-07-30 KR KR1020040060546A patent/KR101025731B1/ko not_active IP Right Cessation
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