KR20050067562A - 트렌치형 소자분리막을 갖는 반도체 소자 및 그 제조 방법 - Google Patents

트렌치형 소자분리막을 갖는 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 셀영역에서의 트렌치 매립을 양호하게 진행하면서도 HEIP에 의한 주변영역의 PMOS 소자의 특성 열화를 방지할 수 있는 반도체 소자의 소자분리막 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 소자분리막 제조 방법은 반도체 기판의 셀영역과 주변영역에 서로 다른 폭을 갖는 트렌치를 형성하는 단계, 상기 주변영역에 형성된 트렌치의 표면에 산소이온을 이온주입하는 단계, 후속 열공정을 진행하여 상기 산소이온이 주입된 부분을 산화시켜 1차 측벽산화막을 형성하는 단계, 상기 1차 측벽산화막을 포함한 상기 셀영역과 상기 주변영역의 전면에 2차 측벽산화막을 형성하는 단계, 상기 2차 측벽산화막 상에 라이너질화막과 라이너산화막을 차례로 형성하는 단계, 상기 라이너산화막 상에 상기 트렌치를 충분히 매립하도록 절연막을 형성하는 단계, 및 상기 절연막을 평탄화시키는 단계를 포함한다.

Description

트렌치형 소자분리막을 갖는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH TRENCH TYPE ISOLATION AND METHOD FOR MAKING THE SAME}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 트렌치 구조의 소자분리막을 갖는 반도체 소자의 제조 방법에 관한 것이다.
반도체 기술의 진보와 더불어 더 나아가서는 반도체 소자의 고속화, 고집적화가 진행되고 있다. 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 치수도 고정밀화가 요구되고 있다. 이는 반도체 소자에 있어서, 넓은 영역을 차지하는 소자 분리 영역에도 적용된다.
반도체 소자의 소자분리막으로는 로코스(LOCOS) 산화막이 대부분 이용되었다. 그러나, 로코스 방식의 소자 분리막은 그 가장자리 부분에 새부리 형상의 버즈빅이 발생하여, 활성영역의 면적을 감소시키면서 누설전류를 발생시키는 단점을 갖는다.
현재에는 좁은 폭을 가지면서, 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조가 제안되었으며, 이러한 STI 구조를 갖는 반도체 소자에 대하여 도 1을 참조하여 설명하기로 한다.
도 1은 종래 기술에 따른 반도체 소자의 STI 구조의 소자분리막을 도시한 도면이다.
도 1에 도시된 바와 같이, 반도체 기판(11)의 셀영역에 소정 깊이를 갖는 제1트렌치(12a)가 형성되고, 반도체 기판(11)의 주변영역에 소정깊이를 갖는 제2트렌치(12b)가 형성된다. 여기서, 셀영역에 형성되는 제1트렌치(12a)에 비해 주변영역에 형성되는 제2트렌치(12b)의 폭이 더 크다. 이는 주로 셀영역에는 트랜지스터들이 밀집되어 형성되고, 주변영역에는 트랜지스터들이 드물게 형성되기 때문이다.
그리고, 제1트렌치(12a) 내에는 셀영역에 형성되는 트랜지스터 사이를 분리시키기 위한 제1소자분리막(100)이 매립되어 있고, 제2트렌치(12b) 내에는 주변영역에 형성되는 트랜지스터 사이를 분리시키기 위한 제2소자분리막(101)이 매립되어 있고,
제1,2소자분리막(100, 101)에 대해 자세히 살펴보면, 셀영역에 형성되는 제1소자분리막(100)은 제1트렌치(12a) 표면에 형성된 측벽산화막(13), 측벽산화막(13) 상의 라이너질화막(14), 라이너질화막(14) 상의 라이너산화막(15), 라이너산화막(15) 상에 제1트렌치(12a)를 매립시키도록 형성된 절연막(16)으로 구성된다.
그리고, 주변영역에 형성되는 제2소자분리막(101)은 제2트렌치(12b) 표면에 형성된 측벽산화막(13), 측벽산화막(13) 상의 라이너질화막(14), 라이너질화막(14) 상의 라이너산화막(15), 라이너산화막(15) 상에 제2트렌치(12b)를 매립시키도록 형성된 절연막(16)으로 구성된다.
상술한 종래 기술에서는 셀영역과 주변영역에 형성되는 제1,2소자분리막(100, 101)이 모두 라이너질화막(14)을 포함하고 있다. 이러한 라이너질화막(14)에 의해 반도체 기판(11)에 유발되는 스트레스가 감소되고, 제1,2소자분리막(100, 101)에서 반도체 기판(11)으로의 도펀트의 확산작용이 억제되는 등의 효과를 얻을 수 있고, 결국 소자의 리프레시 특성이 향상되는 것으로 알려져 있다.
그러나, 디자인룰이 계속 감소되면서 셀영역에서 폭이 좁게 형성되는 트렌치의 매립이 고집적화될수록 점점 어려워지는 문제가 발생하고, 이를 해결하기 위해 트렌치 측벽에 형성되는 측벽산화막의 두께를 감소시키는 방법이 제안되었다.
하지만, 셀영역과 주변영역에서 동일한 구조로 소자분리막을 형성하면 어느 한쪽의 소자 마진(Margin)에 제약을 받게 되어 소자가 숏채널(short channel)이 될수록 오프 누설(off-leakage)은 더욱 증가한다. 특히, 측벽산화막의 두께가 감소되면서 주변영역에 형성되는 PMOS 소자의 오프 누설이 더욱 심하게 발생하여 대기상태(standby)에서 원하지 않는 전류소모를 유발하여 제품의 특성을 열화시킨다.
도 2는 종래 기술에 따른 PMOS 소자의 오프누설 특성을 나타낸 도면이다. 여기서, 바이어스 프레시는 초기 상태를 의미하고, 바이어스 스트레스는 스트레스인가후의 상태를 의미한다.
도 2에 도시된 바와 같이, PMOS 소자는 바이어스프레시(bias fresh) 인가시의 드레인전류에 비해 바이어스 스트레스(bias-stress)인가시의 드레인전류가 현저히 증가함을 알 수 있다. 즉, 바이어스스트레스 인가시에는 게이트전압이 인가되지 않는 오프 상태(off-state)에서의 드레인전류(Ioff)가 현저히 증가함을 알 수 있다.
도 3은 PMOS 소자의 소자분리막 주변에서의 누설전류 경로를 나타낸 도면이다.
도 3에 도시된 바와 같이, PMOS 소자 사이를 분리시키기 위한 소자분리막(101)이 측벽산화막(13), 라이너질화막(14), 라이너산화막(15) 및 절연막(15)으로 구성된다. 일반적으로 트랜지스터의 턴온후 전자(electron)나 정공(hole)과 같은 핫 캐리어(hot carrier)들은 높은 에너지를 지니고 있으므로, 측벽산화막을 관통하여 소자분리막에 침투하기 쉬운 것으로 알려져 있다.
특히, PMOS 소자의 경우에는 턴온(Turn on)후 핫캐리어인 전자정공쌍(Electron Hole Pair; EHP)을 형성하게 되고, 전자정공쌍(EHP) 중에서 전자(e)는 얇은 두께의 측벽산화막(13)을 관통하여 소자분리막(101)에 침투하기 쉽다. 따라서, 전자(e)는 소자분리막(101) 내의 라이너질화막(14)과 측벽산화막(13)의 계면에 쉽게 트랩(trap)된다. 이때, 측벽산화막(13)의 두께가 상술한 바와 같이 매우 얇은 막이므로 전자(e)는 매우 조밀하게 트랩된다.
이와 같이 소자분리막(101)의 가장자리에 전자(e)가 밀집되면, PMOS 소자가 형성되는 반도체 기판(11)의 정공(hole), 특히 N형 웰의 정공(h)이 소자분리막(101)의 외주면에 유기된다. 이때, 전자(e)가 라이너질화막(14)과 측벽산화막(13)의 계면에 매우 조밀하게 트랩되어 있으므로, 반도체 기판(11) 내의 정공(h)도 이와 대응하도록 매우 조밀하게 모이게 된다.
따라서, 소자분리막(101)의 외주면에 밀집된 정공(h)이 소자분리막(101)을 사이에 두고 분리된 PMOS 소자의 소스/드레인(P+)간을 연결시키는 전류패스(I)로 작용하여 펀치쓰루(punchthrough) 특성이 열화된다. 상기한 바와 같이, 핫캐리어중에서 전자로 인해 유도되는 펀치쓰루 현상을 HEIP(Hot Electron Induced Punch through) 현상이라고 한다.
이와 같은 HEIP 현상으로 인하여, 소자분리막(101)에 의하여 분리되었다고 하더라도 인접하는 PMOS 소자 사이에는 오프상태에서도 전류가 흐르는 오프 누설이 발생되는 문제가 있다.
위와 같이, 라이너질화막 사용하는 STI 구조의 소자분리막에서는 셀영역에서 트렌치 매립을 양호하게 진행하려면 측벽산화막의 두께를 감소시켜야 하지만, 주변영역의 PMOS 소자의 열화를 방지하려면 측벽산화막의 두께를 증가시켜야 한다는 서로 상반되는 문제점이 발생된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 셀영역에서의 트렌치 매립을 양호하게 진행하면서도 HEIP에 의한 주변영역의 PMOS 소자의 특성 열화를 방지할 수 있는 반도체 소자의 소자분리막 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 소자분리막은 셀영역과 주변영역이 정의된 반도체 기판, 상기 셀영역에 형성된 제1트렌치, 상기 주변영역에 형성되며 상기 제1트렌치에 비해 상대적으로 폭이 넓은 제2트렌치, 상기 제1트렌치 표면 상에 형성된 제1측벽산화막, 상기 제1측벽산화막 상에 상기 제1트렌치를 매립하도록 형성된 제1절연막으로 이루어진 제1소자분리막, 및 상기 제2트렌치 표면 상에 형성되며 상기 제1측벽산화막에 비해 더 두꺼운 제2측벽산화막, 상기 제2측벽산화막 상에 상기 제2트렌치를 매립하도록 형성된 제2절연막으로 이루어진 제2소자분리막을 포함하는 것을 특징으로 하며, 상기 제2측벽산화막은 상기 제2트렌치 표면에 산소이온을 이온주입한 후 열공정을 통해 형성한 1차 측벽산화막과 상기 1차 측벽산화막 상에 증착한 2차 측벽산화막을 포함하고, 상기 제1측벽산화막은 상기 제1트렌치 표면 상에 증착한 상기 2차 측벽산화막인 것을 특징으로 하며, 상기 제2측벽산화막은, 상기 제1측벽산화막에 비해 20Å∼40Å 더 두꺼운 것을 특징으로 한다.
그리고, 본 발명의 소자분리막 제조 방법은 반도체 기판의 셀영역과 주변영역에 서로 다른 폭을 갖는 트렌치를 형성하는 단계, 상기 주변영역에 형성된 트렌치의 표면에 산소이온을 이온주입하는 단계, 후속 열공정을 진행하여 상기 산소이온이 주입된 부분을 산화시켜 1차 측벽산화막을 형성하는 단계, 상기 1차 측벽산화막을 포함한 상기 셀영역과 상기 주변영역의 전면에 2차 측벽산화막을 형성하는 단계, 상기 2차 측벽산화막 상에 라이너질화막과 라이너산화막을 차례로 형성하는 단계, 상기 라이너산화막 상에 상기 트렌치를 충분히 매립하도록 절연막을 형성하는 단계, 및 상기 절연막을 평탄화시키는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 반도체소자의 소자분리막 구조를 도시한 도면이다.
도 4에 도시된 바와 같이, 반도체 기판(21)의 셀영역에 소정 깊이를 갖는 제1트렌치(24a)가 형성되고, 반도체 기판(21)의 주변영역에 소정깊이를 갖는 제2트렌치(24b)가 형성된다. 여기서, 셀영역에 형성되는 제1트렌치(24a)에 비해 주변영역에 형성되는 제2트렌치(24b)의 폭이 더 크다. 이는 주로 셀영역에는 트랜지스터들이 밀집되어 형성되고, 주변영역에는 트랜지스터들이 드물게 형성되기 때문이다.
그리고, 제1트렌치(24a) 내에는 셀영역에 형성되는 트랜지스터 사이를 분리시키기 위한 제1소자분리막(200)이 매립되어 있고, 제2트렌치(24b) 내에는 주변영역에 형성되는 트랜지스터 사이를 분리시키기 위한 제2소자분리막(201)이 매립되어 있고,
제1,2소자분리막(200, 201)에 대해 자세히 살펴보면, 셀영역에 형성되는 제1소자분리막(200)은 제1트렌치(24a) 표면에 형성된 2차 측벽산화막(27), 2차 측벽산화막(27) 표면 상의 라이너질화막(28), 라이너질화막(28) 표면 상의 라이너산화막(29), 라이너산화막(29) 표면 상에 제1트렌치(24a)를 매립시키도록 형성된 고밀도플라즈마산화막(HDP oxide, 30)으로 구성된다.
그리고, 주변영역의 제2트렌치(24b)에 매립되는 제2소자분리막(201)은 제2트렌치(24b) 표면에 형성되는 1차 측벽산화막(26)과 2차 측벽산화막(27)으로 이루어진 측벽산화막, 2차 측벽산화막(27) 표면 상에 형성된 라이너질화막(28), 라이너질화막(28) 표면 상에 형성된 라이너산화막(29), 라이너산화막(29) 상에 제2트렌치(24b)를 매립시키도록 형성된 고밀도플라즈마산화막(30)으로 구성된다.
도 4에서, 셀영역과 주변영역에 형성되는 소자분리막의 구조가 다른데, 특히 셀영역의 제1소자분리막(200)은 2차 측벽산화막의 단일 측벽산화막만 구비하고 있으나, 주변영역의 제2소자분리막(201)은 1차 측벽산화막(26)과 2차 측벽산화막(27)의 두 층으로 된 이중 측벽산화막을 구비하고 있다. 여기서, 셀영역과 주변영역에 형성된 2차 측벽산화막은 그 두께가 동일하다.
이와 같이, 주변영역에 형성된 제2소자분리막(201)이 이중 측벽산화막을 구비하면, 주변영역에 형성되는 PMOS 소자의 HEIP 현상에 기인한 오프누설을 방지할 수 있다.
도 5a 내지 도 5e는 도 4에 도시된 소자분리막 제조 방법의 제1예를 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 순차적으로 적층한다. 여기서, 반도체 기판(21)은 소정의 불순물을 포함한 실리콘 기판으로, 메모리 소자가 형성될 셀영역 및 주변영역으로 구분된다. 그리고, 패드산화막(22)은 50Å∼150Å 두께로 형성되고, 패드질화막(23)은 1000Å∼2000Å 두께로 형성된다.
다음에, 반도체 기판(21)의 소자분리 예정영역이 노출되도록 패드질화막(23) 및 패드산화막(22)을 공지의 포토리소그라피 공정을 이용하여 식각하여, 다층 패드를 형성한다. 여기서, '소자분리 예정영역'은 셀영역 및 주변영역을 한정하면서, 각 영역의 소자간을 분리하기 위한 영역을 나타낸다.
다음으로, 다층패드, 바람직하게는 패드질화막(23)을 마스크로 하여, 반도체 기판(21)을 1000Å∼1500Å의 깊이로 식각하여 제1트렌치(24a)와 제2트렌치(24b)를 형성한다. 이때, 제1트렌치(24a) 및 제2트렌치(24b)는 STI를 형성하기 위한 얕은 트렌치이며, 제1트렌치(24a)는 셀영역에 형성되는 소자간을 분리시키기 위한 트렌치이고, 제2트렌치(24b)는 주변영역에 형성되는 소자간을 분리시키기 위한 트렌치이다. 아울러, 제1트렌치(24a)는 소자들이 밀집된 셀영역에 형성되므로 주변영역에 형성되는 제2트렌치(24b)보다 그 폭이 매우 좁다.
한편, 제1트렌치(24a) 및 제2트렌치(24b)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식 식각 공정이 이용될 수 있다. 이러한 건식 식각 공정으로, 제1트렌치(24a) 및 제2트렌치(24b) 표면에 실리콘 격자 결함 및 식각데미지(Etch damage)와 같은 누설 전류원이 발생될 수 있다.
이러한 격자결함 및 식각데미지를 제거하기 위해 측벽산화(Wall oxidation) 공정을 진행하는데, 본 발명은 측벽산화를 진행하기에 앞서 이온주입공정을 미리 진행하여 주변영역의 제2트렌치(24b)의 측벽산화조건을 조절한다.
이를 위해, 도 5b에 도시된 바와 같이, 제1,2트렌치(24a, 24b)를 포함한 반도체기판(21) 상부에 포토레지스트(photoresist)를 도포한 후, 노광 및 현상으로 패터닝하여 셀영역을 덮고 주변영역을 오픈시키는 주변영역오픈마스크층(25)을 형성한다.
다음으로, 제2트렌치(24b)에 대해 주변영역오픈마스크층(25)을 이온주입마스크로 이용한 이온주입공정을 진행하되, 제2트렌치(24b)의 바닥 및 측벽에 골고루 이온주입될 수 있도록 틸트(tilt)를 주면서 이온주입한다.
상기한 이온주입공정시 이온으로는 산소(O2) 이온을 이용하며, 이온주입에너지는 15KeV∼20KeV 범위의 저에너지로 진행한다. 여기서, 저에너지로 이온주입하는 이유는 제2트렌치(24b)의 표면에서만 산화가 일어나도록 하기 위한 것이다.
이와 같이, 산소 이온을 주입함에 따라 제2트렌치(24b)의 바닥 및 측벽에 노출된 실리콘에 산소가 주입됨에 따라 후속 열공정을 진행하면 1차 측벽산화막(26)이 형성된다. 이때, 1차 측벽산화막(26)은 800℃∼900℃의 온도에서 퍼니스(furnace) 방식의 열공정으로 형성한 실리콘산화막(SiO2)이며, 그 두께는 후속 2차 측벽산화막과 더한 총 두께가 전자의 트랩을 방지할 수 있는 정도의 두께면 적당하다.
더욱이, 주변영역오픈마스크층(25)과 산소이온의 이온주입공정, 그리고 후속 열공정을 통해 1차 측벽산화막(26)을 형성하므로 셀영역에는 영향을 주지 않으면서 주변영역에서만 측벽산화막의 두께를 증가시킬 수 있다.
도 5c에 도시된 바와 같이, 주변영역오픈마스크층을 제거한 후 메인(main) 측벽산화 공정을 진행하여 제1트렌치(24a)의 바닥 및 측벽을 덮는 2차 측벽산화막(27)과 제2트렌치(24b)의 바닥 및 측벽을 덮는 2차 측벽산화막(27)을 형성한다. 여기서, 2차 측벽산화막(27)은 제1,2트렌치(24a, 24b)를 포함한 반도체 기판(21)의 전면에 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 증착한 실리콘산화막(SiO2)이다.
이때, 제1트렌치(24a)에 형성되는 2차 측벽산화막(27)과 제2트렌치(24b)에 형성되는 2차 측벽산화막(27)은 그 두께가 동일하다. 하지만, 주변영역의 제2트렌치(24b)에 형성되는 측벽산화막이 1차 측벽산화막(26)과 2차 측벽산화막(27)으로 이루어지므로 셀영역과 주변영역에서 형성되는 측벽산화막은 두께가 서로 다르다.
즉, 셀영역에 형성되는 측벽산화막은 2차 측벽산화막(27)만으로 구성되지만, 주변영역에 형성되는 측벽산화막은 2차 측벽산화막(27)에 1차 측벽산화막(26)을 더하게 되므로 주변영역에 형성되는 측벽산화막의 두께가 셀영역에 형성되는 측벽산화막보다 더 두껍다. 예컨대, 주변영역에 형성되는 측벽산화막은 셀영역에 형성되는 측벽산화막보다 20Å∼40Å 정도 더 두꺼우며, 이렇게 20Å∼40Å 정도 더 두껍게 형성된 주변영역의 측벽산화막은 HEIP 현상을 억제할 수 있다.
그리고, 산소이온주입을 통해 형성되는 1차 측벽산화막(26)이 제2트렌치(24b) 표면으로부터 반도체 기판(21)의 내부쪽으로 일정 두께로 형성되기 때문에 최초 정의된 제2트렌치(24b)의 폭이 좁아지는 것이 방지되고, 이로써 후속 제2트렌치(24b)를 매립하는 절연막의 매립불량이 발생되지 않는다.
한편, 1차 측벽산화막(26)이 제2트렌치(24b) 표면 위로 일부분이 성장되는 형태를 가져 주변영역의 제2트렌치(24b)에 대한 절연막의 매립불량이 발생할 수도 있으나, 제2트렌치(24b)가 제1트렌치(24a)에 비해 폭이 매우 넓기 때문에 후속 제2트렌치(24b)를 매립하는 절연막의 매립 불량이 발생하지 않는다. 참고로, 절연막은 셀영역에 형성된 좁은 폭의 제1트렌치(24a)를 매립할 수 있는 타겟으로 증착하므로, 비록 주변영역에서 측벽산화막의 두께가 두꺼워졌다고 하더라도 제1트렌치(24a)에 비해 폭이 매우 넓은 제2트렌치(24b)를 매립하는데는 아무런 문제가 없다.
도 5d에 도시된 바와 같이, 2차 측벽산화막(27)을 포함한 반도체 기판(21)의 전면에 셀영역의 리프레시특성 개선을 위한 라이너질화막(28)을 증착한 후, 라이너질화막(28) 상에 후속 절연막 증착시 라이너질화막(28)이 식각되거나 산화되는 것을 방지하기 위해 라이너산화막(29)을 증착한다.
다음으로, 라이너산화막(29) 상에 제1,2트렌치(24a, 24b)를 충분히 매립하는 두께로 절연막, 예컨대, 고밀도플라즈마산화막(High Density Plasma Oxide, 30)을 증착한다. 이때, 고밀도플라즈마산화막(30)은 고유 특성상 스퍼터식각(Sputter)과 증착(deposition)이 반복적으로 이루어지면서 증착하는 것으로, 라이너산화막(29)이 위치하기 때문에 고밀도플라즈마산화막(30) 증착시에 라이너질화막(28)이 손상받는 것을 억제할 수 있다.
도 5e에 도시된 바와 같이, 고밀도플라즈마산화막(30)을 패드질화막(23)의 표면이 노출될때까지 화학적기계적연마(CMP)한다. 이에 따라, 제1,2트렌치(24a, 24b) 내에 고밀도플라즈마산화막(30)이 매립되어 제1소자분리막(200) 및 제2소자분리막(201)이 완성된다. 이때, 제1소자분리막(200) 및 제2소자분리막(201)에 의해 PMOS 소자가 형성될 활성영역(202)이 정의된다.
후속 공정으로, 제1,2소자분리막(200, 201)의 단차를 제거하기 위한 추가 식각을 진행한 후에, 패드질화막(23)을 제거하기 위해 인산용액(H3PO4)을 이용한 세정공정을 진행하고, 잔류하는 패드산화막(22)을 제거하기 위해 HF 또는 BOE 용액을 이용한 세정공정을 진행한다.
도 6은 본 발명의 실시예에 따른 주변영역의 제2소자분리막 구조를 도시한 평면도이다.
도 6에 도시된 바와 같이, 반도체 기판(21)에 STI 구조의 제2소자분리막(201)이 형성되고, 제2소자분리막(201)에 의해 활성영역(202)이 정의된다.
먼저, 활성영역(202) 내에는 이온주입을 통해 소스(S) 및 드레인(D)이 형성되고, 활성영역(202) 상부에는 y축 방향으로 뻗은 게이트전극(G)이 위치한다.
그리고, 제2소자분리막(201)은 도 5e에서 살펴본 것처럼, 1차 측벽산화막(26), 2차 측벽산화막(27), 라이너질화막(28), 라이너산화막(29) 및 고밀도플라즈마산화막(30)을 포함한다.
도 6에서, 게이트전극(G)에 전압을 인가하여 PMOS 소자가 턴온되면, 채널이 형성되는 게이트전극(G) 아래에서 전자정공쌍(EHP)이 형성되고, 전자정공쌍중에서 전자(e)가 채널에 접하는 제2소자분리막(201)쪽으로 확산한다. 하지만, 본 발명의 제2소자분리막(201)이 1차 측벽산화막(26)과 2차 측벽산화막(27)으로 된 두꺼운 이중 측벽산화막을 구비하기 때문에 전자(e)가 제2소자분리막(201)쪽으로 침투하지 못한다. 이로써, 측벽산화막과 라이너질화막간 계면에 전자가 트랩되지 않고, 오프누설이 발생하지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 주변영역에서 소자분리막을 구성하는 측벽산화막의 두께를 셀영역에 형성되는 측벽산화막에 비해 두껍게 형성하므로써 숏채널화에 따른 PMOS 소자의 HEIP 현상을 억제하여 오프누설을 방지할 수 있는 효과가 있다.
또한, 주변영역에서의 오프누설을 방지하므로써 고집적 반도체소자의 저전력화를 구현할 수 있는 효과가 있다.
도 1은 종래 기술에 따른 반도체 소자의 STI 구조의 소자분리막을 도시한 도면,
도 2는 종래 기술에 따른 PMOS 소자의 오프누설 증가를 나타낸 도면,
도 3은 PMOS 소자의 소자분리막 주변에서의 누설전류 경로를 나타낸 도면,
도 4는 본 발명의 실시예에 따른 반도체소자의 소자분리막 구조를 도시한 도면,
도 5a 내지 도 5e는 도 4에 도시된 소자분리막 제조 방법의 제1예를 도시한 공정 단면도,
도 6은 본 발명의 실시예에 따른 주변영역의 제2소자분리막 구조를 도시한 평면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 패드산화막
23 : 패드질화막 24a : 제1트렌치
24b : 제2트렌치 25 : 주변영역오픈마스크층
26 : 1차 측벽산화막 27 : 2차 측벽산화막
28 : 라이너질화막 29 : 라이너산화막
30 : 고밀도플라즈마산화막

Claims (10)

  1. 셀영역과 주변영역이 정의된 반도체 기판;
    상기 셀영역에 형성된 제1트렌치;
    상기 주변영역에 형성되며 상기 제1트렌치에 비해 상대적으로 폭이 넓은 제2트렌치;
    상기 제1트렌치 표면 상에 형성된 제1측벽산화막, 상기 제1측벽산화막 상에 상기 제1트렌치를 매립하도록 형성된 제1절연막으로 이루어진 제1소자분리막; 및
    상기 제2트렌치 표면 상에 형성되며 상기 제1측벽산화막에 비해 더 두꺼운 제2측벽산화막, 상기 제2측벽산화막 상에 상기 제2트렌치를 매립하도록 형성된 제2절연막으로 이루어진 제2소자분리막
    을 포함하는 반도체소자의 소자분리막.
  2. 제1항에 있어서,
    상기 제2측벽산화막은,
    상기 제2트렌치 표면에 산소이온을 이온주입한 후 열공정을 통해 형성한 1차 측벽산화막과 상기 1차 측벽산화막 상에 증착한 2차 측벽산화막을 포함하고, 상기 제1측벽산화막은 상기 제1트렌치 표면 상에 증착한 상기 2차 측벽산화막인 것을 특징으로 하는 반도체소자의 소자분리막.
  3. 제1항 또는 제2항에 있어서,
    상기 제2측벽산화막은, 상기 제1측벽산화막에 비해 20Å∼40Å 더 두꺼운 것을 특징으로 하는 반도체소자의 소자분리막.
  4. 제1항에 있어서,
    상기 제1소자분리막은,
    상기 제1측벽산화막과 상기 제1절연막 사이에 상기 제1측벽산화막에 접하는 라이너질화막과 상기 절연막에 접하는 라이너산화막을 더 포함하는 것을 특징으로 하는 반도체소자의 소자분리막.
  5. 제1항에 있어서,
    상기 제2소자분리막은,
    상기 제2측벽산화막과 상기 제2절연막 사이에 상기 제2측벽산화막에 접하는 라이너질화막과 상기 제2절연막에 접하는 라이너산화막을 더 포함하는 것을 특징으로 하는 반도체소자의 소자분리막.
  6. 반도체 기판의 셀영역과 주변영역에 서로 다른 폭을 갖는 트렌치를 형성하는 단계;
    상기 주변영역에 형성된 트렌치의 표면에 산소이온을 이온주입하는 단계;
    후속 열공정을 진행하여 상기 산소이온이 주입된 부분을 산화시켜 1차 측벽산화막을 형성하는 단계;
    상기 1차 측벽산화막을 포함한 상기 셀영역과 상기 주변영역의 전면에 2차 측벽산화막을 형성하는 단계;
    상기 2차 측벽산화막 상에 라이너질화막과 라이너산화막을 차례로 형성하는 단계;
    상기 라이너산화막 상에 상기 트렌치를 충분히 매립하도록 절연막을 형성하는 단계; 및
    상기 절연막을 평탄화시키는 단계
    를 포함하는 반도체소자의 소자분리막 제조 방법.
  7. 제6항에 있어서,
    상기 산소이온의 이온주입은,
    15KeV∼20KeV 범위의 저에너지로 진행하는 것을 특징으로 하는 반도체소자의 소자분리막 제조 방법.
  8. 제6항에 있어서,
    상기 1차 측벽산화막을 형성하기 위한 후속 열공정은, 800℃∼900℃ 온도의 퍼니스방식에서 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조 방법.
  9. 제6항에 있어서,
    상기 2차 측벽산화막은,
    화학기상증착법 또는 원자층증착법을 이용하여 실리콘산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조 방법.
  10. 제6항에 있어서,
    상기 주변영역의 트렌치에 형성되는 상기 1차 측벽산화막과 상기 2차 측벽산화막의 총 두께는 상기 셀영역의 트렌치에 형성되는 상기 2차 측벽산화막의 두께에 비해 20Å∼40Å 더 두꺼운 것을 특징으로 하는 반도체소자의 소자분리막 제조 방법.
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* Cited by examiner, † Cited by third party
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