KR20050068374A - 소자분리막 및 그를 이용한 반도체 소자의 소자분리 방법 - Google Patents

소자분리막 및 그를 이용한 반도체 소자의 소자분리 방법 Download PDF

Info

Publication number
KR20050068374A
KR20050068374A KR1020030099701A KR20030099701A KR20050068374A KR 20050068374 A KR20050068374 A KR 20050068374A KR 1020030099701 A KR1020030099701 A KR 1020030099701A KR 20030099701 A KR20030099701 A KR 20030099701A KR 20050068374 A KR20050068374 A KR 20050068374A
Authority
KR
South Korea
Prior art keywords
oxide film
film
trench
sidewall oxide
fluorine
Prior art date
Application number
KR1020030099701A
Other languages
English (en)
Inventor
오해순
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030099701A priority Critical patent/KR20050068374A/ko
Publication of KR20050068374A publication Critical patent/KR20050068374A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 측벽산화막의 두께를 증가시키지 않으면서도 측벽산화막과 라이너질화막의 계면에 트랩된 전자에 의한 HEIP 현상을 방지할 수 있는 반도체소자의 소자분리막 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 소자분리 방법은 반도체 기판 내에 트렌치를 형성하는 단계, 상기 트렌치 표면 상에 측벽산화막을 형성하는 단계, 상기 측벽산화막에 불소를 함유시키는 단계, 상기 불소가 함유된 측벽산화막 상에 라이너질화막을 형성하는 단계, 상기 라이너질화막 상에 라이너산화막을 형성하는 단계, 상기 트렌치를 매립하도록 상기 라이너산화막 상에 절연막을 형성하는 단계, 및 상기 절연막을 평탄화시키는 단계를 포함하고, 위와 같이 측벽산화막내에 불소를 함유시키므로써 측벽산화막과 라이너질화막간 계면에 트랩된 전자를 불소와 결합시키므로써 HEIP 현상을 억제할 수 있는 효과가 있다.

Description

소자분리막 및 그를 이용한 반도체 소자의 소자분리 방법{STRUCTRURE FOR ISOLATION AND METHOD FOR ISOLATION IN SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 소자분리 방법에 관한 것이다.
반도체 소자의 소자간 분리방법은 국부적 산화방법(LOCal Oxidation of Silicon; 이하, 'LOCOS'라 약칭함)과 트렌치 소자분리(Trench isolation) 방법으로 크게 나눌 수 있다.
이 중에서, LOCOS 방법은 공정이 단순하고, 넓은 부위와 좁은 부위를 동시에 분리할 수 있다는 장점을 가지고 있지만, 측면산화에 의한 버즈 비크(bird's beak)가 형성되어 소자분리 영역의 폭이 넓어져서 소스/드레인 영역의 유효면적을 감소시킨다. 또한, 필드산화막 형성시 산화막의 가장자리에 열 팽창계수의 차이에 따른 응력이 집중됨으로써, 실리콘 기판에 결정 결함이 발생하여 누설전류가 많은 단점이 있다.
따라서, 실리콘 기판에 트렌치를 형성하고 그 내부를 산화물등 절연물질로 채움으로써, 같은 분리폭(isolation width)에서도 유효 분리길이를 길게 하여 상기한 LOCOS보다 작은 분리영역을 구현할 수 있는 트렌치 소자분리(Trench Isolation)기술이 필수적으로 요구되고 있다.
도 1은 종래 기술에 따른 트렌치 소자분리기술을 적용하여 형성한 소자분리막 구조를 도시한 도면이다.
도 1에 도시된 바와 같이, 반도체 기판(11)의 셀영역에 소정 깊이를 갖는 제1트렌치(12a)가 형성되고, 반도체 기판(11)의 주변영역에 소정깊이를 갖는 제2트렌치(12b)가 형성된다. 여기서, 셀영역에 형성되는 제1트렌치(12a)에 비해 주변영역에 형성되는 제2트렌치(12b)의 폭이 더 크다. 이는 주로 셀영역에는 트랜지스터들이 밀집되어 형성되고, 주변영역에는 트랜지스터들이 드물게 형성되기 때문이다.
그리고, 제1트렌치(12a) 내에는 셀영역에 형성되는 트랜지스터 사이를 분리시키기 위한 제1소자분리막(100)이 매립되어 있고, 제2트렌치(12b) 내에는 주변영역에 형성되는 트랜지스터 사이를 분리시키기 위한 제2소자분리막(101)이 매립되어 있고,
제1,2소자분리막(100, 101)에 대해 자세히 살펴보면, 셀영역에 형성되는 제1소자분리막(100)은 제1트렌치(12a) 표면에 형성된 측벽산화막(13), 측벽산화막(13) 상의 라이너질화막(14), 라이너질화막(14) 상의 라이너산화막(15), 라이너산화막(15) 상에 제1트렌치(12a)를 매립시키도록 형성된 절연막(16)으로 구성된다.
그리고, 주변영역에 형성되는 제2소자분리막(101)은 제2트렌치(12b) 표면에 형성된 측벽산화막(13), 측벽산화막(13) 상의 라이너질화막(14), 라이너질화막(14) 상의 라이너산화막(15), 라이너산화막(15) 상에 제2트렌치(12b)를 매립시키도록 형성된 절연막(16)으로 구성된다.
상술한 종래 기술에서는 셀영역과 주변영역에 형성되는 제1,2소자분리막(100, 101)이 모두 라이너질화막(14)을 포함하고 있다. 이러한 라이너질화막(14)에 의해 반도체 기판(11)에 유발되는 스트레스가 감소되고, 제1,2소자분리막(100, 101)에서 반도체 기판(11)으로의 도펀트의 확산작용이 억제되는 등의 효과를 얻을 수 있고, 결국 소자의 리프레시(refresh) 특성이 향상되는 것으로 알려져 있다.
그러나, 디자인룰이 계속 감소되면서 셀영역에서 폭이 좁게 형성되는 트렌치의 매립이 고집적화될수록 점점 어려워지는 문제가 발생하고, 이를 해결하기 위해 트렌치 측벽에 형성되는 측벽산화막의 두께를 감소시키는 방법이 제안되었다.
위와 같이 측벽산화막의 두께를 감소시키는 경우에는 특히, 주변영역에 형성되는 소자의 특성열화가 발생한다.
도 2는 종래 기술에 따른 PMOS 소자의 오프누설(Off-leakage) 특성을 나타낸 도면이다. 여기서, 바이어스 스트레스는 고전압을 일정시간 동안 트랜지스터에 인가한 상태를 나타낸다.
도 2에 도시된 바와 같이, PMOS 소자는 바이어스스트레스(bias fresh) 전 드레인전류에 비해 바이어스 스트레스(bias-stress)인가후 드레인전류가 현저히 증가함을 알 수 있다. 즉, 바이어스스트레스후 게이트전압이 인가되지 않는 오프 상태(off-state)에서의 드레인전류(Ioff)가 현저히 증가함을 알 수 있다.
도 3a 및 도 3b는 오프누설의 원인이 되는 전자트랩을 나타낸 도면이다.
도 3a 및 도 3b에 도시된 바와 같이, 게이트전극(G)에 바이어스가 인가되면 게이트전극(G) 아래에 채널이 형성되고, 이때 생성되는 전자정공쌍(Electron Hole Pair; EHP)이 소자분리막(101)쪽으로 확산한다. 이와 같이 확산되는 전자정공쌍은 라이너질화막(14)을 뚫지 못하고 얇은 두께의 측벽산화막(13)과 라이너질화막(14)의 계면에 트랩(trap)된다. 특히, 주로 트랩되는 핫캐리어는 전자(e)다.
이와 같이 측벽산화막(13)과 라이너질화막(14)의 계면에 전자(e)가 트랩되면 PMOS 소자가 형성되는 반도체 기판(11)의 정공(hole), 특히 N형 웰의 정공(h)이 소자분리막(101)의 외주면에 유기된다. 이때, 전자(e)가 라이너질화막(14)과 측벽산화막(13)의 계면에 매우 조밀하게 트랩되어 있으므로, 반도체 기판(11) 내의 정공(h)도 이와 대응하도록 매우 조밀하게 모이게 된다.
따라서, 소자분리막(101)의 외주면에 밀집된 정공(h)이 소자분리막(101)을 사이에 두고 분리된 PMOS 소자의 소스/드레인(P+)간을 연결시키는 전류패스(I)로 작용하여 펀치쓰루(punchthrough) 특성이 열화된다. 상기한 바와 같이, 핫캐리어중에서 전자로 인해 유도되는 펀치쓰루 현상을 HEIP(Hot Electron Induced Punch through) 현상이라고 한다.
이와 같은 HEIP 현상으로 인하여, 소자분리막(101)에 의하여 분리되었다고 하더라도 인접하는 PMOS 소자 사이에는 오프상태에서도 전류가 흐르는 오프 누설이 발생되는 문제가 있다.
상기한 HEIP 현상을 개선하기 위해 측벽산화막의 두께를 100Å 정도로 두껍게 형성하여 전자 트랩의 확률을 감소시키는 방법이 제안되었으나, 측벽산화막의 두께가 증가하면 측벽산화막과 트렌치의 측벽간 스트레스(stress)가 증가하여 리프레시 시간(refresh time)이 10ms만큼 감소하는 문제가 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 측벽산화막의 두께를 증가시키지 않으면서도 측벽산화막과 라이너질화막의 계면에 트랩된 전자에 의한 HEIP 현상을 방지할 수 있는 소자분리막 및 그를 이용한 반도체소자의 소자분리 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기위한 본 발명의 반도체 소자의 소자분리막은 반도체 기판, 상기 반도체 기판내에 형성된 트렌치, 상기 트렌치 표면 상에 형성되며 불소가 함유된 측벽산화막, 상기 측벽산화막 표면 상에 형성된 라이너질화막, 상기 라이너질화막 표면 상에 형성된 라이너산화막, 및 상기 트렌치를 매립하도록 상기 라이너산화막 상에 형성된 절연막을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 소자분리 방법은 반도체 기판 내에 트렌치를 형성하는 단계, 상기 트렌치 표면 상에 측벽산화막을 형성하는 단계, 상기 측벽산화막에 불소를 함유시키는 단계, 상기 불소가 함유된 측벽산화막 상에 라이너질화막을 형성하는 단계, 상기 라이너질화막 상에 라이너산화막을 형성하는 단계, 상기 트렌치를 매립하도록 상기 라이너산화막 상에 절연막을 형성하는 단계, 및 상기 절연막을 평탄화시키는 단계를 포함하는 것을 특징으로 하며, 상기 측벽산화막에 불소를 함유시키는 단계는 불소를 함유한 가스분위기에서 어닐링하여 이루어지거나, 또는 상기 측벽산화막에 불소이온 또는 불소를 함유한 도펀트를 도핑시켜 이루어지는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 반도체소자의 소자분리 구조를 도시한 도면이다.
도 4에 도시된 바와 같이, 반도체 기판(21)의 셀영역에 소정 깊이를 갖는 제1트렌치(24a)가 형성되고, 반도체 기판(21)의 주변영역에 소정깊이를 갖는 제2트렌치(24b)가 형성된다. 여기서, 셀영역에 형성되는 제1트렌치(24a)에 비해 주변영역에 형성되는 제2트렌치(24b)의 폭이 더 크다. 이는 주로 셀영역에는 트랜지스터들이 밀집되어 형성되고, 주변영역에는 트랜지스터들이 드물게 형성되기 때문이다.
그리고, 제1트렌치(24a) 내에는 셀영역에 형성되는 트랜지스터 사이를 분리시키기 위한 제1소자분리막(200)이 매립되어 있고, 제2트렌치(24b) 내에는 주변영역에 형성되는 트랜지스터 사이를 분리시키기 위한 제2소자분리막(201)이 매립되어 있고,
제1,2소자분리막(200, 201)에 대해 자세히 살펴보면, 셀영역에 형성되는 제1소자분리막(200)은 제1트렌치(24a) 표면에 형성된 불소함유측벽산화막(25a), 불소함유측벽산화막(25a) 표면 상의 라이너질화막(26), 라이너질화막(26) 표면 상의 라이너산화막(27), 라이너산화막(27) 표면 상에 제1트렌치(24a)를 매립시키도록 형성된 고밀도플라즈마산화막(HDP oxide, 28)으로 구성된다.
그리고, 주변영역의 제2트렌치(24b)에 매립되는 제2소자분리막(201)은 제2트렌치(24b) 표면에 형성되는 불소함유측벽산화막(25a), 불소함유측벽산화막(25a) 표면 상의 라이너질화막(26), 라이너질화막(26) 표면 상의 라이너산화막(27), 라이너산화막(27) 표면 상에 제2트렌치(24b)를 매립시키도록 형성된 고밀도플라즈마산화막(HDP oxide, 28)으로 구성된다.
도 4에서, 셀영역과 주변영역에 형성되는 소자분리막 구조가 동일하며, 두 영역에서의 소자분리막이 모두 불소가 함유된 불소함유측벽산화막(25a)을 구비하고 있다.
이와 같이, 주변영역은 물론 셀영역에 형성된 소자분리막(200, 201)이 불소함유측벽산화막(25a)을 구비하면, 불소함유측벽산화막(25a)과 라이너질화막(26)의 계면에 트랩된 전자를 불소함유측벽산화막(25a)내의 불소와 결합시켜 HEIP 현상을 억제한다.
도 5a 내지 도 5e는 도 4에 도시된 소자분리 구조의 제조 방법의 제1예를 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 순차적으로 적층한다. 여기서, 반도체 기판(21)은 소정의 불순물을 포함한 실리콘 기판으로, 메모리 소자가 형성될 셀영역 및 주변영역으로 구분된다. 그리고, 패드산화막(22)은 50Å∼150Å 두께로 형성되고, 패드질화막(23)은 1000Å∼2000Å 두께로 형성된다.
다음에, 반도체 기판(21)의 소자분리 예정영역이 노출되도록 패드질화막(23) 및 패드산화막(22)을 공지의 포토리소그라피 공정을 이용하여 식각하여, 다층 패드를 형성한다. 여기서, '소자분리 예정영역'은 셀영역 및 주변영역을 한정하면서, 각 영역의 소자간을 분리하기 위한 영역을 나타낸다.
다음으로, 다층패드, 바람직하게는 패드질화막(23)을 마스크로 하여, 반도체 기판(21)을 1000Å∼1500Å의 깊이로 식각하여 제1트렌치(24a)와 제2트렌치(24b)를 형성한다. 이때, 제1트렌치(24a) 및 제2트렌치(24b)는 STI를 형성하기 위한 얕은 트렌치이며, 제1트렌치(24a)는 셀영역에 형성되는 소자간을 분리시키기 위한 트렌치이고, 제2트렌치(24b)는 주변영역에 형성되는 소자간을 분리시키기 위한 트렌치이다. 아울러, 제1트렌치(24a)는 소자들이 밀집된 셀영역에 형성되므로 주변영역에 형성되는 제2트렌치(24b)보다 그 폭이 매우 좁다.
한편, 제1트렌치(24a) 및 제2트렌치(24b)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식 식각 공정이 이용될 수 있다. 이러한 건식 식각 공정으로, 제1트렌치(24a) 및 제2트렌치(24b) 표면에 실리콘 격자 결함 및 식각데미지(Etch damage)와 같은 누설 전류원이 발생될 수 있다.
도 5b에 도시된 바와 같이, 트렌치(24a, 24b) 형성시 발생된 격자결함 및 식각데미지를 제거하기 위해 측벽산화(Wall oxidation) 공정을 진행하여 트렌치의 표면 상에 측벽산화막(25)을 형성시킨다. 이때, 측벽산화막(25)은 80Å∼100Å 두께로 형성된다.
도 5c에 도시된 바와 같이, 불소(Fluorine)가 함유된 가스 분위기에서 어닐링을 실시한다. 이때, 어닐링시 분위기는 NF3를 이용하고, 어닐링 온도는 800℃∼900℃ 범위이다.
상기한 어닐링을 진행하면, 측벽산화막(25) 내에 불소(Fluorine)가 함유된다. 이하, 불소가 함유된 측벽산화막(25)을 '불소함유측벽산화막(25a)'이라고 약칭한다.
한편, 어닐링 분위기로 NF3 가스를 이용하는 경우에는, NF3 중의 질소가 측벽산화막(25a)의 표면을 질화(nitridation)시켜 주기 때문에 후속 라이너질화막(26)과 불소함유측벽산화막(25a)간 스트레스를 줄여주는 효과도 얻는다.
도 5d에 도시된 바와 같이, 불소함유측벽산화막(25a)을 포함한 반도체 기판(21)의 전면에 셀영역의 리프레시특성 개선을 위한 라이너질화막(26)을 증착한 후, 라이너질화막(26) 상에 후속 절연막 증착시 라이너질화막(26)이 식각되거나 산화되는 것을 방지하기 위해 라이너산화막(27)을 증착한다.
다음으로, 라이너산화막(27) 상에 제1,2트렌치(24a, 24b)를 충분히 매립하는 두께로 절연막, 예컨대, 고밀도플라즈마산화막(High Density Plasma Oxide, 28)을 증착한다. 이때, 고밀도플라즈마산화막(28)은 고유 특성상 스퍼터식각(Sputter)과 증착(deposition)이 반복적으로 이루어지면서 증착하는 것으로, 라이너산화막(27)이 위치하기 때문에 고밀도플라즈마산화막(28) 증착시에 라이너질화막(26)이 손상받는 것을 억제할 수 있다.
도 5e에 도시된 바와 같이, 고밀도플라즈마산화막(30)을 패드질화막(23)의 표면이 노출될때까지 화학적기계적연마(CMP)한다. 이에 따라, 제1,2트렌치(24a, 24b) 내에 고밀도플라즈마산화막(30)이 매립되어 제1소자분리막(200) 및 제2소자분리막(201)이 완성된다.
후속 공정으로, 제1,2소자분리막(200, 201)의 단차를 제거하기 위한 추가 식각을 진행한 후에, 패드질화막(23)을 제거하기 위해 인산용액(H3PO4)을 이용한 세정공정을 진행하고, 잔류하는 패드산화막(22)을 제거하기 위해 HF 또는 BOE 용액을 이용한 세정공정을 진행한다.
도 6a 내지 도 6e는 도 4에 도시된 소자분리 구조의 제조 방법의 제2예를 도시한 공정 단면도이다.
도 6a에 도시된 바와 같이, 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 순차적으로 적층한다. 여기서, 반도체 기판(21)은 소정의 불순물을 포함한 실리콘 기판으로, 메모리 소자가 형성될 셀영역 및 주변영역으로 구분된다. 그리고, 패드산화막(22)은 50Å∼150Å 두께로 형성되고, 패드질화막(23)은 1000Å∼2000Å 두께로 형성된다.
다음에, 반도체 기판(21)의 소자분리 예정영역이 노출되도록 패드질화막(23) 및 패드산화막(22)을 공지의 포토리소그라피 공정을 이용하여 식각하여, 다층 패드를 형성한다. 여기서, '소자분리 예정영역'은 셀영역 및 주변영역을 한정하면서, 각 영역의 소자간을 분리하기 위한 영역을 나타낸다.
다음으로, 다층패드, 바람직하게는 패드질화막(23)을 마스크로 하여, 반도체 기판(21)을 1000Å∼1500Å의 깊이로 식각하여 제1트렌치(24a)와 제2트렌치(24b)를 형성한다. 이때, 제1트렌치(24a) 및 제2트렌치(24b)는 STI를 형성하기 위한 얕은 트렌치이며, 제1트렌치(24a)는 셀영역에 형성되는 소자간을 분리시키기 위한 트렌치이고, 제2트렌치(24b)는 주변영역에 형성되는 소자간을 분리시키기 위한 트렌치이다. 아울러, 제1트렌치(24a)는 소자들이 밀집된 셀영역에 형성되므로 주변영역에 형성되는 제2트렌치(24b)보다 그 폭이 매우 좁다.
한편, 제1트렌치(24a) 및 제2트렌치(24b)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식 식각 공정이 이용될 수 있다. 이러한 건식 식각 공정으로, 제1트렌치(24a) 및 제2트렌치(24b) 표면에 실리콘 격자 결함 및 식각데미지(Etch damage)와 같은 누설 전류원이 발생될 수 있다.
도 6b에 도시된 바와 같이, 트렌치(24a, 24b) 형성시 발생된 격자결함 및 식각데미지를 제거하기 위해 측벽산화(Wall oxidation) 공정을 진행하여 트렌치의 표면 상에 측벽산화막(25)을 형성시킨다. 이때, 측벽산화막(25)은 80Å∼100Å 두께로 형성된다.
도 6c에 도시된 바와 같이, 불소(Fluorine)가 함유된 도펀트 또는 불소이온을 이온주입하여 측벽산화막(25) 내에 불소를 도핑시킨다. 이와 같은 불소 도핑에 의해 측벽산화막(25) 내에는 불소가 함유된다.
이하, 불소가 함유된 측벽산화막(25)을 '불소함유측벽산화막(25a)'이라고 약칭한다.
도 6d에 도시된 바와 같이, 불소함유측벽산화막(25a)을 포함한 반도체 기판(21)의 전면에 셀영역의 리프레시특성 개선을 위한 라이너질화막(26)을 증착한 후, 라이너질화막(26) 상에 후속 절연막 증착시 라이너질화막(26)이 식각되거나 산화되는 것을 방지하기 위해 라이너산화막(27)을 증착한다.
다음으로, 라이너산화막(27) 상에 제1,2트렌치(24a, 24b)를 충분히 매립하는 두께로 절연막, 예컨대, 고밀도플라즈마산화막(High Density Plasma Oxide, 28)을 증착한다. 이때, 고밀도플라즈마산화막(28)은 고유 특성상 스퍼터식각(Sputter)과 증착(deposition)이 반복적으로 이루어지면서 증착하는 것으로, 라이너산화막(27)이 위치하기 때문에 고밀도플라즈마산화막(28) 증착시에 라이너질화막(26)이 손상받는 것을 억제할 수 있다.
도 6e에 도시된 바와 같이, 고밀도플라즈마산화막(30)을 패드질화막(23)의 표면이 노출될때까지 화학적기계적연마(CMP)한다. 이에 따라, 제1,2트렌치(24a, 24b) 내에 고밀도플라즈마산화막(30)이 매립되어 제1소자분리막(200) 및 제2소자분리막(201)이 완성된다.
후속 공정으로, 제1,2소자분리막(200, 201)의 단차를 제거하기 위한 추가 식각을 진행한 후에, 패드질화막(23)을 제거하기 위해 인산용액(H3PO4)을 이용한 세정공정을 진행하고, 잔류하는 패드산화막(22)을 제거하기 위해 HF 또는 BOE 용액을 이용한 세정공정을 진행한다.
상술한 제1, 제2예에 따른 제조방법에 의하면, NF3 분위기의 어닐링 또는 불소이온의 이온주입을 통해 측벽산화막(25)에 불소를 함유시켜 불소함유측벽산화막(25a)을 형성하고 있다.
이와 같이, 불소함유측벽산화막(25a)을 형성하는 경우에는 라이너질화막(26)과 불소함유측벽산화막(25a)의 계면에 전자가 트랩되더라도, 이 트랩된 전자들이 불소함유측벽산화막(25a) 내에 존재하는 불소(F)와 결합한다. 즉, 불소를 측벽산화막(25)에 함유시키면 파지티브 전하트랩(positive charge trap)이 발생하고, 이 파지티브전하트랩과 트랩된 전자들(즉, 네가티브전하트랩)이 결합하므로써 HEIP 현상을 억제한다.
또한, 불소함유측벽산화막(25a)을 형성하면, 불소함유측벽산화막(25a)과 제1,2트렌치(24a, 24b)간 계면에 존재하는 계면트랩사이트(interface trap site)의 밀도, 즉 계면트랩밀도(Interface trap density, Dit)를 감소시킨다. 이와 같이, 계면트랩밀도를 감소시키면 접합 누설을 감소시키는 효과를 부가적으로 얻을 수 있고, 이로써 소자의 리프레시 특성을 향상시킬 수 있다.
종래에는 측벽산화막의 두께를 증가시킴에 따라 계면트랩밀도가 증가하여 리프레시 특성이 저하되었으나, 본 발명은 측벽산화막의 두께를 100Å까지 증가시키더라도 측벽산화막에 불소를 함유시켜주므로써 리프레시 특성을 향상시킬 수 있는 것이다. 이로써 트렌치 매립불량이 발생하지 않을 정도로 최대한 측벽산화막의 두께를 두껍게 형성할 수 있다. 측벽산화막의 두께가 증가하면 HEIP 현상이 억제된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 측벽산화막내에 불소를 함유시키므로써 측벽산화막과 라이너질화막간 계면에 트랩된 전자를 불소와 결합시키므로써 HEIP 현상을 억제할 수 있는 효과가 있다.
또한, 본 발명은 측벽산화막과 트렌치간 계면의 계면트랩밀도를 감소시켜 소자의 리프레시특성을 향상시킬 수 있는 효과가 있다.
도 1은 종래 기술에 따른 트렌치 소자분리기술을 적용하여 형성한 소자분리막 구조를 도시한 도면,
도 2는 종래 기술에 따른 PMOS 소자의 오프누설(Off-leakage) 특성을 나타낸 도면,
도 3a 및 도 3b는 오프누설의 원인이 되는 전자트랩을 나타낸 도면,
도 4는 본 발명의 실시예에 따른 반도체소자의 소자분리 구조를 도시한 도면,
도 5a 내지 도 5e는 도 4에 도시된 소자분리 구조의 제조 방법의 제1예를 도시한 공정 단면도,
도 6a 내지 도 6e는 도 4에 도시된 소자분리 구조의 제조 방법의 제2예를 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 패드산화막
23 : 패드질화막 24a : 제1트렌치
24b : 제2트렌치 25 : 측벽산화막
25a : 불소함유측벽산화막 26 : 라이너질화막
27 : 라이너산화막 30 : 고밀도플라즈마산화막

Claims (8)

  1. 반도체 기판;
    상기 반도체 기판내에 형성된 트렌치;
    상기 트렌치 표면 상에 형성되며 불소가 함유된 측벽산화막;
    상기 측벽산화막 표면 상에 형성된 라이너질화막;
    상기 라이너질화막 표면 상에 형성된 라이너산화막; 및
    상기 트렌치를 매립하도록 상기 라이너산화막 상에 형성된 절연막
    을 포함하는 반도체소자의 소자분리막
  2. 제1항에 있어서,
    상기 측벽산화막은,
    80Å∼100Å 두께인 것을 특징으로 하는 반도체소자의 소자분리막.
  3. 제1항에 있어서,
    상기 트렌치는,
    상기 반도체 기판의 셀영역에 형성된 제1트렌치; 및
    상기 반도체 기판의 주변영역에 형성되며 상기 제1트렌치에 비해 폭이 넓은 제2트렌치
    를 포함하는 것을 특징으로 하는 반도체소자의 소자분리막.
  4. 반도체 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치 표면 상에 측벽산화막을 형성하는 단계;
    상기 측벽산화막에 불소를 함유시키는 단계;
    상기 불소가 함유된 측벽산화막 상에 라이너질화막을 형성하는 단계;
    상기 라이너질화막 상에 라이너산화막을 형성하는 단계;
    상기 트렌치를 매립하도록 상기 라이너산화막 상에 절연막을 형성하는 단계; 및
    상기 절연막을 평탄화시키는 단계
    를 포함하는 반도체소자의 소자분리 방법.
  5. 제4항에 있어서,
    상기 측벽산화막에 불소를 함유시키는 단계는,
    불소를 함유한 가스분위기에서 어닐링하여 이루어지는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  6. 제5항에 있어서,
    상기 어닐링은,
    NF3 가스 분위기에서 800℃∼900℃ 범위로 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  7. 제4항에 있어서,
    상기 측벽산화막에 불소를 함유시키는 단계는,
    상기 측벽산화막에 불소이온 또는 불소를 함유한 도펀트를 도핑시켜 이루어지는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  8. 제4항에 있어서,
    상기 측벽산화막은,
    80Å∼100Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 소자분리 방법.
KR1020030099701A 2003-12-30 2003-12-30 소자분리막 및 그를 이용한 반도체 소자의 소자분리 방법 KR20050068374A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030099701A KR20050068374A (ko) 2003-12-30 2003-12-30 소자분리막 및 그를 이용한 반도체 소자의 소자분리 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030099701A KR20050068374A (ko) 2003-12-30 2003-12-30 소자분리막 및 그를 이용한 반도체 소자의 소자분리 방법

Publications (1)

Publication Number Publication Date
KR20050068374A true KR20050068374A (ko) 2005-07-05

Family

ID=37258935

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030099701A KR20050068374A (ko) 2003-12-30 2003-12-30 소자분리막 및 그를 이용한 반도체 소자의 소자분리 방법

Country Status (1)

Country Link
KR (1) KR20050068374A (ko)

Similar Documents

Publication Publication Date Title
US20040021197A1 (en) Integrated circuits having adjacent P-type doped regions having shallow trench isolation structures without liner layers therein therebetween
US6608354B2 (en) Semiconductor device and method of manufacturing the same
US7202123B1 (en) Mesa isolation technology for extremely thin silicon-on-insulator semiconductor devices
TWI492276B (zh) 併合半導體基材之製造程序
KR100677766B1 (ko) 트렌치형 소자분리막을 갖는 반도체 소자 및 그의 제조 방법
US20060091427A1 (en) Silicon-on-insulator semiconductor device with silicon layers having different crystal orientations and method of forming the silicon-on-insulator semiconductor device
KR20050005885A (ko) 높여진 소오스/드레인 영역을 갖는 반도체 소자 및 그제조방법
US20070023841A1 (en) Transistor and method for forming the same
KR100361764B1 (ko) 반도체소자의 소자분리막 형성방법
KR101025731B1 (ko) 라이너질화막을 포함하는 반도체소자의 소자분리막 및 그제조 방법
US20110024837A1 (en) Semiconductor device and method for fabricating the same
KR20050068374A (ko) 소자분리막 및 그를 이용한 반도체 소자의 소자분리 방법
KR100501641B1 (ko) 반도체 소자의 웰 형성방법
KR100500943B1 (ko) 선택적 실리콘 리세스로 모우트를 방지한 반도체 소자의제조방법
KR20050052006A (ko) 트렌치형 소자분리막을 갖는 반도체 소자 및 그 제조 방법
KR100464535B1 (ko) 반도체소자의 트랜지스터 형성 방법
KR20060000483A (ko) 반도체 소자의 제조방법
KR100520512B1 (ko) 질소 이온 주입 공정을 포함한 반도체 제조 방법
KR100613370B1 (ko) 반도체 소자 및 그 제조 방법
KR20050052007A (ko) 듀얼 측벽산화막을 갖는 반도체 소자 및 그 제조 방법
KR20050067562A (ko) 트렌치형 소자분리막을 갖는 반도체 소자 및 그 제조 방법
KR100821467B1 (ko) 반도체소자 및 그의 제조방법
KR100833594B1 (ko) 모스펫 소자 및 그 제조방법
KR20050002063A (ko) 트렌치형 소자분리막을 갖는 반도체 소자 및 그 제조 방법
KR100490846B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination