TWI492276B - 併合半導體基材之製造程序 - Google Patents

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Description

併合半導體基材之製造程序
本發明係關於一併合半導體基材的一種製造程序，且更特定而言，係關於併合半導體基材之同時製造。
在一半導體基底基材的上表面上形成一絕緣體上覆半導體(SeOI)區域及一主體半導體區域(其中該SeOI區域包括一內埋絕緣氧化物(BOX)層及一薄型半導體層)的一半導體器件稱為一併合半導體器件。此類器件可在記憶體單元內使用。
圖1係如(例如)Yamaoka等人在2006年11月的「IEEE Journal of Solid-State Circuits」第41卷第11期第2366-2372頁所揭示的已知的一併合半導體器件101的一橫截面圖。
如圖式中所繪示，併合半導體器件101包含一SeOI區域113，其包括形成於一主體基材103上的一BOX層105及一SeOI層107以及形成於相同主體基材103上的一主體半導體區域111。SeOI區域113與主體半導體區域111通常藉由一淺溝渠隔離物(STI)123而相互分離。
包括SeOI區域的器件提供某些優點勝於較習知的半導體器件。例如，SeOI器件可具有低寄生電容，具有比執行相同任務之非SeOI器件低的功率消耗要求且因此為所得電路提供較快的切換時間。由於SeOI區域可具有一超薄型BOX層，因此可藉由改變下伏井之電壓來控制臨限電壓(Vt)，且因此該臨限電壓(Vt)以低偏壓電壓來啟動背部閘極控制。此背部閘極偏壓係透過穿透BOX層而形成之一井接觸孔而施加的，其中在SeOI區域中的井與在主體半導體區域中的井係藉由STI而相互分離。
然而，併合半導體器件(諸如習知器件)具有下列缺點。
與主體半導體區域不同，SeOI區域之本體通常不連接至可容許少數電荷載子在此區域中積累的特定的一參考電位，且因此在該SeOI區域中可能存在一浮動的本體電位。此現象導致器件的臨限電壓(Vt)之一變動。特定而言，對於靜態隨機記憶體(SRAM)單元而言，臨限電壓波動可導致顯著的器件不穩定性，鑒於記憶體單元之資料完整性，此器件不穩定性可能令人無法容忍。
進一步而言，在一給定區域中植入三個不同濃度之摻雜物(n型或p型)以在一主體基材中形成MOSFET之一通道。該等三個不同濃度之摻雜物導致三個摻雜能級：稱為Vt摻雜的一淺能級、稱為接地平面(GP)摻雜的一較深能級及稱為井摻雜的一最深能級。另一方面，在SeOI區域中的摻雜係用於形成SeOI電晶體的背部電極。以不同植入條件達成的背部電極之形成因此亦具有不同的一遮罩。
因此，包括一SeOI區域及一主體半導體區域的一併合半導體基材之製造需要針對各個區域的不同植入條件。因此用於該製造的程序成本及時間歸因於可在該等區域兩者中執行植入步驟所需之複數個遮罩以及因此之一較高數目的處理步驟而增加。
因此本發明之目的係提供併合半導體之一改良的製程。
此目的係以一種用於製造一併合半導體基材的方法而達成，該方法包括以下步驟：(a)提供一併合半導體基材，其包括一絕緣體上覆半導體(SeOI)區域及一主體半導體區域，該SeOI區域包括在基底基材上的一絕緣層及在該絕緣層上的一SeOI層，其中該SeOI區域與該主體半導體區域共用同一基底基材；(b)在SeOI區域上提供一遮罩層；及(c)藉由同時摻雜SeOI區域及主體半導體區域來形成一第一雜質能級，使得在SeOI區域中的第一雜質能級包含在遮罩層中。
以根據本發明之用於製造的前述方法，可使用相同植入條件來摻雜併合半導體基材的兩個區域，該方法簡化併合半導體基材之製程。由於在遮罩層中含有植入輪廓，因此可防止在遮罩移除之後因摻雜物而擾動半導體材料之此區域。
較佳而言，用於製造併合半導體基材之方法可進一步包括一步驟：(d)藉由同時摻雜SeOI區域及主體半導體區域來形成一第二雜質能級，使得在SeOI區域中的第二雜質能級在絕緣層下方且在基底基材之中。此類植入輪廓有助於抑制在SeOI區域中之電晶體內的臨限電壓(Vt)波動，且若將所獲得的併合基材用於SRAM應用中，則可達成改良的SRAM穩定性。
有利而言，用於製造併合半導體基材之方法可進一步包括一步驟：(e)藉由同時摻雜SeOI區域及主體半導體區域來形成一第三雜質能級，使得在SeOI區域中的第三雜質能級在基底基材中的第二雜質能級以下且進一步遠離絕緣層。此類植入輪廓有助於抑制在SeOI區域中之臨限電壓(Vt)波動且因此改良SRAM穩定性。此外，可達成在併合半導體基材中SeOI區域中的背部電極與主體半導體區域中的電晶體通道同時產生。
根據一較佳實施例，用於製造併合半導體基材之方法可進一步包括以下步驟：(g)提供一SeOI基材；在該SeOI基材上形成遮罩層；及移除遮罩、下伏SeOI層及下伏絕緣層之一預定區域以獲得主體半導體區域。因此，可從同一SeOI基材開始形成主體半導體區域及SeOI區域。與從一主體基材開始的可用於在Si主體中獲得SOI島狀物的磊晶層過度生長之先前技術相比，本發明方法提供較簡單的一程序及較少的晶體缺陷。
較佳而言，用於製造併合半導體基材之方法可進一步包括一步驟：(h)在併合半導體基材上提供具有一預定圖案的一第二遮罩以防止在步驟c)、d)及e)之至少一者期間在該第二遮罩所遮蔽的區域內形成一雜質能級。因此對主體半導體區域中的每個電晶體類型(n型或p型)僅需提供一個遮罩，而同時可在SeOI區域中形成電晶體的背部電極。此外，對於主體半導體區域中的其他類型之電晶體製造亦僅需一個額外的遮罩。因此，可進一步最佳化程序使得可達成較低成本的製造。該遮罩可為標準的一微影遮罩(例如光阻劑)。
較佳而言，用於製造一併合半導體基材之方法可進一步包括一步驟：(i)在步驟c)之後從SeOI區域移除遮罩層。藉此可移除可能對於SeOI區域中之電子器件的形成無用的第一雜質能級。的確，應保持以上所介紹的存在於主體半導體區域中的第一雜質能級遠離SeOI區域的頂層。較佳而言且根據本發明，可因此保持SeOI區域中所形成的器件之通道不被摻雜。
根據一較佳實施例，遮罩層及/或絕緣層可由氧化物製成，特定而言係藉由一化學氣相沈積(CVD)製程而沈積。因此此類遮罩層易於獲得且另外適合於捕獲摻雜物。可將沈積的氮化矽層或沈積的氧化物層與氮化物層之組合用作一遮罩。然而，從一技術觀點來看，CVD氧化物最具實用性。
有利而言，用於製造併合半導體基材的方法可包括一步驟：(j)在SeOI區域鄰近主體半導體區域的一邊緣區域中提供一間隔物，使得間隔物至少從基底基材之表面延伸直至SeOI層。間隔物可在步驟(i)期間從併合半導體基材移除遮罩層(例如藉由蝕刻)時保護SeOI區域的SeOI層及絕緣層不受損害。根據一變化，在步驟(i)之後可移除間隔物(例如藉由使用磷酸的一濕法蝕刻)。
較佳而言，間隔物之材料可不同於遮罩層及/或絕緣層之一者，較佳為氮化物。對於具有不同蝕刻性質的材料(如氮化物較之氧化物)而言，在蝕刻遮罩層期間保護絕緣層係有可能的。
根據一有利實施例，遮罩層可具有至少20奈米之一厚度。特定而言，遮罩層之厚度不小於20奈米且不大於30奈米。藉由具有此一厚度的一遮罩層，在主體半導體區域中的第一雜質能級可形成一淺雜質區域，該淺雜質區域形成所謂的Vt摻雜能級，而第二個較深的能級可形成接地平面(GP)摻雜能級，且第三個能級(若存在)可形成所謂的井摻雜能級，使得一MOSFET電晶體之通道可在併合半導體基材之主體半導體區域內形成。
有利而言，SeOI層可具有至多20奈米之一厚度(特定而言，SeOI層的厚度不小於10奈米且不大於20奈米)及/或絕緣層可具有至多20奈米之一厚度(特定而言，SeOI層的厚度不小於10奈米且不大於20奈米)。藉由具有此類薄型SeOI層及薄型絕緣層，可將併合半導體基材之SeOI區域中的接地平面能級及井摻雜能級(若存在)定位於絕緣層下方，而同時可在主體半導體區域內以正確深度來設置此等植入能級。因此可達成諸如臨限電壓波動之抑制及因此之SRAM穩定性的特性。
較佳而言，製造併合半導體基材的方法可進一步包括一步驟：提供一淺溝渠隔離物(STI)以將SeOI區域與主體半導體區域分離。藉由具有此類STI，可將SeOI區域與主體半導體區域之井區域分離，且因此可較佳地控制各個區域的背部閘極電壓。
本發明之目的亦以根據第14項技術方案的一併合半導體基材來達成，該併合半導體基材包括：一絕緣體上覆半導體(SeOI)區域，其包括：一基底基材、在基底基材上的一絕緣層、在絕緣層上的一SeOI層及在SeOI層上的一遮罩層；鄰近SeOI區域而提供的一主體半導體區域；及在SeOI區域及主體半導體區域中的一第一雜質區域，其中在SeOI區域中的第一雜質區域在遮罩層中。用前述的併合半導體基材可將植入輪廓含在遮罩層中，且可同時在併合半導體基材的SeOI區域上產生背部電極及在主體半導體區域內產生電晶體之通道。
有利而言，併合半導體基材可另外包括：在SeOI區域及主體半導體區域中的一第二雜質區域，其中在SeOI區域中的第二雜質區域在絕緣層下方且在基底基材之中。藉由在絕緣層下方具有此類摻雜區域，可抑制臨限電壓(Vt)波動且因此達成SRAM穩定性。
較佳而言，併合半導體基材可包括在SeOI區域及主體半導體區域中的一第三雜質區域，其中在SeOI區域中的第三雜質區域在基底基材中的第二雜質區域下方且進一步遠離絕緣層。藉由在絕緣層下方具有此類雜質區域，可抑制臨限電壓(Vt)波動且因此達成SRAM穩定性。
以下將參考圖式來描述本發明方法之有利實施例。
在下文中，將詳細描述根據本發明的方法及器件之特徵及有利實施例。
圖2繪示根據本發明之一第一實施例的一併合半導體基材1。製造併合半導體基材1的製造方法將參考圖3a至3d進行描述。
併合半導體基材1包括具有一絕緣體上覆半導體(SeOI)區域13的一基底基材3，該SeOI區域13包括一絕緣層5、一半導體層7(亦稱為SeOI層)及一遮罩層9。
併合半導體基材1另外包括鄰近SeOI區域13且共用相同基底基材3的一主體半導體區域11。
在此實施例中，基底基材3為Si晶圓，絕緣層5為氧化矽層(亦稱為內埋氧化物(BOX)層)且SeOI層7為一含矽層。但材料之選擇並無限制且可發現其他合適材料(如鍺、砷化鎵等)應用於基材3及SeOI層7。關於絕緣層5，亦可使用除氧化矽之外的絕緣材料。
在此實施例中，SeOI層7之厚度具有至多20奈米的一值，特定而言，其具有從約10奈米至約20奈米之一厚度。絕緣層5具有至多20奈米之一厚度，特定而言，其具有從約10奈米至約20奈米之一厚度。
根據本發明，SeOI區域13進一步包括在SeOI層7上的一遮罩層9。在本此實施例中的遮罩層9為氧化矽。在此背景內容中，藉由化學氣相沈積法來沈積氧化物較佳。亦可將一沈積氮化矽層或沈積氧化物層與氮化物層之組合用作遮罩層9。遮罩層9具有至少20奈米的一厚度，特定而言，其具有從約20奈米至約30奈米之一厚度。
併合半導體基材1進一步包括SeOI區域13中的一第一雜質能級17a及主體半導體區域11中的一第一雜質能級17b，其中SeOI區域13中的第一雜質能級17a含在遮罩層9中。
圖3a)至3d)繪示一種用於製造圖2中所繪示的第一實施例的併合半導體基材1的方法。
圖3a繪示一絕緣體上覆半導體(SeOI)基材1a。在此實施例中的SeOI基材1a包括基底基材3、在基底基材3上的絕緣層5及在絕緣層5上的SeOI層7。可藉由(例如)SmartCUTTM 技術或任何其他合適的絕緣體上覆半導體製造方法來獲得SeOI基材1a。SeOI基材1a可具有任何合適的尺寸或形式，諸如(例如)200 mm或300 mm型晶圓。層3、5及7具有如上已就圖2而提及的關於材料及厚度之屬性。
在下列處理步驟之前可使用(例如)一美國無線電公司(RCA)清潔來清潔SeOI基材1a之表面1b。
參考圖3b，第一實施例中用於製造併合半導體基材1的本發明方法包括在SeOI基材1a之表面1b上提供一遮罩層9。遮罩層9為氧化物層，特定而言為氧化矽層。在此背景內容中，藉由化學氣相沈積來沈積的氧化物較佳。根據一變化，亦可將一沈積氮化矽層或沈積氧化物層與氮化物層之組合用作為遮罩層9。藉由(例如)一化學氣相沈積(CVD)製程而沈積遮罩層9在SeOI基材1a的表面1b上。遮罩層9具有至少20奈米的一厚度，特定而言，其具有從約20奈米至約30奈米之一厚度。
參考圖3c，在第一實施例中用於製造併合半導體基材1的本發明方法進一步包括一步驟：移除遮罩層9、下伏SeOI層7及下伏絕緣層5之一預定區域(例如藉由電漿蝕刻)，以獲得如圖2中所繪示的一主體半導體區域11。因此主體半導體區域11以外未移除材料的區域形成如圖2中所繪示的SeOI區域13。因此主體半導體區域11及SeOI區域13係從同一SeOI基材1a開始形成的。以上移除的預定區域之尺寸係由(例如)電路設計所決定。預定區域之數量級可為(例如)幾平方微米。
根據第一實施例之一變化，圖3b與圖3c中所繪示的步驟可互換。因此，亦可藉由僅移除下伏的SeOI層7及下伏的絕緣層5之一預定區域來形成主體半導體區域11，且接著可在SeOI區域13上獨立地形成遮罩層9。
可在主體半導體區域11與SeOI區域13之間觀察到如圖3c中所繪示的大約40奈米至70奈米之一步階高度h。然而對於隨後的處理步驟(如微影)而言此並非為一問題。
參考圖3d，在第一實施例中用於製造併合半導體基材1的本發明方法進一步包括在併合半導體基材1上提供具有一預定圖案的一第二遮罩15。此第二遮罩15提供用於摻雜步驟的圖案。第二遮罩15的確防止在第二遮罩15所遮蔽的下伏區域中形成一雜質能級。
第二遮罩15不必一定與主體半導體區域11及/或SeOI區域13的表面接觸。根據一變化，亦可如圖7中所繪示將無接觸的一遮罩15b用作第二遮罩15。
仍參考圖3d，在提供第二遮罩15之後，第一實施例中用於製造併合半導體基材1的本發明方法進一步包括一步驟：較佳而言使用離子植入而藉由同時摻雜SeOI區域13及主體半導體區域11來形成一第一雜質能級17a、17b。執行離子植入16使得SeOI區域13中的第一雜質能級17a含在遮罩層9之中。摻雜能級一般由標準技術節點決定。較佳的摻雜物種為能量介於(例如)10 keV至500 keV之間的P、B、As等，且具有(例如)5×1012 /cm2 至5×1013 /cm2 的原子劑量。此摻雜稱為一Vt摻雜且其在SeOI區域13中產生一淺雜質能級17a並在主體半導體區域11中產生一淺雜質能級17b，淺雜質能級17a、17b可用於抑制臨限電壓(Vt)變動。
參考圖3e，第一實施例中用於製造併合半導體基材1的本發明方法進一步包括一步驟：使用離子植入而再次藉由同時摻雜SeOI區域13及主體半導體區域11來形成一第二雜質能級19a、19b。執行離子植入16使得SeOI區域13中的第二雜質能級19a在絕緣層5下方且在主體半導體基材3之中。該摻雜為所謂的一接地平面摻雜(GP)且因此產生比SeOI區域13中的第一雜質能級17a及主體半導體區域11中的第一雜質能級17b更深的一雜質能級19a、19b。
參考圖3f，第一實施例中用於製造併合半導體基材1的本發明方法進一步包括一步驟：使用離子植入而再次藉由同時摻雜SeOI區域13及主體半導體區域11來形成一第三雜質能級21a、21b。執行離子植入16使得SeOI區域13中的第三雜質能級21a在基底基材3中的第二雜質能級19a以下且進一步遠離絕緣層5。該摻雜為所謂的一井摻雜，且因此其產生比SeOI區域13中的第二雜質能級19a及主體半導體區域11中的第二雜質能級19b更深的一雜質能級。
根據變化，圖3d至3f中所繪示的離子植入步驟可互換，因此可以任何次序執行。
根據第一實施例的一進一步變化，步驟(d)及(e)可由一單個步驟替代以形成一單個的較深摻雜能級。即根據圖5中所繪示的一變化，用於製造併合半導體基材1的本發明方法可包括兩個摻雜步驟：(1)如圖3d中所繪示，藉由同時摻雜SeOI區域13及主體半導體區域11來形成一第一雜質能級17a、17b；及(2)藉由同時摻雜SeOI區域13及主體半導體區域11來形成另一雜質能級18a、18b。
進行同時摻雜使得SeOI區域13中的該雜質能級18a在絕緣層5下方且在基底基材3之中。該摻雜為一較深摻雜且因此產生比SeOI區域13中的第一雜質能級17a及主體半導體區域11中的第一雜質能級17b更深的一雜質能級。因此，根據此變化，在主體半導體區域11中的主體電晶體可僅包括兩個雜質能級。
接著在上述植入步驟之後移除第二遮罩15(例如藉由蝕刻)。
參考圖3g，第一實施例中用於製造併合半導體基材1的本發明方法進一步包括一步驟：從SeOI區域13移除遮罩層9。藉此可移除一般對於SeOI區域中之電子器件的形成無用的第一雜質能級17a。一般係藉由蝕刻來移除遮罩層9。針對氧化物遮罩通常可使用HF浸液，且針對(例如)氮化物可使用H3 PO4 。在遮罩層9中的摻雜物具有比未經摻雜之一遮罩層9更快達成蝕刻之積極副作用。
因此，達成在SeOI區域13中形成之SeOI電晶體包括兩個雜質能級19a、21a而在主體半導體區域11中之電晶體包括三個雜質能級17b、19b及21b的一併合半導體基材。
參考圖3h，第一實施例中用於製造併合半導體基材1的本發明方法進一步包括一步驟：在SeOI區域13與主體半導體區域11之間(特定而言在其等中所形成的諸電子器件之間)提供一淺溝渠隔離物(STI)23以防止區域11與13之間的電流洩漏。在所植入的雜質能級19a、21a、17b、19b及21b以上及諸STI 23之間的區域係由氧化物層(較佳而言為CVD沈積氧化矽25a、25b)及氮化物27a、27b填充。同時用到STI壓緊以作為一植入活性化退火步驟。
用上述製程可以具有成本效率的一方式而獲得一併合半導體基材1，理由如下：併合半導體基材1之兩個區域SeOI區域13及主體半導體區域11係於相同條件之下使用一單個摻雜遮罩15而摻雜的。因此對於主體半導體區域11中的每個電晶體類型(n型或p型)僅需提供一個保護遮罩，而在SeOI區域13中同時產生背部電極。對於主體半導體區域11中的其他類型電晶體之製造僅需一個額外遮罩。因此可進一步最佳化用於製造一併合半導體基材的程序，使得可達成一較低成本之製造。
由於並非器件所需要的第一雜質能級17a含在遮罩層9中，因此該第一雜質能級17a可在圖3d、3e及3f所繪示之實施步驟的任何一者之後與遮罩層9一起被移除。因此可將遮罩層9僅視為一犧牲層。
此外，可調整實施條件使得SeOI區域13中的較深雜質能級18a或19a在絕緣層5下方且在基底基材3之中。此類植入輪廓有助於抑制在SeOI區域13中之電晶體的臨限電壓(Vt)波動，且若在SRAM應用中用到所獲得的併合半導體基材1則亦可達成改良的SRAM穩定性。
圖4a至4h繪示本發明之發明方法的一第二實施例。與第一實施例相比，第二實施例在SeOI區域13中鄰近主體半導體區域11的一邊緣區域中提供一額外的間隔物29。該額外的間隔物29至少從主體半導體基材3之表面延伸直至SeOI層7。
第二實施例包括與第一實施例中之處理步驟實質上相同的處理步驟，且因此將不再重複描述圖4a、4b、4d至4f及4h中所繪示的步驟而是以引用的方式併入此處。在圖3a至3h與圖4a至4h中具有相同元件符號的元件相互對應，且因此在此實施例之描述中不再重複其等之屬性而是以引用的方式併入此處。
根據第二實施例，用於製造併合半導體基材1的本發明方法包括圖4c中所繪示的在鄰近主體半導體區域11之SeOI區域13之一邊緣區域內提供一額外的間隔物29的一步驟。該額外的間隔物29至少從基底基材3之表面延伸直至SeOI層7與遮罩層9之間的界面31。
在圖3g及圖4g中所繪示的步驟(i)期間，間隔物29保護SeOI區域13之SeOI層7及絕緣層5在從併合半導體基材1移除遮罩層9(例如藉由蝕刻)時不受損壞。
根據此實施例，間隔物29為氮化物。由於氮化物較之用於遮罩層9及絕緣層5的氧化物具有不同的蝕刻屬性，因此其係在遮罩層9之蝕刻期間保護絕緣層5之一合適材料的一個實例。此效果因此可由顯示不同蝕刻特性之間隔物29及遮罩層9之任何材料選擇而達成。
根據圖6中所繪示的第二實施例之一變化，間隔物29至少從基底基材3之表面延伸直至遮罩層9之上表面33。
如圖4g中所繪示，在移除第二遮罩15及遮罩層9之後移除間隔物29(例如藉由使用磷酸的濕法蝕刻)。
根據本發明的製程之第二實施例具有可在遮罩層9之蝕刻期間防止絕緣層5及SeOI層7之一底切的額外優點。
因此，就對兩個區域之摻雜僅需提供一個遮罩15而言，用以上所揭示的併合半導體基材1之製程的實施例及變化可達成實施起來較便宜的一製程。此外同時可控制在併合半導體基材1上所形成之器件的電氣特性。
1．．．併合半導體基材
1a．．．絕緣體上覆半導體(SeOI)基材
1b．．．SeOI基材之表面
3．．．基底基材
5．．．絕緣層
7．．．半導體層
9．．．遮罩層
11．．．主體半導體區域
13．．．絕緣體上覆半導體(SeOI)區域
15．．．第二遮罩
15b．．．遮罩
16．．．離子植入
17a．．．雜質能級
17b．．．雜質能級
19a．．．雜質能級
19b．．．雜質能級
21a．．．雜質能級
21b．．．雜質能級
23．．．一淺溝渠隔離物(STI)
25a．．．CVD沈積氧化矽
25b．．．CVD沈積氧化矽
27a．．．氮化物
27b．．．氮化物
29．．．間隔物
31．．．界面
33．．．遮罩層之上表面
101．．．併合半導體器件
103．．．主體基材
105．．．內埋絕緣氧化物(BOX)層
111．．．主體半導體區域
113．．．絕緣體上覆半導體(SeOI)區域
123．．．淺溝渠隔離物(STI)
圖1繪示從先前技術中所知的一習知併合半導體器件之一橫截面圖；
圖2繪示根據一第一實施例的併合半導體器件之一橫截面圖；
圖3a至3h繪示用於製造圖2之第一實施例的併合半導體基材1的一種方法；
圖4a至4h繪示用於製造第二實施例的併合半導體基材1的一種方法；
圖5繪示根據第一實施例之一變化來提供雜質能級的步驟，其中圖3d及圖3e中所繪示的兩個植入步驟分別由一單個植入步驟替代；
圖6繪示根據圖4c中所繪示之第二實施例的一變化來提供一間隔物29的一步驟；及
圖7繪示第一實施例的一進一步變化。
1．．．併合半導體基材
3．．．基底基材
5．．．絕緣層
7．．．半導體層
9．．．遮罩層
11．．．主體半導體區域
13．．．絕緣體上覆半導體(SeOI)區域
17a．．．雜質能級
17b．．．雜質能級

Claims (15)

  1. 一種用於製造一併合半導體基材的方法，該方法包括以下步驟：(a)提供一併合半導體基材，其包括一絕緣體上覆半導體(SeOI)區域(13)及一主體半導體區域(11)，該SeOI區域(13)包括在一基底基材(3)上的一絕緣層(5)及在該絕緣層(5)上的一SeOI層(7)，其中該SeOI區域(13)與該主體半導體區域(11)共用該同一基底基材(3)；(b)在該SeOI區域(13)上提供一遮罩層(9)；(c)藉由同時摻雜該SeOI區域(13)及該主體半導體區域(11)而形成一第一雜質能級(17a、17b)，使得在該SeOI區域(13)中的該第一雜質能級(17a)包含於該遮罩層(9)中；及(d)藉由同時摻雜該SeOI區域(13)及該主體半導體區域(11)而形成一第二雜質能級(19a、19b)，使得在該SeOI區域(13)中的該第二雜質能級(19a)在該絕緣層(5)下方且在該基底基材(3)之內。
  2. 如請求項1之製造一併合半導體基材的方法，該方法進一步包括以下步驟：(e)藉由同時摻雜該SeOI區域(13)及該主體半導體區域(11)而形成一第三雜質能級(21a、21b)，使得在該SeOI區域(13)中的該第三雜質能級(21a)在該基底基材(3)中的該第二雜質能級(19a)以下且進一步遠離該絕緣層(5)。
  3. 如請求項1或2之製造一併合半導體基材的方法，該方法進一步包括以下步驟：(g)提供一絕緣體上覆半導體(SeOI)基材(1a)；在該SeOI基材(1a)上形成該遮罩層(9)；及移除該遮罩層(9)、該下伏SeOI層(7)及該下伏絕緣層(5)之一預定區域以獲得該主體半導體區域(11)。
  4. 如請求項1或2之製造一併合半導體基材的方法，該方法包括以下步驟：(h)在該併合半導體基材上提供具有一預定圖案之一第二遮罩(15)以防止在步驟c)、d)及e)之至少一者期間在由該第二遮罩(15)所遮蔽的區域內形成一雜質能級。
  5. 如請求項1或2之製造一併合半導體基材的方法，該方法包括以下步驟：(i)在步驟c)之後從該SeOI區域(13)移除該遮罩層(9)。
  6. 如請求項1或2之製造一併合半導體基材的方法，其中該遮罩層(9)及/或該絕緣層(5)由氧化物製成。
  7. 如請求項1或2之製造一併合半導體基材的方法，該方法進一步包括以下步驟：(j)在鄰近該主體半導體區域(11)之該SeOI區域(13)之一邊緣區域中提供一間隔物(29)，使得該間隔物(29)至少從該基底基材(3)之表面延伸直至該SeOI層(7)。
  8. 如請求項7之製造一併合半導體基材的方法，該方法進一步包括移除該間隔物(29)的一步驟，該步驟特定而言 在步驟(j)之後。
  9. 如請求項7之製造一併合半導體基材的方法，其中該間隔物(29)由異於該遮罩層(9)的一材料製成，該材料特定而言為氮化物。
  10. 如請求項1或2之製造一併合半導體基材的方法，其中該遮罩層(9)具有至少20奈米之一厚度，特定而言，該遮罩層(9)之該厚度不小於20奈米且不大於30奈米。
  11. 如請求項1或2之製造一併合半導體基材的方法，其中該SeOI層(7)具有至多20奈米之一厚度，特定而言，該SeOI層(7)之該厚度不小於10奈米且不大於20奈米，及/或其中該絕緣層(5)具有至多20奈米之一厚度，特定而言，該絕緣層(5)之該厚度不小於10奈米且不大於20奈米。
  12. 如請求項1或2之製造一併合半導體基材的方法，該方法進一步包括一步驟：提供一淺溝渠隔離物(STI)(23)以將該SeOI區域(13)與該主體半導體區域(11)分離。
  13. 一種併合半導體基材，其包括：一絕緣體上覆半導體(SeOI)區域(13)，其中該SeOI區域(13)包括：一基底基材(3)、在該基底基材(3)上的一絕緣層(5)、在該絕緣層(5)上的一SeOI層(7)及在該SeOI層(7)上的一遮罩層(9)；鄰近該SeOI區域(13)而提供的一主體半導體區域(11)；在該SeOI區域(13)及該主體半導體區域(11)中的一第 一雜質區域(17a、17b)，其中在該SeOI區域(13)中的該第一雜質區域(17a)包含於該遮罩層(9)中；及在該SeOI區域(13)及該主體半導體區域(11)中的一第二雜質能級(19a、19b)，其中在該SeOI區域(13)中的該第二雜質能級(19a)係在該絕緣層(5)下方且在該基底基材(3)之內。
  14. 如請求項13之併合半導體基材，其中該SeOI區域(13)與該主體半導體區域(11)共用該同一基底基材(3)。
  15. 如請求項13之併合半導體器件，其進一步包括在該SeOI區域(13)及該主體半導體區域(11)中的一第三雜質區域(21a、21b)，其中在該SeOI區域(13)中的該第三雜質區域(21a)係在該基底基材(3)中的該第二雜質區域(19a)以下且進一步遠離該絕緣層(5)。
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