KR100344763B1 - 반도체장치의 소자격리방법 - Google Patents
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Abstract
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 기판의 소자격리영역을 소정 깊이로 제거하여 트렌치를 형성하고 이를 절연물질로 충전시켜 정의할 때 트렌치의 상부 및 하부 모서리의 굴곡(corner rounding) 및 기계적 스트레스를 감소시키므로서 졍션누설전류를 감소시켜 메모리소자의 리프레쉬 타임을 개선하도록 한 반도체장치의 트렌치형 소자격리방법에 관한 것이다. 본 발명에 따른 반도체장치의 소자격리방법은 소자격리영역을 노출시키는 마스크층을 반도체기판 상의 소정부위에 형성하는 단계와, 노출된 반도체기판 표면에 위치한 마스크층의 측면에 측벽스페이서를 소정의 두께로 형성하는 단계와, 마스크층과 측벽스페이서로부터 보호되지 않는 반도체기판을 소정 깊이로 제거하여 트렌치를 형성하는 단계와, 트렌치 표면에 산화보조층을 형성하는 단계와, 산화보조층을 포함하는 트렌치부위의 반도체기판을 산화시켜 트렌치 부위를 충전하는 산화막을 형성하는 단계와, 마스크층과 측벽스페이서를 제거하는 단계를 포함하는 공정으로 이루어진다.
Description
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 기판의 소자격리영역을 소정 깊이로 제거하여 트렌치를 형성하고 이를 절연물질로 충전시켜 정의할 때 트렌치의 상부 및 하부 모서리의 굴곡(corner rounding) 및 기계적 스트레스를 감소시키므로서 졍션누설전류를 감소시켜 메모리소자의 리프레쉬 타임을 개선하도록 한 반도체장치의 트렌치형 소자격리방법에 관한 것이다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
일반적인 LOCOS(Local Oxidation of Silicon) 방법으로 소자를 격리하는 경우 발생하는 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법이 개발되었다. 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법으로는 스트레스 완충용 버퍼산화막의 두께를 낮추고 반도체기판과 질화막 사이에 다결정실리콘층을 개입시킨 PBLOCOS(Poly Si Buffered LOCOS), 버퍼산화막의 측벽을 질화막으로 보호하는 SILO(Sealed Interface LOCOS), 그리고, 반도체기판 내에 필드산화막을 형성시키는 리세스(Recessed) LOCOS 기술들이 있다.
그러나, 상기 기술들은 격리 영역 표면의 평탄도와 정밀한 디자인 룰(Design Rule) 등의 이유로 256M DRAM급 이상의 집적도를 갖는 차세대 소자의 소자격리기술로 적합하지 않게 되었다.
따라서, 기존의 여러 소자격리기술들의 문제점을 극복할 수 있는 BOX(buried oxide)형 얕은트렌치소자격리(shallow trench isolation) 기술이 개발되었다. BOX형 소자격리기술 반도체기판에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘 또는 불순물이 도핑되지 않은 다결정실리콘을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성영역의 손실이 전혀 없으며, 또한, 산화막을 메립하고 에치 백(etch back)하여 평탄한 표면을 얻을 수 있다.
도 1a 내지 도 1d는 종래 기술에 따른 얕은 트렌치를 이용한 소자격리방법을 도시하는 공정도이다.
도 1a를 참조하면, 반도체기판(11) 상에 열산화 방법으로 버퍼산화막(13)을 형성하고, 이 버퍼산화막(13) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 마스크층(15)을 형성한다.
그리고, 마스크층(15) 및 버퍼산화막(13)을 포토리쏘그래피 방법으로 반도체기판(11)이 노출되도록 순차적으로 패터닝하여 소자격리영역과 활성영역을 한정한다.
도 1b를 참조하면, 마스크층(15)을 마스크로 사용하여 반도체기판(11)의 노출된 소자격리영역을 소정 깊이로 식각하여 트렌치(17)를 형성한다. 상기에서 트렌치(17)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다.
도 1c를 참조하면, 마스크층(15) 상에 산화실리콘을 트렌치(17)를 채우도록 CVD 방법으로 증착한다. 그리고, 산화실리콘을 마스크층(15)이 노출되어 화학-기계적연마(Chemical-Mechanical Polishing : 이하, CMP라 칭함) 방법 또는 RIE 방법으로 에치 백하여 트렌치(17) 내에만 잔류되도록 한다. 이 때, 트렌치(17) 내에 잔류하는 산화실리콘은 소자를 분리하는 필드산화막(19)이 된다.
도 1d를 참조하면, 마스크층(15) 및 버퍼산화막(13)을 습식 식각 방법으로 순차적으로 제거하여 반도체기판(11)의 활성영역을 노출시킨다. 이 때, 필드산화막(19)의 반도체기판(11)의 표면 보다 높은 부분도 식각되어 단차가 감소된다. 이때, 기판(11)의 상부 표면과 만나는 필드산화막(19)의 상부 표면부위에 홈이 형성되어 이후 형성되는 게이트 형성물질이 이 홈 부위에 잔류하여 게이트-게이트 사이 또는 게이트-캐패시터 사이의 단락을 유발하는 원인을 제공한다.
이와 같은 구조의 필드산화막이 형성된 기판(11)의 활성영역에 트랜지스터의 n형 불순물 확산영역을 형성하고 여기에 디램(DRAM) 소자의 캐패시터 스토리지전극 노드 콘택을 형성한 경우, 필드산화막(19)과 기판(11)의 상부 모서리(C1)와 하부 모서리(C2)에 전계가 집중되어 전계값이 최대치를 갖게 된다.
즉, 스토리지노드 콘택인 불순물 확산영역에 소정의 전압(약 2.0V)를 인가하고 기판의 벌크에 -1.0V의 전압을 인가하는 조건에서 리버스 누설전류(reverse leakage current)를 측정하면 불순물 확산영역에서 기판의 벌크로 누설되는 성분과 불순물 확산영역과 필드산화막의 모서리에서 벌크로 누설되는 성분이 모두 벌크단자로 손실되어, 결국 캐패시터에 저장된 전하가 소모되어 리프레쉬 타임이 감소된다. 왜냐하면, 리프레쉬 타임은 누설전류량에 반비례하기 때문이다.
상술한 종래의 반도체장치의 소자격리방법은 실리콘기판의 기계적 스트레스에 기인한 실리콘 결정의 전위(dislocation)이 심화되어 n형 졍션의 공핍영역에서 전자 트랩(electron trap)현상이 발생하고, 또한, 트렌치 코너 모서리부에서의 전계집중으로 졍션누설전류가 증가하는 문제점이 있다.
따라서, 본 발명의 목적은 기판의 소자격리영역을 소정 깊이로 제거하여 트렌치를 형성하고 이를 절연물질로 충전시켜 정의할 때 트렌치의 상부 및 하부 모서리의 굴곡(corner rounding) 및 기계적 스트레스를 감소시키므로서 졍션누설전류를 감소시켜 메모리 소자의 리프레쉬 타임을 개선하도록 한 반도체장치의 트렌치형 소자격리방법을 제공함에 있다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체장치의 소자격리방법은 소자격리영역을 노출시키는 마스크층을 반도체기판 상의 소정부위에 형성하는 단계와, 노출된 반도체기판 표면에 위치한 마스크층의 측면에 측벽스페이서를 소정의 두께로 형성하는 단계와, 마스크층과 측벽스페이서로부터 보호되지 않는 반도체기판을 소정 깊이로 제거하여 트렌치를 형성하는 단계와, 트렌치 표면에 산화보조층을 형성하는 단계와, 산화보조층을 포함하는 트렌치부위의 반도체기판을 산화시켜 트렌치 부위를 충전하는 산화막을 형성하는 단계와, 마스크층과 측벽스페이서를 제거하는 단계를 포함하는 공정으로 이루어진다.
상기 산화보조층을 형성하는 단계와 상기 산화막을 형성하는 단계는 트렌치를 포함하는 마스크층과 측벽스페이서 상에 폴리실리콘층으로 산화보조층을 소정 두께로 형성하는 단계와, 산화보조층과 마스크층 및 측벽스페이서의 일부를 마스크층의 표면이 노출되도록 화학기계연마법으로 평탄화하여 산화보조층을 트렌치 부위에 일차 잔류시키는 단계와, 일차 잔류한 산화보조층에 비등방성식각을 실시하여 트렌치 표면에만 이차 잔류시키는 단계와, 이차 잔류된 산화보조층과 트렌치를 이루는 반도체기판을 산화시켜 산화막을 형성하는 단계를 더 포함하여 이루어진다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도
도 2a 내지 도 2g는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도
일반적으로 트렌치를 이용하는 셀간의 격리방법으로 STI(shallow trench isolation)을 형성하는 경우, 트렌치 매립물질로 산화실리콘(silicon oxide)을 사용한다. 따라서, 트렌치의 물리적인 임계치수(critical dimension)에 의하여 소자격리(isolation) 특성이 좌우된다.
따라서, 본 발명에서는 트렌치형 소자격리방법을 이용하되 트렌치 패터닝시, 기판식각용 마스크패턴의 측면에 측벽스페이서를 형성하여 정의된 트렌치의 크기보다 작은 트렌치를 형성하여 트렌치식각시에 기판에 직접적으로 영향을 주는 기계적 스트레스를 완화하고, 트렌치를 절연물질로 증착하여 매립하는 대신 국부적인 산화공정으로 산화막을 형성하여 충전시키므로서 트렌치의 코너라운딩(corner rounding)을 최대화하여 전계집중을 감소시킨다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2g는 본 발명에 따른 트렌치를 이용한 반도체장치의 소자격리방법을 도시하는 공정 단면도이다.
도 2a를 참조하면, 반도체기판(20) 상에 열산화 방법으로 버퍼산화막을 형성하고, 이 버퍼산화막 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착한다.
그리고, 질화실리콘 및 버퍼산화막을 포토리쏘그래피 방법으로 반도체기판(20)의 소정부분이 노출되도록 순차적으로 패터닝하여 소자격리영역과 활성영역을 한정하는 버퍼산화막패턴(21)을 개재시킨 잔류한 질화막으로 이루어진 마스크층(22)을 형성한다. 이때, 마스크층(22)이 노출시키는 기판(20) 표면이 최종적으로 소자격리막인 필드산화막이 형성될 부위이다.
그리고, 노출된 기판(20) 표면을 포함하는 마스크층(22)상에 산화막을 화학기상증착으로 증착한 후 에치백을 실시하여 마스크층(22)과 잔류한 버퍼산화막(21) 측면에 잔류한 산화막으로 이루어진 측벽스페이서(23)를 형성한다. 이때, 증착되는 산화막의 두께는 300-600Å로 한다. 따라서, 노출된 기판(20) 표면은 최종 필드산화막이 형성될 부위보다 좁아지게된다.
그 다음, 마스크층(22)과 측벽스페이서(23)를 식각마스크로 사용하여 반도체기판(20)의 노출된 소자격리영역을 소정 깊이로 식각하여 트렌치(T)를 형성한다. 상기에서 트렌치(T)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다. 최종 필드산화막이 형성될 부위보다 좁은 영역에 기계적인 작용으로 기판부위를 직접 식각하므로 종래 기술에 비하여 기계적 충격을 받는 기판의 식각부위가 축소되어 실리콘결정의 전위(dislocation) 등 기판(20)이 받는 기계적 스트레스가 감소된다.
도 2b를 참조하면, 트렌치(T) 표면을 포함하는 마스크층(22)과 측벽스페이서(23)상에 산화공정으로 트렌치(T)를 충전시킬 실리콘층을 제공하기 위하여 소정 두께의 폴리실리콘층(24)을 화학기상증착으로 형성한다. 이때, 증착되는 폴리실리콘층(24)의 두께는 300-600Å 정도로 하여 트렌치(T)를 완전히 매립하지 않고 그 표면을 적당한 두께로 덮도록 한다.
도 2c를 참조하면, 폴리실리콘층, 마스크층 및 측벽스페이서의 일부를 화학기계적연마(CMP)로 제거하여 기판(20)의 상부구조를 평탄화한다. 이때, 마스크층(220)이 소정 두께로 잔류하도록 CMP를 실시한다. 따라서, 기판(20) 상부구조의 표면은 질화막으로 이루어진 잔류한 마스크층(220), 산화막으로 이루어진 잔류한 측벽스페이서(230), 그리고, 트렌치 표면에 잔류한 폴리실리콘층(240)들의 상부표면이 평탄화된 구조를 갖게 된다.
도 2d를 참조하면, 폴리실리콘이 산화막 및 질화막과 식각선택비가 크므로 잔류한 폴리실리콘층의 상부를 잔류한 패드산화막(21) 하부의 기판(20) 표면과 비슷한 수준(level)을 갖도록 제거하여 이차 잔류한 폴리실리콘층(241)으로 이루어진 산화보조층(241)을 형성한다. 이때, 산화보조층(241)은 폴리실리콘을 가볍게 에치백(light etch)하여 잔류시켜 형성한다. 따라서, 산화막으로 이루어진 잔류한 측벽스페이서(230)의 측변이 노출된다.
도 2e를 참조하면, 트렌치의 표면에 폴리실리콘으로 이루어져 잔류한 산화보조층과 그 하부에 위치한 기판을 이루는 실리콘을 산화시켜 소자격리막인 필드산화막이 될 산화막(242)을 형성한다. 이때, 산화공정은 1000-1200℃ 온도조건과 산소분위기의 열산화공정(thermal oxidation)으로 실시하며, 산화반응이 트렌치 표면의 산화보조층 및 그 와 인접한 기판(20) 까지 진행되도록하여 디자인 룰에 적합한 부위까지 산화막(242)이 형성되도록 한다. 따라서, 수평방향으로 산화막(242)이 형성되는 부위는 잔류한 마스크층(220)의 패턴경계 하부까지 된다.
도 2f를 참조하면, 질화막으로 이루어진 마스크층을 습식식각으로 제거한다. 따라서, 기판의 트렌치부위에는 산화막으로 채워지고 나머지 기판(20) 상에는 패드산화막이 잔류하며 또한 트렌치 상부 표면과 기판의 경계부에는 잔류한 측벽스페이서가 잔류한다.
그리고, 잔류한 패드산화막과 측벽스페이서 및 산화막 상부표면 일부를 습식식각으로 제거하여 기판(20) 표면을 노출시킨다.
따라서, 열산화로 형성된 산화막(243)은 최종 필드산화막(243)이 되며, 이때,기판(20)과 접하는 필드산화막(243)의 상부 모서리와 하부 모서리는 둥근형태의 코너 라운딩 형상을 갖게되어 모서리 부위에 전계가 집중되는 현상을 완화시킨다.
도 2g를 참조하면, 기판상의 활성영역에 게이트절연막(도시안함)을 개재한 게이트패턴(도시안함)을 형성한 다음, 소스/드레인을 이루는 불순물 확산영역을 형성하기 위하여 기판 보호용 버퍼산화막(25)을 다시 기판상에 형성한다.
그리고, 불순물 이온주입을 기판에 실시하여 불순물 확산영역(26)을 형성한다. 이때, 이온주입은 n형 불순물로 P 또는 As 등을 사용하며, 형성된 불순물 확산영역(26)은 이후 형성되는 캐패시터의 스토리지노드 콘택부위가 된다.
캐패시터를 포함하는 디램소자 제조가 완료된 후, 스토리지노드 콘택인 불순물 확산영역에 소정의 전압(약 2.0V)를 인가하고 기판의 벌크에 -1.0V의 전압을 인가하는 조건에서 리버스 누설전류(reverse leakage current)를 측정하면 불순물 확산영역에서 기판의 벌크로 누설되는 성분과 불순물 확산영역과 필드산화막의 모서리에서 벌크로 누설되는 성분이 모두 벌크단자로 손실양이 감소하여, 결국 캐패시터에 저장된 전하가 소모가 방지되어 리프레쉬 타임이 증가된다. 왜냐하면, 리프레쉬 타임은 누설전류량에 반비례하기 때문이다.
따라서, 본 발명은 실리콘기판의 기계적 스트레스에 기인한 실리콘 결정의 전위(dislocation)를 완화하고, 트렌치 코너 모서리를 둥글게 형성하여 전계집중을 분산시키고 n형 졍션의 공핍영역에서의 전자트랩에 의한 리버스 졍션누설전류를 감소시키는 장점이 있다.
Claims (5)
- 반도체 기판상의 소정부위에 버퍼 산화막과 소자격리영역을 노출시키는 마스크층을 차례로 형성하는 단계와,상기 마스크층의 측면에 측벽스페이서를 소정의 두께로 형성하는 단계와,상기 마스크층과 상기 측벽스페이서로부터 보호되지 않는 상기 반도체기판을 소정 깊이로 제거하여 트렌치를 형성하는 단계와,상기 트렌치를 포함하는 상기 마스크층과 상기 측벽스페이서 상에 폴리실리콘층을 소정 두께로 형성한 다음, 상기 폴리실리콘층과 상기 마스크층 및 상기 측벽스페이서의 일부를 상기 마스크층의 표면이 노출되도록 평탄화하고 상기 폴리실리콘층을 트렌치 부위에 일차 잔류시키고, 상기 일차 잔류한 폴리실리콘층에 비등방성식각을 실시하여 상기 트렌치 표면에만 잔류시키는 산화보조층을 형성하는 단계와,상기 잔류된 산화보조층과 측벽스페이서 및 상기 트렌치를 이루는 상기 반도체기판을 산화시켜 상기 산화막을 형성하는 단계와,상기 마스크층과 상기 측벽스페이서를 제거하는 단계로 이루어진 반도체장치의 소자격리방법.
- 청구항 1에 있어서, 상기 산화보조층을 형성하는 단계에서 평탄화는 화학적기계연마방법을 사용하는 것을 특징으로 하는 반도체장치의 소자격리방법
- 청구항 1에 있어서, 상기 산화는 산소분위기에서 1000-1200℃ 온도하에서 열산화공정을 실시하는 것으로 이루어진 것이 특징인 반도체장치의 소자격리방법.
- 청구항 1에 있어서, 상기 산화막은 캐패시터 스토리지노드 콘택이 되는 소자의 활성영역을 정의하는 필드산화막인 것이 특징인 반도체장치의 소자격리방법.
- 청구항 1에 있어서, 상기 마스크층과 상기 측벽스페이서는 습식식각으로 차례로 제거하는 것이 특징인 반도체장치의 소자격리방법.
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1999
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