KR20010081253A - 트랜지스터 형성방법 - Google Patents
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Abstract
본 발명은 트랜지스터 형성방법에 관한 것으로, 종래 트랜지스터 형성방법은 트랜지스터의 채널부분과 반도체기판이 직접 접합되어 있으므로 접합 커패시턴스 및 채널 누설전류가 크고, 이를 이용하여 디램셀, 에스램셀을 구성하는 경우에는 반도체기판간 누설전류와 접합 커패시턴스에의해 데이터 저장시간이 제한되어 메모리셀 불량이 발생하거나 셀의 열화로 인해 신뢰도가 저감될 뿐만 아니라 접합 커패시턴스에 비례하여 고용량의 커패시터가 있어야 데이터 저장시간을 확보할 수 있고, 비트라인당 연결할 수 있는 셀의 갯수도 제한적인 문제점이 있었다. 따라서, 본 발명은 반도체기판 상부에 차례로 패드산화막, 제 1질화막을 형성하고, 격리영역을 정의하여 상기 제 1질화막을 식각한 후 이를 하드마스크로 패드산화막 및 반도체기판의 일부를 식각하여 트랜치를 형성하는 제 1공정과; 상기 형성한 트랜치의 측면을 산화하여 제 1산화영역을 얇게 형성하고, 상기 구조 상부전면에 제 2질화막을 증착한 후 이를 식각하여 상기 제 1산화영역 및 제 1질화막의 측면에 측벽을 형성하고, 이를 마스크로 상기 트랜치부분을 등방성식각하여 인접 트랜치 하부와 연결이 되도록 공동을 형성한 다음, 그 부분을 산화하여 제 2산화영역을 형성하는 제 2공정과; 상기 웨이퍼 상부에 격리산화막을 증착하고, 제 1질화막이 드러나도록 평탄화하는 제 3공정과; 상기 제 1질화막을 제거하고 반도체기판 상에 이온을 주입하여 웰 및 채널을 형성하고, 패드산화막을 제거한 후 반도체기판 상부에 버퍼산화막을 성장시키는 제 4공정과; 상기 구조 상부전면에 제 3질화막을 형성하고, 게이트가 형성될 영역을 정의하여 그 부분의 제 3질화막, 버퍼산화막 및 제 2산화영역에 의해 격리된 반도체기판의 일부를 식각하여 매립 게이트 홀을 형성한 후 상기 반도체기판상에 산화막을 얇게 형성하고, 상기 구조 상부전면에 제 4질화막을 형성한 다음 상기 게이트 홀 하부의 반도체기판상에 이온을 재 주입하여 채널을 형성하고, 제 4질화막을 전면식각하여 상기 게이트 홀의 측면에 질화막측벽을 형성하면서 상기 산화막을 제거하는 제 5공정과; 상기 형성한 게이트 홀 하부의 반도체기판 상에 게이트산화막을 형성하고, 상기 웨이퍼 상부에 차례로 게이트도전막, 캡질화막, 캡산화막을 증착하는 제 6공정과; 상기 구조를 제 3질화막이 드러나도록 화학적 물리적 연마방식으로 평탄화하면서 매립게이트가 게이트 도전막, 캡질화막, 캡산화막의 3층구조를 이루도록 한 후 제 3질화막을 제거하고, 상기 격리된 반도체기판 상에 이온을 주입하여 소스/드레인영역을 형성하는 제 7공정으로 이루어지는 트랜지스터 형성방법을 통해 활성영역을 반도체기판으로부터 완전히 격리하고, 매립형 게이트를 사용함으로써 소스/드레인영역과 반도체기판과의 접합면적을 줄여 접합 커패시턴스를 감소시키고, 외부기판전압과 절연된 채널부분의 채널 누설전류를 줄여 소자 스피드와 데이터 저장시간을 증가시킴은 물론이고, 반도체기판에 별도의 전원을 인가할 필요가 없으므로 부가적인 회로를 줄이며, 소자간 격리영역의 감소로인해 소자의 크기를 줄일 수 있을 뿐만 아니라 게이트의 평탄화 공정에의해 별도의 평탄화 공정이 없이도 셀간의 상층부 격리가 용이하도록 한 효과가 있다.
Description
본 발명은 트랜지스터 형성방법에 관한 것으로, 특히 메모리 셀을 이루는 트랜지스터를 형성함에 있어서 소자영역과 기판영역을 전기적으로 분리하고, 게이트를 매립함으로써 소스/드레인영역과 트랜지스터 채널영역의 접촉면적을 줄여 접합 커패시턴스를 감소시키고, 이를 통해 소자의 속도 및 데이터 저장시간을 증가시킴과 아울러 소자의 크기를 줄이기에 적당하도록 한 트랜지스터 형성방법에 관한 것이다.
종래 트랜지스터 형성방법의 일실시예를 도 1a 내지 도 1d의 수순단면도를 참고하여 설명하면 다음과 같다.
반도체기판(1) 상부에 차례로 패드산화막(2), 제 1질화막(3)을 형성하고, 격리영역을 정의하여 상기 제 1질화막(3)을 식각한 후 이를 하드마스크로 패드산화막(2) 및 반도체기판(1)의 일부를 식각하여 트랜치를 형성하는 제 1공정과; 상기 형성한 트랜치의 측면을 산화하여 제 1산화영역(4)을 형성하고, 상기 구조 상부전면에 제 2질화막(5)을 증착한 후 이를 식각하여 상기 제 1산화영역(4) 및 제 1질화막(3)의 측면에 측벽을 형성하고, 이를 마스크로 상기 트랜치부분을 등방성식각하여 공동을 형성한 다음, 그 부분을 산화하여 제 2산화영역(6)을 형성하는 제 2공정과; 상기 제 2질화막(5)을 제거하고, 웨이퍼 상부에 격리산화막(7)을 증착한 후 제 1질화막(3)이 드러나도록 평탄화하는 제 3공정과; 상기 제 1질화막(3)을 제거하고, 잔류하는 패드산화막(2)을 버퍼막으로 상기 반도체기판(1) 상에 이온을 주입하여 웹 및 채널을 형성한 후 패드산화막(2)을 제거하고, 반도체기판(1) 상부에 게이트산화막(8)을 성장하는 제 4공정과; 상기 구조 상부전면에 폴리실리콘막(9)을 증착하고, 이를 게이트의 형태에 맞추어 패터닝하여 게이트를 형성한 후 상기 폴리실리콘막(9)을 마스크로 상기 반도체기판(1)상에 소스/드레인영역(10)을 형성하는 제 5공정으로 이루어진다.
먼저, 도 1a에 도시한 바와 같이 반도체기판(1) 상부에 차례로 패드산화막(2), 제 1질화막(3)을 형성하고, 격리영역을 정의하여 상기 제 1질화막(3)을 식각한 후 이를 하드마스크로 패드산화막(2) 및 반도체기판(1)의 일부를 식각하여 트랜치를 형성한다.
그 다음, 도 1b에 도시한 바와 같이 상기 형성한 트랜치의 측면을 산화하여 얇은 제 1산화영역(4)을 형성하고, 상기 구조 상부전면에 제 2질화막(5)을 증착한 후 이를 식각하여 상기 제 1산화영역(4) 및 제 1질화막(3)의 측면에 측벽을 형성하고, 이를 마스크로 상기 트랜치부분을 등방성 식각하여 공동을 형성한 다음, 그 부분을 산화하여 제 2산화영역(6)을 형성한다.
상기와 같이 트랜치의 하부를 등방성식각하여 활성영역의 하부까지 절연영역을 확장 하도록 함으로써 유효 격리거리의 증가로 소자간 격리특성이 좋아지므로 동일한 특성을 얻기위한 메모리셀의 크기를 줄일 수 있다.
그 다음, 도 1c에 도시한 바와 같이 상기 제 2질화막(5)을 제거하고, 웨이퍼 상부에 격리산화막(7)을 증착한 후 제 1질화막(3)이 드러나도록 평탄화한다.
그 다음, 도 1d에 도시한 바와 같이 상기 제 1질화막(3)을 제거하고, 잔류하는 패드산화막(2)을 버퍼막으로 상기 반도체기판(1) 상에 이온을 주입하여 웹 및 채널을 형성한 후 패드산화막(2)을 제거하고, 반도체기판(1) 상부에 게이트산화막(8)을 성장시킨다.
이때, 상기 제 1질화막(3)을 제거하면, 격리산화막(7)또한 그 영향으로 상부가 식각되므로 게이트산화막(8)을 성장한 후에는 웨이퍼 표면이 거의 평탄하게 된다.
그 다음, 도 1e에 도시한 바와 같이 상기 구조 상부전면에 폴리실리콘막(9)을 증착하고, 이를 게이트의 형태에 맞추어 패터닝하여 게이트를 형성한 후 상기 폴리실리콘막(9)을 마스크로 상기 반도체기판(1)상에 소스/드레인영역(10)을 형성한다.
이때, 상기 소스/드레인영역(10)은 제 2산화영역(6)의 상부에 형성되므로 소스/드레인영역(10)이 반도체기판(1)과 접하는 접합부분의 면적이 감소하므로 그만큼 접합누설전류가 감소하지만 상기 트랜지스터의 채널부분은 반도체기판(1)과 접하므로 기판인가전압에 의해 영향을 받게된다.
이와 같이 접합누설전류의 감소와, 유효 격리거리의 증가로 인해 이를 디램셀, 에스램셀에 적용하면 데이터 저장시간 및 소자의 특성이 향상되고, 크기를 줄일 수 있지만 채널 누설전류가 발생하고, 채널부분과 소스/드레인영역(10)과의 접촉에 의한 접합 커패시턴스의 값이 여전히 큰 값으로 존재한다.
상기한 바와 같은 종래 트랜지스터 형성방법은 트랜지스터의 채널부분과 반도체기판이 직접 접합되어 있으므로 접합 커패시턴스 및 채널 누설전류가 크고, 이를이용하여 디램셀, 에스램셀을 구성하는 경우에는 반도체기판간 누설전류와 접합 커패시턴스에의해 데이터 저장시간이 제한되어 메모리셀 불량이 발생하거나 셀의 열화로 인해 신뢰도가 저감될 뿐만 아니라 접합 커패시턴스에 비례하여 고용량의 커패시터가 있어야 데이터 저장시간을 확보할 수 있고, 비트라인당 연결할 수 있는 셀의 갯수도 제한적인 문제점이 있었다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 활성영역을 반도체기판으로부터 완전히 격리하고, 소스/드레인영역과 반도체기판과의 접합면의 면적을 감소시켜 데이터 저장시간을 증가시키고, 반도체기판에 별도의 전원을 인가할 필요가 없도록하여 부가적인 회로를 줄일뿐 아니라 소자간 격리영역의 감소로 인해 소자의 크기를 줄일 수 있도록 한 트랜지스터 형성방법을 제공하는데 있다.
도 1은 종래 트랜지스터 형성방법을 보인 수순단면도.
도 2는 본 발명 일실시예의 수순단면도.
*** 도면의 주요부분에 대한 부호의 설명 ***
21 : 반도체기판 22 : 패드산화막
23 : 제 1질화막 24 : 제 1산화영역
25 : 제 2질화막 26 : 제 2산화영역
27 : 격리산화막 28 : 버퍼산화막
29 : 제 3질화막 30 : 제 4질화막
31 : 게이트산화막 32 : 게이트도전막
33 : 캡질화막 34 : 캡산화막
35 : 소스/드레인영역
상기한 바와 같은 본 발명의 목적을 달성하기 위한 트랜지스터 형성방법은 반도체기판 상부에 차례로 패드산화막, 제 1질화막을 형성하고, 격리영역을 정의하여 상기 제 1질화막을 식각한 후 이를 하드마스크로 패드산화막 및 반도체기판의 일부를 식각하여 트랜치를 형성하는 제 1공정과; 상기 형성한 트랜치의 측면을 산화하여 제 1산화영역을 얇게 형성하고, 상기 구조 상부전면에 제 2질화막을 증착한 후 이를 식각하여 상기 제 1산화영역 및 제 1질화막의 측면에 측벽을 형성하고, 이를 마스크로 상기 트랜치부분을 등방성식각하여 인접 트랜치 하부와 연결이 되도록 공동을 형성한 다음, 그 부분을 산화하여 제 2산화영역을 형성하는 제 2공정과; 상기 웨이퍼상부에 격리산화막을 증착하고, 제 1질화막이 드러나도록 평탄화하는 제 3공정과; 상기 제 1질화막을 제거하고 반도체기판 상에 이온을 주입하여 웰 및 채널을 형성하고, 패드산화막을 제거한 후 반도체기판 상부에 버퍼산화막을 성장시키는 제 4공정과; 상기 구조 상부전면에 제 3질화막을 형성하고, 게이트가 형성될 영역을 정의하여 그 부분의 제 3질화막, 버퍼산화막 및 제 2산화영역에 의해 격리된 반도체기판의 일부를 식각하여 매립 게이트 홀을 형성한 후 상기 반도체기판상에 산화막을 얇게 형성하고, 상기 구조 상부전면에 제 4질화막을 형성한 다음 상기 게이트 홀 하부의 반도체기판상에 이온을 재 주입하여 채널을 형성하고, 제 4질화막을 전면식각하여 상기 게이트 홀의 측면에 질화막측벽을 형성하면서 상기 산화막을 제거하는 제 5공정과; 상기 형성한 게이트 홀 하부의 반도체기판 상에 게이트산화막을 형성하고, 상기 웨이퍼 상부에 차례로 게이트도전막, 캡질화막, 캡산화막을 증착하는 제 6공정과; 상기 구조를 제 3질화막이 드러나도록 화학적 물리적 연마방식으로 평탄화하면서 매립게이트가 게이트 도전막, 캡질화막, 캡산화막의 3층구조를 이루도록 한 후 제 3질화막을 제거하고, 상기 격리된 반도체기판 상에 이온을 주입하여 소스/드레인영역을 형성하는 제 7공정으로 이루어지는 것을 특징으로한다.
상기한 바와 같은 본 발명에의한 트랜지스터 형성방법을 도 2a 내지 도 2g에 도시한 수순단면도를 일 실시예로하여 상세히 설명하면 다음과 같다.
먼저, 도 2a에 도시한 바와 같이 반도체기판(21) 상부에 차례로 패드산화막(22), 제 1질화막(23)을 형성하고, 격리영역을 정의하여 상기 제 1질화막(23)을 식각한 후 이를 하드마스크로 패드산화막(22) 및 반도체기판(21)의일부를 식각하여 트랜치를 형성한다.
그 다음, 도 2b에 도시한 바와 같이 상기 형성한 트랜치의 측면을 산화하여 제 1산화영역(24)을 얇게 형성하고, 상기 구조 상부전면에 제 2질화막(25)을 증착한 후 이를 식각하여 상기 제 1산화영역(24) 및 제 1질화막(23)의 측면에 측벽을 형성하고, 이를 마스크로 상기 트랜치부분을 등방성식각하여 인접 트랜치 하부와 연결이 되도록 공동을 형성한다.
그리고, 상기 형성한 동공부분을 산화하여 제 2산화영역(26)을 형성함으로써 활성영역부분의 반도체기판(21)을 비활성영역부분의 반도체기판(21)과 전기적으로 격리시킨다.
상기와 같이 트랜치의 하부를 등방성식각하여 활성영역을 완전히 반도체기판(21) 상에서 절연시킴으로써 유효 격리거리의 증가로 소자간 격리특성이 좋아지므로 동일한 특성을 얻기위한 메모리셀의 크기를 줄일 수 있다.
그 다음, 도 2c에 도시한 바와 같이 상기 웨이퍼 상부에 격리산화막(27)을 증착한 후 제 1질화막(23)이 드러나도록 평탄화한다.
그 다음, 도 2d에 도시한 바와 같이 상기 제 1질화막(23)을 제거하고, 잔류하는 패드산화막(22)을 버퍼막으로 상기 반도체기판(21) 상에 이온을 주입하여 웰 및 채널을 형성한 후 패드산화막(22)을 제거하고, 반도체기판(21) 상부에 버퍼산화막(28)을 성장시킨다.
이때, 상기 제 1질화막(23)을 제거하면, 격리산화막(27)또한 그 영향으로 상부가 식각되므로 버퍼산화막(28)을 성장한 후에는 웨이퍼 표면이 거의 평탄하게 된다.
그 다음, 도 2e에 도시한 바와 같이 상기 구조 상부전면에 제 3질화막(29)을 형성하고, 게이트가 형성될 영역을 정의하여 그 부분의 제 3질화막(29), 버퍼산화막(28) 및 제 2산화영역(26)에 의해 격리된 반도체기판(21)의 일부를 식각하여 매립 게이트 홀을 형성한다.
상기 형성한 게이트 홀은 후속공정에서 형성할 소스/드레인영역과 상기 격리된 반도체기판(21)의 접합 부분의 면적을 줄이기 위해서 게이트를 반도체기판(21)의 내부에 매립하기 위해서 게이트를 형성할 층들의 두께와 크기를 고려해서 형성한다.
그리고, 상기 반도체기판(21)상에 산화막을 형성하고, 상기 구조 상부전면에 제 4질화막(30)을 형성한 후 상기 게이트 홀 하부의 반도체기판(21)상에 이온을 재 주입하여 채널을 형성한 다음, 제 4질화막(30)을 전면식각하여 상기 게이트 홀의 측면에 질화막측벽을 형성하면서 상기 산화막을 제거한다.
상기 사용한 산화막은 희생산화막으로 채널 형성을 위한 2차 이온주입에서 반도체기판(21)을 보호하기위해 사용한 후 제 4질화막(30)을 식각하면서 제거한다.
그 다음, 도 2f에 도시한 바와 같이 상기 제 4질화막(30)을 식각한 후 게이트 홀 하부에 드러난 반도체기판(21)상에 게이트산화막(31)을 형성하고, 상기 웨이퍼 상부에 차례로 게이트도전막(32), 캡질화막(33), 캡산화막(34)을 증착한다.
이때, 상기 형성한 게이트 홀의 깊이는 상기 게이트도전막(32), 캡질화막(33)의 두께를 합한 것보다 깊어야한다.
그 다음, 도 2g에 도시한 바와 같이 상기 구조를 제 3질화막(29)이 드러나도록 화학적 물리적 연마방식(CMP)으로 평탄화하면서 매립게이트가 게이트 도전막(32), 캡질화막(33), 캡산화막(34)의 3층구조를 이루도록 한 후 제 3질화막(29)을 제거하고, 상기 격리된 반도체기판(21)상에 이온을 주입하여 소스/드레인영역(35)을 형성한다.
이때, 상기 평탄화의 과정에서 매립형 게이트를 형성하는데, 상기 게이트는 게이트 도전막(32), 캡질화막(33), 캡산화막(34)의 3층구조를 이루도록 상기 캡산화막(34)의 일부가 포함되어야 한다.
또한, 상기 형성한 소스/드레인영역(35)은 제 2산화영역(26)에 의해 비활성영역의 반도체기판(21)과는 완전히 격리된 반도체기판(21)상에 형성되고, 매립형 게이트의 측면은 제 4질화막(30)으로 이루어진 측벽으로 절연되어 있기 때문에 실제로 반도체기판(21)과 접합되는 부분의 면적은 극히 좁아지게 되어 접합 커패시턴스값이 감소할 뿐만 아니라 채널 부분도 외부의 기판전극과 절연되어 있으므로 채널 누설전류도 감소하여 SOI(Silicon on Insulator)수준의 전기적 특성을 가지게 된다.
상기한 바와 같은 본 발명 트랜지스터 형성방법은 활성영역을 반도체기판으로부터 완전히 격리하고, 매립형 게이트를 사용함으로써 소스/드레인영역과 반도체기판과의 접합면적을 줄여 접합 커패시턴스를 감소시키고, 외부기판전압과 절연된 채널부분의 채널 누설전류를 줄여 소자 스피드와 데이터 저장시간을 증가시킴은 물론이고, 반도체기판에 별도의 전원을 인가할 필요가 없으므로 부가적인 회로를 줄이며, 소자간 격리영역의 감소로인해 소자의 크기를 줄일 수 있을 뿐만 아니라 게이트의 평탄화 공정에의해 별도의 평탄화 공정이 없이도 셀간의 상층부 격리가 용이하도록 한 효과가 있다.
Claims (1)
- 반도체기판 상부에 차례로 패드산화막, 제 1질화막을 형성하고, 격리영역을 정의하여 상기 제 1질화막을 식각한 후 이를 하드마스크로 패드산화막 및 반도체기판의 일부를 식각하여 트랜치를 형성하는 제 1공정과; 상기 형성한 트랜치의 측면을 산화하여 제 1산화영역을 얇게 형성하고, 상기 구조 상부전면에 제 2질화막을 증착한 후 이를 식각하여 상기 제 1산화영역 및 제 1질화막의 측면에 측벽을 형성하고, 이를 마스크로 상기 트랜치부분을 등방성식각하여 인접 트랜치 하부와 연결이 되도록 공동을 형성한 다음, 그 부분을 산화하여 제 2산화영역을 형성하는 제 2공정과; 상기 웨이퍼 상부에 격리산화막을 증착하고, 제 1질화막이 드러나도록 평탄화하는 제 3공정과; 상기 제 1질화막을 제거하고 반도체기판 상에 이온을 주입하여 웰 및 채널을 형성하고, 패드산화막을 제거한 후 반도체기판 상부에 버퍼산화막을 성장시키는 제 4공정과; 상기 구조 상부전면에 제 3질화막을 형성하고, 게이트가 형성될 영역을 정의하여 그 부분의 제 3질화막, 버퍼산화막 및 제 2산화영역에 의해 격리된 반도체기판의 일부를 식각하여 매립 게이트 홀을 형성한 후 상기 반도체기판상에 산화막을 얇게 형성하고, 상기 구조 상부전면에 제 4질화막을 형성한 다음 상기 게이트 홀 하부의 반도체기판상에 이온을 재 주입하여 채널을 형성하고, 제 4질화막을 전면식각하여 상기 게이트 홀의 측면에 질화막측벽을 형성하면서 상기 산화막을 제거하는 제 5공정과; 상기 형성한 게이트 홀 하부의 반도체기판 상에 게이트산화막을 형성하고, 상기 웨이퍼 상부에 차례로 게이트도전막, 캡질화막, 캡산화막을 증착하는 제 6공정과; 상기 구조를 제 3질화막이 드러나도록 화학적 물리적 연마방식으로 평탄화하면서 매립게이트가 게이트 도전막, 캡질화막, 캡산화막의 3층구조를 이루도록 한 후 제 3질화막을 제거하고, 상기 격리된 반도체기판 상에 이온을 주입하여 소스/드레인영역을 형성하는 제 7공정으로 이루어지는 것을 특징으로하는 트랜지스터 형성방법.
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|---|---|---|---|---|
| KR20030053553A (ko) * | 2001-12-22 | 2003-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리 방법 |
| KR100688547B1 (ko) * | 2005-05-18 | 2007-03-02 | 삼성전자주식회사 | Ｓｔｉ 구조를 가지는 반도체 소자 및 그 제조 방법 |
| US7470588B2 (en) | 2005-09-22 | 2008-12-30 | Samsung Electronics Co., Ltd. | Transistors including laterally extended active regions and methods of fabricating the same |
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-
2000
- 2000-02-11 KR KR1020000006453A patent/KR100319642B1/ko not_active IP Right Cessation
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