KR100688547B1 - Ｓｔｉ 구조를 가지는 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

상부 트렌치와, 상기 상부 트렌치의 하부에서 상부 트렌치와 상호 연통되고 라운드 형상의 단면 프로파일을 가지는 하부 트렌치로 구성되는 STI 트렌치 내에 형성된 소자 분리막에 의하여 활성 영역을 정의하는 반도체 소자 및 그 제조 방법에 관하여 개시한다. 상부 트렌치는 양의 기울기로 테이퍼 형성된 측벽을 구비함으로써 그 내부에 절연막을 매립할 때 우수한 매립 특성이 얻어지고, 하부 트렌치에는 그 내부에 고의적으로 보이드가 형성되도록 함으로써 소자분리막 저부에서의 유전 상수를 산화막 보다 작게 하여 소자 분리 특성을 향상시킨다. 상기 소자분리막은 상기 상부 트렌치 내에만 형성되어 있고 상기 상부 트렌치의 내벽을 스페이서 형태로 덮고 있는 제1 절연막을 포함한다.
STI, 트렌치, 라운드 프로파일, HEIP, 스페이서, 등방성 건식 식각

Description

ＳＴＩ 구조를 가지는 반도체 소자 및 그 제조 방법{Semiconductor device having shallow trench isolation structure and method of manufacturing the same}
도 1은 통상적인 ICP 에칭 장치의 개략적인 구성을 예시한 도면이다.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3은 본 발명에 따른 반도체 소자의 제조 방법에 따라 반도체 기판에 형성된 소자분리막에 의하여 한정되는 활성 영역 패턴의 예시적인 평면 구조를 보여주는 SEM (scanning electron microscope) 이미지이다.
도 4는 본 발명에 따른 반도체 소자의 제조 방법에 따라 반도체 기판에 형성된 소자분리막의 일 방향, 즉 활성 영역의 단축 방향에서의 단면 구조를 보여주는 SEM 이미지이다.
도 5는 본 발명에 따른 반도체 소자의 제조 방법에 따라 반도체 기판에 형성된 소자분리막의 타 방향, 즉 활성 영역의 장축 방향에서의 단면 구조를 보여주는 SEM 이미지이다.
도 6은 본 발명에 따른 방법에 의하여 형성된 소자분리막에 의하여 반도체 기판에 정의된 활성 영역에 RCAT (recess channel array transister)을 구현한 구 조를 활성 영역의 장축 방향에서 본 단면도이다.
도 7은 본 발명에 따른 방법에 의하여 형성된 소자분리막에 의하여 활성 영역을 정의했을 때의 소자분리용 트렌치 깊이의 균일도를 평가한 결과를 종래 기술에 따른 경우와 비교하여 나타낸 그래프이다.
도 8, 도 9 및 도 10은 각각 다양한 피쳐 사이즈를 가지는 소자 구현을 위하여 종래 기술에 따른 방법에 의하여 STI 소자분리 영역을 형성한 결과의 단면 구조를 보여주는 SEM 이미지들이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판, 102: 패드 산화막, 104: 질화막, 106: 마스크 패턴, 110: 상부 트렌치, 110a: 측벽, 110b: 저면, 112: 산화막, 112a: 산화막 스페이서, 120: 하부 트렌치, 132: 산화막, 134: 질화물 라이너, 140: 절연막, 142: 보이드, 150: 소자분리막, 152: 활성 영역 패턴, 200: 반도체 기판, 202: 활성 영역, 210: 상부 트렌치, 220: 하부 트렌치, 230: RCAT, 250: 소자분리막.
본 발명은 반도체 집적 회로 소자 및 그 제조 방법에 관한 것으로, 특히 STI (shallow trench isolation) 구조를 가지는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 서로 인접한 소자들을 전기적으로 격리시키기 위한 소자 분리 기술의 중요성이 더욱 증대되고 있다. 고집적 반도체 소자 제조 공정에서 소자 분리 기술로서 널리 채용되고 있는 STI 형성 공정에서는 반도체 기판에 활성 영역을 한정하는 트렌치를 형성하고, 이 트렌치 내부를 절연 물질로 매립하여 소자 분리막을 형성한다.
고집적화된 반도체 소자 제조를 위한 다양한 스케일링 기술이 개발되고 CMOS 소자의 피쳐 사이즈 (feature size)가 70 nm 또는 그 이하로 작아지면서 STI 구조를 형성하는 데 있어서 어려움이 가중되고 있다. 일반적으로, STI를 이용한 소자분리 공정에서는 STI 트렌치 내에 절연 물질이 양호하게 매립될 수 있도록 하기 위해, STI 트렌치의 측벽에 양의 기울기(postive slope)를 가지는 테이퍼가 형성되도록 STI 트렌치를 형성한다. 즉, STI 트렌치 상부의 폭이 하부의 폭보다 더 크게 되도록 트렌치 측벽에 테이퍼가 형성된다. 그러나, 소자 크기가 축소됨에 따라 STI 트렌치의 아스펙트비(aspect ratio)가 증가하게 되며, 이와 같이 증가된 아스펙트비를 가지는 STI 트렌치의 저부의 형상이 뾰족해져서 전기적 소자분리 특성이 저하되고 웨이퍼상의 위치에 따라 그 형상 및 깊이가 불균일해지는 문제가 따른다.
또한, 통상의 소자분리 공정에서는 STI 트렌치를 형성한 후, 그 안에 절연 물질을 매립하기 전에 트렌치 측벽을 산화시키는 공정이 수반된다. 통상적으로, 상기 트렌치 측벽 산화 공정과 동시에 기판의 활성 영역도 산화에 의해 소모된다. 그 결과로서, 충분한 공정 마진을 확보할 수 있는 활성 영역의 유효 면적을 확보하는 데 있어서 어려움이 더욱 가중되고 있다. 더욱이, 트렌치 측벽의 산화시 트렌치 입구 근방에서의 지나친 산화로 인하여 그에 인접한 활성 영역에 형성되는 콘택 패드 또는 소스/드레인 영역에서 저항이 증대되고 셀 트랜지스터의 전류 감소를 초래하여 트랜지스터 등 단위 소자의 퍼포먼스가 저하되거나 소자의 오동작을 유발하는 원인으로 작용하게 된다.
본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 안정된 소자분리 특성을 제공하면서 효과적으로 HEIP (hot electron induced punch-through)를 억제하고 활성 영역의 면적을 증가시킬 수 있는 소자분리 구조를 가지는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 활성 영역의 산화에 의한 소모를 억제하면서 트렌치 매립이 용이하게 이루어질 수 있으며 안정된 소자 분리 구조를 제공할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자는 활성 영역을 정의하는 상부 트렌치와, 상기 상부 트렌치와 연통되도록 상기 상부 트렌치의 하부에서 라운드 형상의 단면 프로파일을 가지도록 형성되어 있는 하부 트렌치가 형성되어 반도체 기판과, 상기 반도체 기판의 상부 트렌치 및 하부 트렌치 내에 형성되어 있는 소자 분리막을 포함한다. 상기 소자분리막은 상기 상부 트렌치 내에만 형성되어 있고 상기 상부 트렌치의 내벽을 스페이서 형태로 덮고 있는 제1 절연막과,
상기 제1 절연막에 의해 포위된 상태로 상기 상부 트렌치 내에 매립되어 있는 제2 절연막과, 상기 하부 트렌치 내에서 소정 형상의 보이드(void)를 한정하도록 상기 하부 트렌치의 내측벽을 덮고 있는 제3 절연막을 포함한다.
바람직하게는, 상기 상부 트렌치는 상기 하부 트렌치로부터 멀리 위치된 그 상단부에서의 제1 폭보다 상기 하부 트렌치에 근접한 그 하단부에서의 제2 폭이 더 작고, 상기 하부 트렌치의 최대 폭인 제3 폭은 상기 제2 폭보다 더 크다. 특히 바람직하게는, 상기 소자분리막은 상기 반도체 기판의 주면(主面) 위에서 제1 방향으로 연장되는 장축과 상기 제1 방향에 대하여 수직 방향으로 연장되는 단축을 가지는 아일랜드 형상의 복수의 활성 영역을 한정하도록 상기 반도체 기판에 형성되고, 상기 활성 영역의 단축 방향에서 상기 제3 폭은 상기 제1 폭 보다 더 작다. 또한, 상기 활성 영역의 장축 방향에서는 상기 제3 폭은 상기 제1 폭 보다 더 크게 될 수도 있다.
바람직하게는, 상기 상부 트렌치는 양의 기울기로 테이퍼 형성되어 있는 내측벽을 가진다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법에서는 반도체 기판의 소정 영역을 식각하여 상부 트렌치를 형성한다. 상기 상부 트렌치의 측벽에 절연 스페이서를 형성한다. 상기 절연 스페이서를 식각 마스크로 하여 상기 상부 트렌치의 저면을 등방성 건식 식각하여 상기 상부 트렌치의 하부에서 상부 트렌치와 상호 연통되고 라운드 형상의 단면 프로파일을 가지는 하부 트렌치를 형성한다. 상기 상부 트렌치 및 하부 트렌치 내에 소자분리용 절연막을 매립한다.
바람직하게는, 상기 상부 트렌치를 형성하는 단계에서는 상기 상부 트렌치의 상단부에서의 제1 폭이 그 하단부에서의 제2 폭보다 더 크게 되도록 상기 반도체 기판을 이방성 건식 식각하고, 상기 하부 트렌치를 형성하는 단계에서는 등방성 건식 식각 방법을 이용한다.
특히 바람직하게는, 상기 하부 트렌치를 형성하는 단계는 상기 절연 스페이서를 형성하는 단계 후 진공 파괴 없이 인시튜(in-situ)로 행해진다
본 발명에 의하면, STI 트렌치 내에 소자 분리용 절연막을 매립할 때 매립 특성이 우수하다. 또한, 소자분리용 절연막의 증착 조건에 따라 상기 하부 트렌치 내에 통상적인 산화막보다 낮은 유전 상수를 갖는 보이드를 형성함으로써 소자분리 특성을 향상시킬 수 있다. 또한, 본 발명에 따른 방법으로 형성된 소자분리 영역은 하부 트렌치 부분을 등방성 건식 식각 방법에 의하여 형성된 라운드 형상의 단면 프로파일을 가지도록 형성함으로써 웨이퍼 전면에 걸쳐 다양한 위치에 형성되는 소자분리용 트렌치들의 깊이 편차가 대폭 개선될 수 있으며, 상부 트렌치의 내벽에 산화막 스페이서를 형성함으로써 활성 영역의 면적 증대 및 전기적 특성 개선 효과를 기대할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
본 발명에 따른 반도체 소자의 제조 방법에서는 STI 기술을 이용하여 반도체 기판에 활성 영역을 정의하는 소자 분리막을 형성한다. 상기 소자 분리막은 반도체 기판의 소정 영역을 식각하여 형성된 STI 트렌치 내에 형성된다. 상기 STI 트렌치는 상부 트렌치와, 상기 상부 트렌치의 하부에서 상부 트렌치와 연통되고 라운드 형상의 단면 프로파일을 가지는 하부 트렌치로 구성된다. 상기 상부 트렌치에는 그 내측벽을 덮는 절연 스페이서가 형성된다. 상기 절연 스페이서 형성을 위한 절연막 에칭 공정 및 상기 하부 트렌치 형성을 위한 에칭 공정은 동일 챔버 내에서 이루어질 수 있으며, 상기 절연 스페이서 형성 후 인시튜(in-situ)로 상기 하부 트렌치 형성을 위한 등방성 건식 식각 공정을 행할 수 있다. 상기 절연 스페이서 형성을 위한 절연막 에칭 공정 및 상기 하부 트렌치 형성을 위한 에칭 공정을 위하여 예를 들면 ICP 에칭 장치를 이용할 수 있다.
도 1에는 본 발명에 따른 반도체 소자 제조 방법에서 상기 절연 스페이서 형성을 위한 절연막 에칭 공정 및 상기 하부 트렌치 형성을 위한 에칭 공정시 사용될 수 있는 ICP 에칭 장치의 개략적인 구성이 예시되어 있다.
도 1을 참조하면, ICP 에칭 장치는 그 내부에 플라즈마 형성 공간이 마련된 공정 챔버(10)를 구비한다. 상기 공정 챔버(10)의 내부 하측에는 처리 대상의 기판, 즉 웨이퍼(W)를 지지하는 서셉터(susceptor)(11)가 설치되어 있고, 상기 서셉터(11)에는 바이어스 전원(12)이 연결되어 있다. 상기 공정 챔버(10)의 상부에는 유전체 윈도우(16)가 설치되어 있다. 상기 공정 챔버(10)의 측벽에는 반응 가스를 상기 공정 챔버(10) 내부로 주입하기 위한 가스 주입구(14)가 형성되어 있으며, 상기 공정 챔버(10)의 내부에는 가스 주입구(14)와 연결되는 복수의 가스 분배구 (gas distribution port)(15)가 형성되어 있다. 상기 공정 챔버(10) 내부를 소정의 진공 상태로 만들수 있도록 상기 공정 챔버(10)의 저면에는 진공 펌프(19)에 연결되는 진공 흡입구(18)가 형성되어 있다. 상기 유전체 윈도우(16)의 상부에는 상기 공정 챔버(10)의 내부에 플라즈마를 생성시키기 위한 ICP 안테나(20)가 설치되어 있다. 상기 ICP 안테나(20)에는 소스 전원(22)이 연결되어 RF 전류가 흐르게 된다. 상기 안테나(20)를 통해 흐르는 RF 전류에 의해 자기장(magnetic field)이 발생되며, 이 자기장의 시간에 따른 변화에 의해 상기 공정 챔버(10) 내부에는 전기장(electric field)이 유도된다. 이와 동시에, 반응 가스가 가스 분배구(15)를 통해 공정 챔버(10) 내부로 유입되며, 유도 전기장에 의해 가속된 전자들은 충돌 과정을 통해 반응 가스를 이온화시켜 공정 챔버(10)내에 플라즈마를 생성한다. 이와 같이 생성된 플라즈마는 웨이퍼(W) 표면과의 화학 반응을 통해 웨이퍼(W)의 표면을 식각하게 된다.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100)상에 패드 산화막(102)을 형성한 후, 그 위에 질화막(104)을 형성한다. 그 후, 활성 영역을 정의하는 포토마스크 패턴을 이용한 포토리소그래피 공정에 의하여 상기 질화막(104) 및 패드 산화막(102)을 패터닝하여 마스크 패턴(106)을 형성한다.
도 2b를 참조하면, 상기 마스크 패턴(106)을 식각 마스크로 하여 상기 반도체 기판(100)의 노출된 영역을 소정 깊이까지 식각하여 상부 트렌치(110)를 형성한다. 상기 상부 트렌치(110) 형성을 위한 식각 공정을 행하기 위하여 예를 들면 도 1에 예시된 ICP 에칭 장치를 이용할 수 있다. ICP 에칭 장치를 이용하여 상기 상부 트렌치(110)를 형성하기 위한 에칭 조건의 일 예로서, 상기 반도체 기판(100)의 표면에 잔류하는 자연 산화막 등을 제거하기 위한 BT (breakthrough) 공정 및 메인 에칭 공정을 거칠 수 있다. 후속 공정에서 상기 상부 트렌치(110) 내에 소자분리용 절연 물질을 매립할 때 우수한 매립 특성을 확보하기 위하여, 상기 메인 에칭시에는 상기 상부 트렌치(110) 내에 양의 기울기를 가지는 테이퍼 형성된 측벽 (tapered sidewall)(110a)이 형성될 수 있는 식각 조건을 제어하는 것이 바람직하다. 특히 바람직하게는, 상기 상부 트렌치(110)의 측벽(110a)은 약 88도의 기울기를 가지도록 테이퍼 형성될 수 있다. 상기와 같이 테이퍼 형성된 측벽이 형성됨으로써 상기 상부 트렌치(110)의 상단부에서의 제1 폭(W1)은 상기 상부 트렌치(110)의 하단부, 즉 저면(110b)에서의 제2 폭(W2) 보다 크게 된다 (W1 ＞ W2).
상기 상부 트렌치(110)를 형성하기 위한 에칭 공정을 도 1에 예시된 바와 같은 ICP 에칭 장치를 이용하여 행하는 경우, 상기 소스 전원(22) 및 바이어스 전원(12)이 각각 온(ON) 상태를 유지하면서 식각 공정이 행해진다. 도 1에 예시된 바와 같은 ICP 에칭 장치를 이용하는 BT 공정은 다음과 같은 조건하에서 행해질 수 있다. 에칭 분위기의 압력: 20 mT, 소스 전원: 600W, 바이어스 전원: 1000W, 에칭 분위기 가스 및 그 유량: CF4 (50 sccm)/Ar (150 sccm), 에칭 시간: 11초. 이 조건은 단지 예시에 불과한 것으로, 형성하고자 하는 소자의 종류, 크기, 기타 다른 주변 조건들에 따라 다양하게 변화될 수 있다.
상기 상부 트렌치(110)를 형성하기 위한 메인 에칭 공정을 도 1에 예시된 바와 같은 ICP 에칭 장치를 이용하는 경우, 메인 에칭 공정은 다음과 같은 조건하에서 행해질 수 있다. 에칭 분위기의 압력: 50 mT, 소스 전원: 600W, 바이어스 전원: 225W, 에칭 분위기 가스 및 그 유량: Cl2 (200 sccm)/HBr (200 sccm)/O2 (6sccm), 에칭 시간: 25초. 이 조건은 단지 예시에 불과한 것으로, 형성하고자 하는 소자의 종류, 크기, 기타 다른 주변 조건들에 따라 다양하게 변화될 수 있다.
도 2c를 참조하면, 상기 상부 트렌치(110)가 형성된 반도체 기판(100)상의 전면에 산화막(112)을 형성한다. 예를 들면, 상기 산화막(112)은 LPCVD (low pressure chemical vapor deposition) 방법으로 약 800℃의 온도에서 증착된 MTO (medium temperature deposition of oxide) 막으로 이루어질 수 있다. 상기 산화막(112)은 예를 들면 약 40 ∼ 50Å의 두께로 형성될 수 있다.
도 2d를 참조하면, 상기 산화막(112) 중 일부 만을 식각하여, 상기 상부 트렌치(110) 내부에서 그 저면(110b)에서는 상기 산화막(112)이 제거되어 상기 반도체 기판(100)이 노출되고 그 측벽에만 남아 있는 상기 산화막(112) 잔류물에 의하여 산화막 스페이서(112a)가 형성되도록 한다. 이를 위하여 도 1에 예시되어 있는 ICP 에칭 장치를 이용한 BT 공정을 행할 수 있다.
상기 산화막 스페이서(112a) 형성을 위한 에칭 공정으로서 도 1에 예시된 바와 같은 ICP 에칭 장치를 이용하여 행해지는 BT 공정은 다음과 같은 조건하에서 행해질 수 있다. 에칭 분위기의 압력: 5 mT, 소스 전원: 300W, 바이어스 전원: 150W, 에칭 분위기 가스 및 그 유량: CF4 (50 sccm)/Ar (100 sccm), 에칭 시간: 5초. 이 조건은 단지 예시에 불과한 것으로, 형성하고자 하는 소자의 종류, 크기, 기타 다른 주변 조건들에 따라 다양하게 변화될 수 있다.
도 2e를 참조하면, 상기 산화막 스페이서(112a) 형성 후 인시튜로 상기 산화막 스페이서(112a)를 식각 마스크로 하여 상기 상부 트렌치(110)의 저면(110b)을 등방성 건식 식각하여 상기 상부 트렌치(110)와 상호 연통되는 하부 트렌치(120)를 형성한다. 그 결과, 상기 상부 트렌치(110) 및 하부 트렌치(120)로 구성되는 STI 트렌치가 형성된다. 상기 하부 트렌치(120)는 등방성 건식 식각 방법에 의하여 형성되므로 상기 상부 트렌치(110)의 하단부로부터 그 아래로 라운드(round) 형상의 단면 프로파일을 가지도록 형성 된다. 상기 등방성 건식 식각 조건의 반복적인 시뮬레이션(simulation)을 통한 제어에 의하여 상기 하부 트렌치(120)의 단면 프로파일이 원하는 바에 따라 원형 또는 타원형 등의 형상으로 형성되도록 할 수 있다.
상기 하부 트렌치(120)를 형성하기 위한 등방성 건식 식각 공정은 도 1에 예시된 바와 같은 ICP 에칭 장치를 이용하여 행해질 수 있다. 이 경우, 등방성 식각을 위하여 상기 소스 전원(22)은 온(ON) 상태, 상기 바이어스 전원(12)은 오프(OFF) 상태를 유지한다. 예를 들면, 도 1에 도시된 바와 같은 ICP 에칭 장치를 이용하여 등방성 건식 식각 공정을 행하는 경우 다음과 같은 조건하에서 행해질 수 있다. 에칭 분위기의 압력: 20 mT, 소스 전원: 350W, 바이어스 전원: 0W, 에칭 분위기 가스 및 그 유량: Cl2 (150 sccm)/SF6 (15 sccm)/O2 (10sccm), 에칭 시간: 7초. 이 조건은 단지 예시에 불과한 것으로, 형성하고자 하는 소자의 종류, 크기, 기타 다른 주변 조건들에 따라 다양하게 변화될 수 있다.
상기 하부 트렌치(120)의 최대폭인 제3 폭(W3)은 상기 상부 트렌치(110)의 하단부에서의 제2 폭(W2) 보다 더 크다. 경우에 따라, 상기 하부 트렌치(120)의 최대폭인 제3 폭(W3)은 상기 상부 트렌치(110)의 상단부에서의 제1 폭(W1) 보다 작을 수도 있고 더 클 수도 있다. 이에 대한 보다 상세한 사항은 후술한다.
라운드 형상의 단면 프로파일을 가지는 상기 하부 트렌치(120)가 형성됨으로써 STI 공정에 의하여 소자분리막을 형성하는 데 있어서 웨이퍼상에서 STI 트렌치의 깊이 균일도 제어가 용이하게 될 수 있다. 즉, 고도로 스케일링된 소자 제조에 필요한 소자분리 영역을 형성하는 경우에도 기존의 트렌치 깊이를 유지하면서 엄격한 필드 엔지니어링을 별도로 적용할 필요가 없다. 또한, 종래 기술에서 트렌치의 저면이 뾰족하게 됨으로써 야기되었던 전계 집중 현상에 따른 문제를 해결할 수 있다.
도 2f를 참조하면, 상기 상부 트렌치(110) 내에 있는 산화막 스페이서(112a)의 상면과 상기 하부 트렌치(120)의 내벽을 덮는 산화막(132)을 형성한다. 상기 산화막(132)은 열산화 방법으로 형성될 수 있다. 상기 산화막(132)을 열산화 방법에 의하여 성장시킬 때, 상기 상부 트렌치(110) 주위의 반도체 기판(100)과 성장되는 산화막(132)과의 사이에는 소정 두께를 가지는 산화막 스페이서(112a)가 형성되어 있으므로, 상기 상부 트렌치(110)의 입구 부근에서 상기 반도체 기판(100)의 활성 영역이 산화에 의해 소모되는 양을 최소화할 수 있다. 이로 인하여 상기 활성 영역에 형성될 콘택 패드 또는 소스/드레인 영역에서의 저항을 감소시킬 수 있으며, 셀 트랜지스터의 전류를 증대시킬 수 있는 효과를 제공한다.
그 후, 상기 상부 트렌치(110) 및 하부 트렌치(120) 내에서 상기 산화막(132) 위에 질화물 라이너(134)가 형성될 수 있도록 상기 반도체 기판(100) 및 그 위에 형성된 구조물에 대하여 질화 공정을 진행한다. 상기 질화 공정은 퍼니스(furnace)를 이용하는 열적 질화 (thermal nitridation) 공정에 의하여 행해질 수 있다.
도 2g를 참조하면, 상기 상부 트렌치(110) 및 하부 트렌치(120)로 구성되는 STI 트렌치 내부에서 상기 질화물 라이너(134)에 의하여 한정되는 영역을 절연막(140)으로 매립한다. 이 때, 상기 상부 트렌치(110)의 측벽은 양의 기울기를 가지는 테이퍼 형성된 측벽(110a)을 가지므로, 상기 절연막(140) 매립시 갭 필 마진 (gap fill margin) 악화를 최소화할 수 있다.
상기 절연막(140)은 상기 상부 트렌치(110) 및 하부 트렌치(120) 내부를 각각 완전히 매립하도록 형성되는 것도 좋으나, 바람직하게는 도 2g에 도시된 바와 같이 상기 하부 트렌치(120) 내에 보이드(142)가 형성되도록 상기 상부 트렌치(110) 만을 완전히 매립하는 것이 바람직하다. 이와 같이 하부 트렌치(120)에 보이드(142)를 형성하면, 상기 보이드(142)에서의 유전율은 통상의 절연막, 예를 들면 산화막에서의 유전 상수보다 작으므로 유도 전하량이 적어지게 된다. 따라서, 상기 하부 트렌치(120) 내에 보이드(142)를 형성함으로써 우수한 소자분리 특성을 얻을 수 있다. 도 2g에는 상기 하부 트렌치(120) 내에 상기 절연막(140)이 소량 증착되어 있는 것으로 도시되어 있으나, 본 발명은 이에 한정되는 것은 아니다. 즉, 상기 하부 트렌치(120) 내에 상기 절연막(140)이 전혀 증착되지 않을 수도 있고 상기 하 부 트렌치(120)가 상기 절연막(140)에 의하여 완전히 매립되어 상기 보이드(142)가 형성되지 않을 수도 있다. 따라서, 이와 같은 경우에도 본 발명의 범위에 포함되는 것으로 이해되어야 한다.
상기 절연막(140)은 예를 들면 CVD 방법으로 형성된 HDP (high density plasma) 산화막, 또는 PECVD (plasma-enhanced CVD) 방법에 의하여 형성된 TEOS (tetraethylorthosilicate glass) 막, USG (undoped silicate glass) 막 등과 같은 SOG (spin on glass) 계열의 산화막으로 이루어질 수 있다.
도 2h를 참조하면, 도 2g의 결과물에 대하여 상기 질화막(104)이 노출될 때까지 CMP(chemical mechanical polishing) 방법으로 연마한 후, 노출된 질화막(104)을 예를 들면 인산을 이용한 습식 식각 공정에 의하여 제거하고 세정에 의하여 불필요한 막들을 제거한다.
상기한 방법에 의하여 얻어진 본 발명에 따른 반도체 소자의 소자분리막(150)에서는 상부 트렌치(110) 내에 산화막 스페이서(112a)가 있는 상태에서 그 위에 상기 산화막(132)이 형성되므로 소자분리막(150) 내에서 측벽 산화막의 총 두께가 종래 기술에 비해 상대적으로 증가된다. 그 결과, 상기 질화물 라이너(134)로 인하여 야기될 가능성이 있는 트렌치 트랩 차지 (trench trap charges)에 의한 효과를 억제할 수 있다. 따라서, HEIP를 방지할 수 있다. 또한, 후속의 게이트 전극 형성 공정 전까지 거치게 되는 다수의 세정 공정시의 산화막 소모량을 고려하면 소자분리막(150) 내에서 측벽 산화막의 총 두께가 증가됨으로써 세정에 대한 충분한 마진을 확보할 수 있으며, 따라서 소자분리막과 활성 영역과의 사이에서 발생될 수 있는 덴트(dent) 형성 가능성을 최소화할 수 있다.
도 3은 본 발명에 따른 반도체 소자의 제조 방법에 따라 반도체 기판에 형성된 소자분리막(150)에 의하여 한정되는 활성 영역 패턴(152)의 예시적인 평면 구조를 보여주는 SEM (scanning electron microscope) 이미지이다.
도 3을 참조하면, 반도체 기판의 주면(主面)에서 소자분리막(150)에 의하여 정의된 복수의 활성 영역 패턴(152)이 형성되어 있으며, 상기 활성 영역 패턴(152)은 상기 제1 방향 (도 3에서는 y 방향)으로 연장되는 장축(Y)과 상기 제1 방향에 대하여 수직 방향 (도 3에서는 x 방향)으로 연장되는 단축(X)을 가지는 아일랜드 형상으로 형성되어 있다.
도 4는 본 발명에 따른 반도체 소자의 제조 방법에 따라 반도체 기판에 형성된 소자분리막(150)의 일 방향에서의 단면 구조를 보여주는 SEM 이미지로서, 도 4에서는 도 3의 IV - IV'선 단면에 대응되는 단면 구조, 즉 상기 활성 영역 패턴(152)의 단축(X) 방향에서 본 소자분리막(150)의 단면 구조를 보여준다.
도 4에서, 소자분리막(150) 중 하부 트렌치(120) 내부에 보이드(142)가 형성되어 있는 것을 확인할 수 있다. 또한, 상기 하부 트렌치(120)의 최대 폭이 상부 트렌치(110)의 상단부에서의 폭 보다는 작고 그 하단부에서의 폭 보다는 크게 형성되어 있는 것을 확인할 수 있다.
도 5는 본 발명에 따른 반도체 소자의 제조 방법에 따라 반도체 기판에 형성된 소자분리막(150)의 타 방향에서의 단면 구조를 보여주는 SEM 이미지로서, 도 5에서는 도 3의 V - V'선 단면에 대응되는 단면 구조, 즉 상기 활성 영역 패턴(152) 의 장축(Y) 방향에서 본 소자분리막(150)의 단면 구조를 보여준다.
도 5에서, 소자분리막(150)소자분리막(150)(120)의 최대 폭이 상부 트렌치(110)의 상단부에서의 폭 보다 더 크게 형성되어 있는 것을 확인할 수 있다.
도 4 및 도 5의 단면 구조로부터, 상기 활성 영역 패턴(152)의 단축(X) 방향에서의 하부 트렌치(120)의 최대 폭에 비해 상기 활성 영역 패턴(152)의 장축(Y) 방향에서의 하부 트렌치(120)의 최대 폭이 더 큰 것을 알 수 있다. 이는 도 2e를 참조하여 설명한 바와 같은 상기 하부 트렌치(120) 형성을 위한 등방성 건식 식각 공정 단계에서 반도체 기판상의 상기 활성 영역 패턴(152)의 패턴 밀도 차이로 인하여 야기되는 로딩 효과 (loading effect)에 따른 결과이다. 즉, 반도체 기판에서 도 3에서의 IV - IV'선 단면 영역과 같이 패턴 밀도가 높은 영역에서는 등방성 식각에 따른 횡방향 식각량이 비교적 작은 반면, 도 3에서의 V - V'선 단면 영역에서와 같이 패턴 밀도가 낮은 영역에서는 등방성 식각 공정시의 횡방향 식각량이 비교적 크다.
도 3에 예시된 바와 같은 레이아웃을 가지는 복수의 활성 영역 패턴(152)을 정의하기 위한 STI 소자분리막 형성에 있어서, 도 5에 나타난 바와 같은 결과, 즉 활성 영역 패턴(152)의 장축(Y) 방향에서 하부 트렌치의 최대 폭이 커지는 현상은 반도체 소자의 특정 구조에 있어서 보다 유리한 효과를 유도할 수 있다. 예를 들면, 채널 길이를 증가시키기 위한 구조를 얻기 위하여 제안된 리세스 채널 어레이 트랜지스터 (recess channel array transistor: RCAT)에서는 활성 영역에 형성된 리세스 채널 형성용 트렌치의 외주면을 따라 채널을 형성시킴으로써 충분한 채널 길이를 확보하는 구조를 갖는다. 상기한 바와 같이 활성 영역 패턴(152)의 장축(Y) 방향에서 하부 트렌치의 최대 폭이 커지게 되면, RCAT에서는 공핍(depletion) 면적이 감소되어 스윙(swing) 및 리프레쉬 (refresh) 특성이 향상되고 한계 전압이 낮아지는 등 전기적 특성의 개선을 기대할 수 있다. 이에 대하여 보다 상세히 설명하면 다음과 같다.
도 6은 본 발명에 따른 방법에 의하여 형성된 STI 소자분리막(250)에 의하여 반도체 기판(200)에 정의된 활성 영역(202)에 RCAT(230)을 구현한 구조를 활성 영역(202)의 장축 방향 (도 3에서의 V - V'선 단면에 대응됨)에서 본 단면도이다.
도 6에 나타낸 바와 같이, 소자분리막(250)의 하부 트렌치(220) 부분을 형성하기 위한 등방성 건식 식각 공정시 황방향의 식각량 증대로 인해 상기 하부 트렌치(220)의 최대폭이 상부 트렌치(110) 부분의 폭에 비해 커진 결과로서, RCAT(230)의 채널 영역과 소자분리막(250)과의 거리(D)가 매우 근접하게 되어, 마치 부분 SOI 기판에 구현된 PI-FET (partially insulated field effect transistor)에서와 마찬가지로 RCAT(230)과 바디(body)간의 공핍 면적이 감소되는 효과가 얻어지며 부분적으로 완전 공핍 영역이 형성될 수 있는 효과가 얻어진다.
도 7은 도 3에 예시된 활성 영역 패턴(152)을 가지는 레이아웃에서, 본 발명에 따른 방법에 의하여 형성된 소자분리막에 의하여 활성 영역 패턴(152)을 정의했을 때의 소자분리용 트렌치 깊이의 균일도를 평가한 결과를 나타내는 그래프이다. 도 7에는 비교를 위하여 종래 기술에 따른 방법에 의하여 형성된 소자분리막에 의하여 활성 영역 패턴을 정의하였을 때 소자분리용 트렌치 깊이의 균일도를 평가한 결과가 함께 나타나 있다.
도 7에서, 소자분리용 트렌치의 균일도 평가를 위하여, 먼저 도 3에 예시된 레이아웃을 가지는 복수의 활성 영역 패턴(152)을 정의하는 데 있어서, 생산되는 제품의 피쳐 사이즈(feature size) 변화에 따라 셀 어레이 영역 내의 소자분리 영역 중 최소 사이즈의 폭을 가지는 부분 (도 3에서 IV - IV'선 단면에 대응되는 부분)에서의 소자분리 영역의 폭 (도 3에서 "Wmin"으로 표시함)을 측정하고, 웨이퍼 전면에 걸쳐 다양한 위치에 형성된 소자분리용 트렌치들의 깊이 편차(variation)를 평가하였다.
종래 기술에 따른 반도체 소자의 평가 대상 샘플들로서 68nm, 74nm, 80nm 및 92 nm의 피쳐 사이즈를 가지는 소자들을 각각 사용하였다. 도 8, 도 9 및 도 10은 각각 92nm, 80nm 및 74 nm의 피쳐 사이즈를 가지는 소자 구현을 위하여 도 3에 예시된 레이아웃에 따라 활성 영역을 정의하기 위하여 종래 기술에 따른 방법에 의하여 STI 소자분리 영역을 형성한 결과의 단면 구조를 보여주는 SEM 이미지이다. 도 8, 도 9 및 도 10에서의 단면 부분은 도 3에서의 IV - IV'선 단면에 대응되는 부분이다. 도 7에서 "▲"로 표시된 바와 같이 피쳐 사이즈가 감소함에 따라 셀 어레이 영역에서의 소자분리 영역의 폭도 감소된다. 도 8, 도 9 및 도 10에서, 피쳐 사이즈가 감소함에 따라 소자분리용 트렌치의 저면 형상이 점차 뾰족해지는 것을 확인할 수 있다. 또한, 도 7에서 "■"로 표시된 바와 같이 소자의 피쳐 사이즈가 감소함에 따라 소자분리용 트렌치의 깊이 편차가 큰 폭으로 커지고 있다.
본 발명에 따른 반도체 소자의 평가 대상 샘플로서는 74nm의 피쳐 사이즈를 가지는 소자를 사용하였으며, 평가된 소자에서의 소자분리 영역의 단면 구조는 도 4에 나타내었다. 도 7에서 "●"로 표시된 바와 같이, 본 발명에 따른 소자분리 구조를 가지는 소자에서는 동일한 피쳐 사이즈(74nm)에서 소자분리용 트렌치의 깊이 편차가 종래 기술에 비해 현저히 낮아진 것을 확인할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법에서는 STI 기술을 이용하여 반도체 기판에 활성 영역을 정의하는 소자 분리막을 형성한다. 상기 소자 분리막은 반도체 기판의 소정 영역을 식각하여 형성된 상부 트렌치와, 상기 상부 트렌치의 하부에서 상부 트렌치와 상호 연통되고 라운드 형상의 단면 프로파일을 가지는 하부 트렌치로 구성되는 STI 트렌치 내에 형성된다. 상기 STI 트렌치 중 상부 트렌치는 양의 기울기로 테이퍼 형성된 측벽을 구비함으로써 그 내부에 소자 분리용 절연막을 매립할 때 매립 특성이 우수하다. 또한, 소자분리용 절연막의 증착 조건에 따라 상기 하부 트렌치 내에 보이드가 형성될 수 있다. 상기 보이드에 의하여 상기 소자분리막의 유전율이 통상의 산화막의 경우보다 더욱 낮아져서 유도 전하량이 적어지게 된다. 따라서, 통상의 산화막으로 이루어지는 소자분리막의 경우에 비해 소자분리 특성을 향상시킬 수 있다. 또한, 본 발명에 따른 방법으로 형성된 소자분리 영역은 하부 트렌치 부분을 등방성 건식 식각 방법에 의하여 형성된 라운드 형상의 단면 프로파일을 가지도록 형성함으로써 웨이퍼 전면에 걸쳐 다양한 위치에 형성되는 소자분리용 트렌치들의 깊이 편차가 대폭 개선될 수 있다. 또한, 상부 트렌치의 내벽에 산화막 스페이서를 형성함으로써 활성 영역의 면적 증대 및 HEIP 개선 효과를 기대할 수 있으며, 기생 누설 전류를 감소시킬 수 있는 동시에 소자분리 특성을 개선할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (20)

  1. 반도체 기판의 주면(主面) 위에서 제1 방향으로 연장되는 장축과 상기 제1 방향에 대하여 수직 방향으로 연장되는 단축을 가지는 아일랜드 형상의 복수의 활성 영역을 정의하는 상부 트렌치와, 상기 상부 트렌치와 연통되도록 상기 상부 트렌치의 하부에서 라운드 형상의 단면 프로파일을 가지는 하부 트렌치가 형성되어 있는 반도체 기판과,
    상기 활성 영역을 한정하도록 상기 반도체 기판의 상부 트렌치 및 하부 트렌치 내에 형성되어 있는 소자분리막을 포함하고,
    상기 상부 트렌치는 상기 하부 트렌치로부터 멀리 위치된 제1 폭을 가지는 상단부와, 상기 하부 트렌치에 근접하고 제2 폭을 가지는 하단부를 가지고,
    상기 활성 영역의 장축 방향에서 상기 하부 트렌치의 최대폭인 제3 폭은 상기 제1 폭 보다 더 크고,
    상기 소자분리막은
    상기 상부 트렌치 내에만 형성되어 있고 상기 상부 트렌치의 내벽을 스페이서 형태로 덮고 있는 제1 절연막과,
    상기 제1 절연막에 의해 포위된 상태로 상기 상부 트렌치 내에 매립되어 있는 제2 절연막과,
    상기 하부 트렌치 내에서 소정 형상의 보이드(void)를 한정하도록 상기 하부 트렌치의 내측벽을 덮고 있는 제3 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 활성 영역의 단축 방향 및 장축 방향에서 각각 상기 상부 트렌치는 상기 제1 폭보다 상기 제2 폭이 더 작고, 상기 제3 폭은 상기 제2 폭보다 더 큰 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 활성 영역의 단축 방향에서 상기 제3 폭은 상기 제1 폭 보다 더 작은 것을 특징으로 하는 반도체 소자.
  4. 삭제
  5. 제1항에 있어서,
    상기 상부 트렌치는 양의 기울기로 테이퍼 형성되어 있는 내측벽을 가지는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 절연막은 MTO (medium temperature deposition of oxide) 막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 제2 절연막은 상기 제1 절연막을 덮고 있는 질화물 라이너와, 상기 질화물 라이너에 의해 한정되는 상기 상부 트렌치 내부를 매립하는 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 산화막은 HDP (high density plasma) 산화막 또는 SOG (spin on glass) 계열의 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  9. 제1항에 있어서,
    상기 제3 절연막은 상기 하부 트렌치의 내벽을 덮고 있는 산화막과,
    상기 산화막 위에서 상기 보이드 주위에 형성되어 있는 질화물 라이너를 포함하는 것을 특징으로 하는 반도체 소자.
  10. 반도체 기판의 주면 위에서 제1 방향으로 연장되는 장축과 상기 제1 방향에 대하여 수직 방향으로 연장되는 단축을 가지는 아일랜드 형상의 복수의 활성 영역을 정의하도록 상기 반도체 기판의 소정 영역을 식각하여 제1 폭의 상단부와 제2 폭의 하단부를 가지는 상부 트렌치를 형성하는 단계와,
    상기 상부 트렌치의 측벽에 절연 스페이서를 형성하는 단계와,
    상기 절연 스페이서를 식각 마스크로 하여 상기 상부 트렌치의 저면을 등방성 건식 식각하여 상기 상부 트렌치의 하부에서 상부 트렌치와 상호 연통되고 라운드 형상의 단면 프로파일을 가지며 상기 활성 영역의 장축 방향에서 상기 제1 폭 보다 더 큰 제3 폭의 최대폭을 가지는 하부 트렌치를 형성하는 단계와,
    상기 상부 트렌치 및 하부 트렌치 내에 소자분리용 절연막을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 상부 트렌치를 형성하는 단계에서는 상기 활성 영역의 장축 방향 및 단축 방향에서 각각 상기 제1 폭이 상기 제2 폭보다 더 크게 되도록 상기 반도체 기판을 이방성 건식 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제10항에 있어서,
    상기 하부 트렌치를 형성하는 단계에서는 등방성 건식 식각 방법을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제10항에 있어서,
    상기 하부 트렌치를 형성하는 단계는 상기 절연 스페이서를 형성하는 단계 후 진공 파괴 없이 인시튜(in-situ)로 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제10항에 있어서,
    상기 절연 스페이서를 형성하는 단계는
    상기 상부 트렌치의 내측벽에 산화막을 형성하는 단계와,
    소스 전원 및 상기 반도체 기판측 바이어스 전원을 구비한 ICP (inductively coupled plasma) 에칭 챔버 내에서 상기 소스 전원 및 바이어스 전원이 모두 온(ON)인 상태에서 상기 산화막을 식각하여 상기 상부 트렌치의 저면에서 상기 반도체 기판을 노출시키는 동시에 상기 상부 트렌치의 측벽에는 상기 절연 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 하부 트렌치를 형성하는 단계는 상기 절연 스페이서 형성 후 인시튜로 상기 ICP 에칭 챔버 내에서 행해지고,
    상기 하부 트렌치를 형성하는 동안 상기 소스 전원은 온(ON) 상태, 상기 바이어스 전원은 오프(OFF) 상태를 유지하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제10항에 있어서,
    상기 소자분리용 절연막을 매립하는 단계는
    상기 상부 트렌치에 있는 절연 스페이서 및 하부 트렌치의 내벽을 덮는 산화막을 형성하는 단계와,
    상기 산화막 위에 질화막 라이너를 형성하는 단계와,
    상기 질화막 라이너 위에 상기 상부 트렌치를 매립하는 절연막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 산화막은 열산화(thermal oxidation)에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제16항에 있어서,
    상기 절연막 형성 후 상기 하부 트렌치 내에 보이드가 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제16항에 있어서,
    상기 절연막은 HDP (high density plasma) 산화막 또는 SOG (spin on glass) 계열의 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제10항에 있어서,
    상기 절연 스페이서는 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
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