JP2002319638A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2002319638A JP2002319638A JP2001124311A JP2001124311A JP2002319638A JP 2002319638 A JP2002319638 A JP 2002319638A JP 2001124311 A JP2001124311 A JP 2001124311A JP 2001124311 A JP2001124311 A JP 2001124311A JP 2002319638 A JP2002319638 A JP 2002319638A
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Abstract
(57)【要約】
【課題】 素子領域への応力を抑制し、ゲート酸化膜中
の電子トラップを低減するトレンチ分離構造を有する不
揮発性半導体記憶装置を提供する。 【解決手段】 半導体記憶装置は、シリコン基板と、シ
リコン基板上に形成される素子領域と、素子領域を区画
する素子分離領域を有し、素子分離領域は、断面形状が
ステップ状に屈曲したトレンチ溝を有する。トレンチ溝
は、基板の表面側に位置する第１領域と、第１領域から
深さ方向に伸びる第２領域を含む。トレンチ溝の第１領
域は、シリコン酸化膜で充填され、第１領域よりも深い
位置にある第２領域は、内部に空洞を有する。第２領域
の空洞は、シリコン基板と、第１領域内に充填されたシ
リコン酸化膜との間の応力を緩和する。
の電子トラップを低減するトレンチ分離構造を有する不
揮発性半導体記憶装置を提供する。 【解決手段】 半導体記憶装置は、シリコン基板と、シ
リコン基板上に形成される素子領域と、素子領域を区画
する素子分離領域を有し、素子分離領域は、断面形状が
ステップ状に屈曲したトレンチ溝を有する。トレンチ溝
は、基板の表面側に位置する第１領域と、第１領域から
深さ方向に伸びる第２領域を含む。トレンチ溝の第１領
域は、シリコン酸化膜で充填され、第１領域よりも深い
位置にある第２領域は、内部に空洞を有する。第２領域
の空洞は、シリコン基板と、第１領域内に充填されたシ
リコン酸化膜との間の応力を緩和する。
Description
【０００１】
【発明の属する技術分野】本発明は、改良されたトレン
チ分離（ＳＴＩ:shallow trench isolation）構造を有
する半導体記憶装置に関し、特に、電子トラップを低減
して動作の信頼性を向上した不揮発性半導体記憶装置に
関する。
チ分離（ＳＴＩ:shallow trench isolation）構造を有
する半導体記憶装置に関し、特に、電子トラップを低減
して動作の信頼性を向上した不揮発性半導体記憶装置に
関する。
【０００２】
【従来の技術】モバイル端末等の普及に伴って、データ
の保持に電力を必要としない不揮発性メモリの需要が急
増している。メモリとしての性能を確保しつつ、携帯機
器に用いるために、不揮発性記憶素子の高集積化は高ま
る一方である。このような高集積化に対応するために、
素子分離法として、トレンチ分離（ＳＴＩ）が用いられ
る。
の保持に電力を必要としない不揮発性メモリの需要が急
増している。メモリとしての性能を確保しつつ、携帯機
器に用いるために、不揮発性記憶素子の高集積化は高ま
る一方である。このような高集積化に対応するために、
素子分離法として、トレンチ分離（ＳＴＩ）が用いられ
る。
【０００３】トレンチ分離は、シリコン基板に深さ１μ
ｍ以下の比較的浅い溝（トレンチ）を形成後、その溝を
酸化膜などの絶縁物で埋め戻すことによって素子分離領
域を形成する素子分離法である。この方法はフィールド
酸化のような熱酸化を行なう必要がないので、素子領域
への酸化膜の食い込み（バーズピーク）がほとんど発生
せず、微細化によって設計ルールがスケーリングされて
も、ほぼマスク寸法どおりに素子分離を形成することが
できる。
ｍ以下の比較的浅い溝（トレンチ）を形成後、その溝を
酸化膜などの絶縁物で埋め戻すことによって素子分離領
域を形成する素子分離法である。この方法はフィールド
酸化のような熱酸化を行なう必要がないので、素子領域
への酸化膜の食い込み（バーズピーク）がほとんど発生
せず、微細化によって設計ルールがスケーリングされて
も、ほぼマスク寸法どおりに素子分離を形成することが
できる。
【０００４】図５は、従来の不揮発性半導体記憶装置１
００におけるトンレチ分離領域の構造および形成方法を
示す。まず、図５（ａ）に示すように、シリコン基板１
０１上に、厚さ１０ｎｍの第１のシリコン酸化膜１０２
と、６０ｎｍの第１の非晶質シリコン膜１０３と、シリ
コン内とライド膜１０４と、第２のシリコン酸化膜１０
５を順次堆積し、通常の光蝕刻法によりフォトレジスト
（不図示）を所望のパターンに加工する。フォトレジス
トをマスクにして、ＲＩＥ（reactive ion etching）に
より、第２のシリコン酸化膜１０５とシリコンナイトラ
イド膜１０４を加工する。Ｏ2プラズマ中にシリコン基
板をさらしてフォトレジストを除去し、第２シリコン酸
化膜１０５をマスクにして、非晶質シリコン膜１０３、
第１シリコン酸化膜１０２、シリコン基板１０１を加工
してシリコン基板中にトレンチを形成する。
００におけるトンレチ分離領域の構造および形成方法を
示す。まず、図５（ａ）に示すように、シリコン基板１
０１上に、厚さ１０ｎｍの第１のシリコン酸化膜１０２
と、６０ｎｍの第１の非晶質シリコン膜１０３と、シリ
コン内とライド膜１０４と、第２のシリコン酸化膜１０
５を順次堆積し、通常の光蝕刻法によりフォトレジスト
（不図示）を所望のパターンに加工する。フォトレジス
トをマスクにして、ＲＩＥ（reactive ion etching）に
より、第２のシリコン酸化膜１０５とシリコンナイトラ
イド膜１０４を加工する。Ｏ2プラズマ中にシリコン基
板をさらしてフォトレジストを除去し、第２シリコン酸
化膜１０５をマスクにして、非晶質シリコン膜１０３、
第１シリコン酸化膜１０２、シリコン基板１０１を加工
してシリコン基板中にトレンチを形成する。
【０００５】次に図５（ｂ）に示すように、Ｏ2雰囲
気、１０００℃で加熱し、厚さ６ｎｍの第３シリコン酸
化膜１０６をトレンチ内壁に沿って形成する。さらに、
ＧＤＰ（high density plasma）法により、第４シリコ
ン酸化膜１０７を堆積し、ＣＭＰ（chemical mechanica
l polish）で第４シリコン酸化膜１０７を平坦化して、
９００℃の窒素雰囲気中で加熱する。
気、１０００℃で加熱し、厚さ６ｎｍの第３シリコン酸
化膜１０６をトレンチ内壁に沿って形成する。さらに、
ＧＤＰ（high density plasma）法により、第４シリコ
ン酸化膜１０７を堆積し、ＣＭＰ（chemical mechanica
l polish）で第４シリコン酸化膜１０７を平坦化して、
９００℃の窒素雰囲気中で加熱する。
【０００６】ＮＨ4Ｆ溶液に浸漬した後、１５０℃の燐
酸処理により、シリコンナイトライド膜１０４を除去
し、減圧ＣＶＤ法により、リン（Ｐ）が添加された第２
の非晶質シリコン膜１０８を１００ｎｍ堆積する。
酸処理により、シリコンナイトライド膜１０４を除去
し、減圧ＣＶＤ法により、リン（Ｐ）が添加された第２
の非晶質シリコン膜１０８を１００ｎｍ堆積する。
【０００７】
【発明が解決しようとする課題】図５において、第１の
シリコン酸化膜１０２は、トレンチ分離領域で区画され
る素子領域（不図示）のゲート酸化膜として機能する。
図５に示す従来のトレンチ分離構造では、トレンチ内が
シリコン酸化膜で充填されているため、後の熱工程での
応力変化が大きい。具体的には、シリコン基板１０１
と、埋設酸化膜１０７の熱膨張係数の相違による応力が
生じ、これが第１シリコン酸化膜１０２に影響して、第
１シリコン酸化膜１０２の膜質が劣化する。結果とし
て、ゲート酸化膜として機能する第１シリコン酸化膜１
０２中に、応力による結晶欠陥が発生し、電位トラップ
が増大する。
シリコン酸化膜１０２は、トレンチ分離領域で区画され
る素子領域（不図示）のゲート酸化膜として機能する。
図５に示す従来のトレンチ分離構造では、トレンチ内が
シリコン酸化膜で充填されているため、後の熱工程での
応力変化が大きい。具体的には、シリコン基板１０１
と、埋設酸化膜１０７の熱膨張係数の相違による応力が
生じ、これが第１シリコン酸化膜１０２に影響して、第
１シリコン酸化膜１０２の膜質が劣化する。結果とし
て、ゲート酸化膜として機能する第１シリコン酸化膜１
０２中に、応力による結晶欠陥が発生し、電位トラップ
が増大する。
【０００８】電子トラップは、しきい値電圧の上昇を引
き起こし、半導体記憶装置の動作の信頼性を損なう。不
揮発性半導体記憶装置では、図６（ａ）に示すように、
書き込み／消去の繰り返しによって、しきい値電圧Ｖth
が上昇してしまうことが知られており、これ以外の要因
によるしきい値電圧の上昇は極力抑えるべきである。
き起こし、半導体記憶装置の動作の信頼性を損なう。不
揮発性半導体記憶装置では、図６（ａ）に示すように、
書き込み／消去の繰り返しによって、しきい値電圧Ｖth
が上昇してしまうことが知られており、これ以外の要因
によるしきい値電圧の上昇は極力抑えるべきである。
【０００９】しかし、図６（ｂ）に示すように、応力下
でのストレス時間が長くなるほど、電子トラップが増大
し、ゲート電圧の変化（ΔＶge）が顕著になる。電子ト
ラップに起因する電圧変化（ΔＶge）と、しきい値電圧
の変化（ΔＶth）の間には、図６（ｃ）に示すように相
関関係がある。このことから、不揮発性半導体記憶装置
においては、第１シリコン酸化膜（ゲート酸化膜）に働
く応力を極力小さくして、電子トラップを少なくするこ
とが望まれる。
でのストレス時間が長くなるほど、電子トラップが増大
し、ゲート電圧の変化（ΔＶge）が顕著になる。電子ト
ラップに起因する電圧変化（ΔＶge）と、しきい値電圧
の変化（ΔＶth）の間には、図６（ｃ）に示すように相
関関係がある。このことから、不揮発性半導体記憶装置
においては、第１シリコン酸化膜（ゲート酸化膜）に働
く応力を極力小さくして、電子トラップを少なくするこ
とが望まれる。
【００１０】そこで、本発明は上記の問題に鑑み、素子
領域にかかる応力を極力抑えて、ゲート酸化膜（第１シ
リコン酸化膜）中の電子トラップを低減するトレンチ分
離構造を有する半導体記憶装置の提供を目的とする。
領域にかかる応力を極力抑えて、ゲート酸化膜（第１シ
リコン酸化膜）中の電子トラップを低減するトレンチ分
離構造を有する半導体記憶装置の提供を目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置では、素子領域を分離する
ためのトレンチ分離を、基板表面に近い第１領域と、基
板表面から遠い（すなわち比較的深い）第２領域により
構成し、第１領域を絶縁膜で完全に充填し、第２領域に
空洞を設ける。
に、本発明の半導体記憶装置では、素子領域を分離する
ためのトレンチ分離を、基板表面に近い第１領域と、基
板表面から遠い（すなわち比較的深い）第２領域により
構成し、第１領域を絶縁膜で完全に充填し、第２領域に
空洞を設ける。
【００１２】より具体的には、本発明の半導体記憶装置
は、基板と、基板上に形成される素子領域と、素子領域
を区画する素子分離領域を有し、素子分離領域は、断面
形状が屈曲したトレンチ溝を含む。トレンチ溝は、少な
くとも基板表面側の第１領域と、この第１領域から深さ
方向に延びる第２領域とを含む。トレンチ溝の第１領域
は絶縁膜で充填されており、第２領域に空洞を有する。
第１領域は、基板表面に近いため、ボイドが存在しない
ように完全に絶縁膜を埋設して絶縁性を確保し、基板上
の配線のショートを防止する。一方、深い部分にある第
２領域に空洞を形成することにより、基板と埋設絶縁膜
との熱膨張係数の相違から生じる応力を解消する。これ
により、素子領域に応力に起因する悪影響が及ぶことを
防止できる。
は、基板と、基板上に形成される素子領域と、素子領域
を区画する素子分離領域を有し、素子分離領域は、断面
形状が屈曲したトレンチ溝を含む。トレンチ溝は、少な
くとも基板表面側の第１領域と、この第１領域から深さ
方向に延びる第２領域とを含む。トレンチ溝の第１領域
は絶縁膜で充填されており、第２領域に空洞を有する。
第１領域は、基板表面に近いため、ボイドが存在しない
ように完全に絶縁膜を埋設して絶縁性を確保し、基板上
の配線のショートを防止する。一方、深い部分にある第
２領域に空洞を形成することにより、基板と埋設絶縁膜
との熱膨張係数の相違から生じる応力を解消する。これ
により、素子領域に応力に起因する悪影響が及ぶことを
防止できる。
【００１３】トレンチ溝の断面形状は、階段形状、ある
いはテーパ状のくびれ部を有する２段階以上の屈曲形状
とする。
いはテーパ状のくびれ部を有する２段階以上の屈曲形状
とする。
【００１４】第１領域の深さは、素子間、および基板上
の配線との間の絶縁性を確保するために、基板表面から
２０ｎｍ〜２００ｎｍ 程度であるのが好ましい。
の配線との間の絶縁性を確保するために、基板表面から
２０ｎｍ〜２００ｎｍ 程度であるのが好ましい。
【００１５】第２領域の深さは、第２領域内部に形成さ
れる空洞で応力を十分に吸収するために３０ｎｍ〜３０
０ｎｍ 程度であるのが好ましい。
れる空洞で応力を十分に吸収するために３０ｎｍ〜３０
０ｎｍ 程度であるのが好ましい。
【００１６】本発明のその他の特徴および効果は、以下
の詳細な説明により一層明確になるものである。
の詳細な説明により一層明確になるものである。
【００１７】
【発明の実施の形態】＜第１実施形態＞図１は、本発明
の第１実施形態に係る半導体記憶装置の素子分離領域１
０の断面図である。半導体記憶装置は、シリコン基板１
１と、シリコン基板上に形成される素子領域（不図示）
と、素子領域を区画する素子分離領域１０を有し、素子
分離領域１０は、断面形状がステップ状に屈曲したトレ
ンチ溝２３を有する。トレンチ溝２３は、基板１１の表
面側に位置する第１領域２１と、第１領域２１から深さ
方向に伸びる第２領域２２を含む。トレンチ溝の第１領
域２１は、シリコン酸化膜１６、１８で充填され、第１
領域よりも深い位置にある第２領域２２は、空洞２５を
有する。
の第１実施形態に係る半導体記憶装置の素子分離領域１
０の断面図である。半導体記憶装置は、シリコン基板１
１と、シリコン基板上に形成される素子領域（不図示）
と、素子領域を区画する素子分離領域１０を有し、素子
分離領域１０は、断面形状がステップ状に屈曲したトレ
ンチ溝２３を有する。トレンチ溝２３は、基板１１の表
面側に位置する第１領域２１と、第１領域２１から深さ
方向に伸びる第２領域２２を含む。トレンチ溝の第１領
域２１は、シリコン酸化膜１６、１８で充填され、第１
領域よりも深い位置にある第２領域２２は、空洞２５を
有する。
【００１８】空洞２５は、シリコン基板１１と、第１領
域２１内に充填されたシリコン酸化膜１６、１８との間
の応力を緩和するためのものである。基板表面に近い側
の第１領域には、酸化シリコン膜１６、１８が隙間なく
埋設されているため、基板表面近傍に形成される素子領
域の活性領域を区画するための絶縁性に影響がでたり、
基板上に形成される配線がショートすることはない。基
板表面に影響を与えない深さに空洞部分２５を有するこ
とにより、素子間の絶縁性を維持しつつ、シリコン基板
１１と、トレンチ内に充填される酸化膜１６、１８との
熱膨張係数の相違に起因する応力を効果的に緩和するこ
とができる。
域２１内に充填されたシリコン酸化膜１６、１８との間
の応力を緩和するためのものである。基板表面に近い側
の第１領域には、酸化シリコン膜１６、１８が隙間なく
埋設されているため、基板表面近傍に形成される素子領
域の活性領域を区画するための絶縁性に影響がでたり、
基板上に形成される配線がショートすることはない。基
板表面に影響を与えない深さに空洞部分２５を有するこ
とにより、素子間の絶縁性を維持しつつ、シリコン基板
１１と、トレンチ内に充填される酸化膜１６、１８との
熱膨張係数の相違に起因する応力を効果的に緩和するこ
とができる。
【００１９】第１実施形態においては、トレンチ溝２３
の第１領域の深さは基板１１の表面から約１００ｎｍ、
第２領域の深さは、基板１１の表面から約２５０ｎｍあ
るいはそれ以上の深さである。
の第１領域の深さは基板１１の表面から約１００ｎｍ、
第２領域の深さは、基板１１の表面から約２５０ｎｍあ
るいはそれ以上の深さである。
【００２０】なお、図１の例では、シリコン基板１１の
表面に、第１のシリコン酸化膜１２、第１の非晶質シリ
コン膜１３、第２の非晶質シリコン膜２７を有する。基
板１１の表面に形成された第１シリコン酸化膜１２は、
図示はしないが、素子領域において上部に堆積されるゲ
ート電極膜とともに加工されて、ゲート酸化膜として用
いられる。図１のトレンチ分離構造を採用することによ
って、熱処理工程において応力が空洞２５に吸収される
ので、応力に起因する第１シリコン酸化膜１２中の結晶
欠陥が防止される。したがって、電子トラップを効果的
に低減し、活性領域のしきい値電圧の上昇を効果的に防
止できる。
表面に、第１のシリコン酸化膜１２、第１の非晶質シリ
コン膜１３、第２の非晶質シリコン膜２７を有する。基
板１１の表面に形成された第１シリコン酸化膜１２は、
図示はしないが、素子領域において上部に堆積されるゲ
ート電極膜とともに加工されて、ゲート酸化膜として用
いられる。図１のトレンチ分離構造を採用することによ
って、熱処理工程において応力が空洞２５に吸収される
ので、応力に起因する第１シリコン酸化膜１２中の結晶
欠陥が防止される。したがって、電子トラップを効果的
に低減し、活性領域のしきい値電圧の上昇を効果的に防
止できる。
【００２１】図２は、図１に示すトレンチ分離構造の形
成方法を示す図である。
成方法を示す図である。
【００２２】（イ）まず、図２（ａ）に示すように、シ
リコン基板１１上に、７５０℃のＯ2雰囲気中で、厚さ
約１０ｎｍの第１のシリコン酸化膜１２を堆積する。次
に、厚さ約６０ｎｍの第１非晶質シリコン膜１３と、厚
さ約７０ｎｍのシリコンナイトライド膜１４と、厚さ約
２３０ｎｍの第２のシリコン酸化膜１５をＣＶＤ（chem
ical vapor deposition）によりそれぞれ堆積する。次
に、通常の光蝕刻法によりフォトレジスト（不図示）を
所定のパターンに加工し、それをマスクとしてＲＩＥに
より第２のシリコン酸化膜１５およびシリコンナイトラ
イド膜１４を加工する。Ｏ2プラズマ中にシリコン基板
１１全体をさらして、フォトレジストを除去する。そし
て、第２のシリコン酸化膜１５をマスクとして、非晶質
シリコン膜１３、第１のシリコン酸化膜１２、およびシ
リコン基盤１１を加工して、シリコン基板１１の表面か
ら深さ１００ｎｍの溝２１を形成する。この溝２１は、
トレンチ溝の第１領域となる。
リコン基板１１上に、７５０℃のＯ2雰囲気中で、厚さ
約１０ｎｍの第１のシリコン酸化膜１２を堆積する。次
に、厚さ約６０ｎｍの第１非晶質シリコン膜１３と、厚
さ約７０ｎｍのシリコンナイトライド膜１４と、厚さ約
２３０ｎｍの第２のシリコン酸化膜１５をＣＶＤ（chem
ical vapor deposition）によりそれぞれ堆積する。次
に、通常の光蝕刻法によりフォトレジスト（不図示）を
所定のパターンに加工し、それをマスクとしてＲＩＥに
より第２のシリコン酸化膜１５およびシリコンナイトラ
イド膜１４を加工する。Ｏ2プラズマ中にシリコン基板
１１全体をさらして、フォトレジストを除去する。そし
て、第２のシリコン酸化膜１５をマスクとして、非晶質
シリコン膜１３、第１のシリコン酸化膜１２、およびシ
リコン基盤１１を加工して、シリコン基板１１の表面か
ら深さ１００ｎｍの溝２１を形成する。この溝２１は、
トレンチ溝の第１領域となる。
【００２３】（ロ）次に、図２（ｂ）に示すように、Ｃ
ＶＤにより溝２１内に第５のシリコン酸化膜１６を１０
０ｎｍ堆積し、底面をＲＩＥでエッチングして、シリコ
ン基板１１の表面を露出させる。この第５シリコン酸化
膜１６は、スペーサとして使用される。
ＶＤにより溝２１内に第５のシリコン酸化膜１６を１０
０ｎｍ堆積し、底面をＲＩＥでエッチングして、シリコ
ン基板１１の表面を露出させる。この第５シリコン酸化
膜１６は、スペーサとして使用される。
【００２４】（ハ）次に、図２（ｃ）に示すように、第
２シリコン酸化膜１５および第５シリコン酸化膜（スペ
ーサ）１６をマスクとして、再度シリコン基板１１を加
工して、トレンチ溝の第２領域２３を形成する。第２領
域の深さは、シリコン基板１１の表面から２５０ｎｍ以
上とするのが好ましい。その後、Ｏ2雰囲気、１０００
℃で加熱し、厚さ６ｎｍの第３シリコン酸化膜１７をト
レンチ溝の第２領域の内壁に沿って形成する。
２シリコン酸化膜１５および第５シリコン酸化膜（スペ
ーサ）１６をマスクとして、再度シリコン基板１１を加
工して、トレンチ溝の第２領域２３を形成する。第２領
域の深さは、シリコン基板１１の表面から２５０ｎｍ以
上とするのが好ましい。その後、Ｏ2雰囲気、１０００
℃で加熱し、厚さ６ｎｍの第３シリコン酸化膜１７をト
レンチ溝の第２領域の内壁に沿って形成する。
【００２５】（ニ）次に、図２（ｄ）に示すように、Ｈ
ＤＰ（high density plasma）法により、第４シリコン
酸化膜１８を厚さ６００ｎｍまで堆積する。このとき、
第２領域２２の内部に空洞２５が形成される。これは、
トレンチ溝２３の第２領域の入り口が第１領域２１の底
面に比べて狭くなっており、かつ第２領域が深さ方向に
延びることから、第２領域２２内部に酸化膜材料が入り
込まずに空洞２５が残されるためである。第１実施形態
では、第２領域２２の内部に空洞２５を形成するため
に、第２領域２２の深さをシリコン基板１１の表面から
２５０ｎｍとするが、これ以上の深さでもよく、また、
第１シリコン酸化膜１２に応力が影響しない限り、２５
０ｎｍよりも浅くすることも可能である。
ＤＰ（high density plasma）法により、第４シリコン
酸化膜１８を厚さ６００ｎｍまで堆積する。このとき、
第２領域２２の内部に空洞２５が形成される。これは、
トレンチ溝２３の第２領域の入り口が第１領域２１の底
面に比べて狭くなっており、かつ第２領域が深さ方向に
延びることから、第２領域２２内部に酸化膜材料が入り
込まずに空洞２５が残されるためである。第１実施形態
では、第２領域２２の内部に空洞２５を形成するため
に、第２領域２２の深さをシリコン基板１１の表面から
２５０ｎｍとするが、これ以上の深さでもよく、また、
第１シリコン酸化膜１２に応力が影響しない限り、２５
０ｎｍよりも浅くすることも可能である。
【００２６】次に、第４シリコン酸化膜１８の表面を、
第２シリコン膜１５とともにＣＭＰにより平坦化し、９
００℃の窒素雰囲気中で加熱する。ＮＨ4Ｆ溶液に浸漬
した後、１５０℃のリン酸処理によりシリコンナイトラ
イド膜１４を除去し、露出した第１非晶質シリコン膜１
３および平坦化された第４シリコン酸化膜１８の上に、
リンが添加された第２の非晶質シリコン膜２７を減圧Ｃ
ＶＤにより１００ｎｍ堆積すると、図１に示す半導体記
憶装置の素子分離領域が完成する。
第２シリコン膜１５とともにＣＭＰにより平坦化し、９
００℃の窒素雰囲気中で加熱する。ＮＨ4Ｆ溶液に浸漬
した後、１５０℃のリン酸処理によりシリコンナイトラ
イド膜１４を除去し、露出した第１非晶質シリコン膜１
３および平坦化された第４シリコン酸化膜１８の上に、
リンが添加された第２の非晶質シリコン膜２７を減圧Ｃ
ＶＤにより１００ｎｍ堆積すると、図１に示す半導体記
憶装置の素子分離領域が完成する。
【００２７】なお、トレンチ溝の第２領域を形成するた
めのスペーサとしての第５シリコン酸化膜１６は、ＣＶ
Ｄに限定されず、たとえばＳＯＧ膜などによっても形成
できる。
めのスペーサとしての第５シリコン酸化膜１６は、ＣＶ
Ｄに限定されず、たとえばＳＯＧ膜などによっても形成
できる。
【００２８】このように、素子分離領域のトレンチ溝を
２段階に形成し、基板表面に近い側の第１領域を絶縁膜
（シリコン酸化膜）で完全に充填し、基板表面から遠い
第２領域に空洞を形成することによって、基板表面に形
成される第１シリコン酸化膜１２に悪影響を及ぼす応力
の発生を防止することが可能になる。結果として、第１
シリコン酸化膜１２中の結晶欠陥による電子トラップを
低減し、半導体記憶装置の動作の信頼性を維持すること
ができる。
２段階に形成し、基板表面に近い側の第１領域を絶縁膜
（シリコン酸化膜）で完全に充填し、基板表面から遠い
第２領域に空洞を形成することによって、基板表面に形
成される第１シリコン酸化膜１２に悪影響を及ぼす応力
の発生を防止することが可能になる。結果として、第１
シリコン酸化膜１２中の結晶欠陥による電子トラップを
低減し、半導体記憶装置の動作の信頼性を維持すること
ができる。
【００２９】図３は、応力と電子トラップによるゲート
電圧の変化量の差Δ｜ΔＶge｜との関係を、本発明の第
１実施形態のトレンチ分離構造を有する半導体記憶装置
と、従来のトレンチ分離構造の半導体記憶装置とを比較
して示すグラフである。グラフ中、横軸は第１シリコン
酸化膜（ゲート酸化膜）に働く応力を、縦軸は、応力が
０のときのゲート電圧変化ΔＶｇｅと、応力が印加され
たときのゲート電圧変化ΔＶｇｅとの差を示す。図３に
示すように、第１シリコン酸化膜（ゲート酸化膜）に働
く応力の増大につれて、ゲート電圧の変化量の割合が大
きくなり、これを補償するためにしきい値電圧が高くな
る。したがって、応力を低減することによって、ゲート
電圧の低下を防止し、しきい値電圧の上昇を防止するこ
とが可能になる。
電圧の変化量の差Δ｜ΔＶge｜との関係を、本発明の第
１実施形態のトレンチ分離構造を有する半導体記憶装置
と、従来のトレンチ分離構造の半導体記憶装置とを比較
して示すグラフである。グラフ中、横軸は第１シリコン
酸化膜（ゲート酸化膜）に働く応力を、縦軸は、応力が
０のときのゲート電圧変化ΔＶｇｅと、応力が印加され
たときのゲート電圧変化ΔＶｇｅとの差を示す。図３に
示すように、第１シリコン酸化膜（ゲート酸化膜）に働
く応力の増大につれて、ゲート電圧の変化量の割合が大
きくなり、これを補償するためにしきい値電圧が高くな
る。したがって、応力を低減することによって、ゲート
電圧の低下を防止し、しきい値電圧の上昇を防止するこ
とが可能になる。
【００３０】図１、２に示す本発明の第１実施形態の半
導体記憶装置では、従来の半導体記憶装置に比べ、第１
シリコン酸化膜に働く応力が３０ＭＰａ程度、低減する
ことができる。応力を３０ＭＰａ低減することによっ
て、ゲート電圧の変化量ΔＶgeを１０ｍＶ程度低減でき
ることがわかる。ゲート電圧の変化量を低減することに
よって、半導体記憶装置の動作の信頼性を維持すること
が可能になる。
導体記憶装置では、従来の半導体記憶装置に比べ、第１
シリコン酸化膜に働く応力が３０ＭＰａ程度、低減する
ことができる。応力を３０ＭＰａ低減することによっ
て、ゲート電圧の変化量ΔＶgeを１０ｍＶ程度低減でき
ることがわかる。ゲート電圧の変化量を低減することに
よって、半導体記憶装置の動作の信頼性を維持すること
が可能になる。
【００３１】＜第２実施形態＞図４は、本発明の第２実
施形態に係る半導体記憶装置のトレンチ分離構造の作製
方法を示す図である。第１実施形態では断面が階段形状
のトレンチ溝を形成していたが、第２実施形態では、テ
ーバ状に狭まった第１領域３１の低部をくびれ部とし
て、さらに中央部が膨らんだ第２領域３２が深さ方向に
延びるトレンチ溝３３を有する。第１２実施形態と同様
に、基板表面に近い第１領域３１は絶縁膜（シリコン酸
化膜）４７で充填され、基板表面から離れて位置する第
２領域３２は内部に空洞４９を有する。この構造によっ
て達成される効果は第１実施形態と同様である。すなわ
ち、空洞４９でシリコン基板４１とシリコン酸化膜４７
との間の熱膨張係数の相違に起因する応力を吸収するこ
とによって、第１シリコン酸化膜４２に生じる結晶欠陥
や電子トラップを低減することができる。
施形態に係る半導体記憶装置のトレンチ分離構造の作製
方法を示す図である。第１実施形態では断面が階段形状
のトレンチ溝を形成していたが、第２実施形態では、テ
ーバ状に狭まった第１領域３１の低部をくびれ部とし
て、さらに中央部が膨らんだ第２領域３２が深さ方向に
延びるトレンチ溝３３を有する。第１２実施形態と同様
に、基板表面に近い第１領域３１は絶縁膜（シリコン酸
化膜）４７で充填され、基板表面から離れて位置する第
２領域３２は内部に空洞４９を有する。この構造によっ
て達成される効果は第１実施形態と同様である。すなわ
ち、空洞４９でシリコン基板４１とシリコン酸化膜４７
との間の熱膨張係数の相違に起因する応力を吸収するこ
とによって、第１シリコン酸化膜４２に生じる結晶欠陥
や電子トラップを低減することができる。
【００３２】図４に示すトレンチ分離領域の作製手順は
以下のとおりである。
以下のとおりである。
【００３３】（イ）まず、図４（ａ）に示すように、シ
リコン基板４１上に、７５０℃のＯ2雰囲気中で、厚さ
約１０ｎｍの第１のシリコン酸化膜４２を堆積する。次
に、厚さ約６０ｎｍの第１非晶質シリコン膜４３と、厚
さ約７０ｎｍのシリコンナイトライド膜４４と、厚さ約
２３０ｎｍの第２のシリコン酸化膜４５をＣＶＤ（chem
ical vapor deposition）によりそれぞれ堆積する。次
に、通常の光蝕刻法によりフォトレジスト（不図示）を
所定のパターンに加工し、それをマスクとしてＲＩＥに
より第２のシリコン酸化膜１５およびシリコンナイトラ
イド膜１４を加工する。Ｏ2プラズマ中にシリコン基板
１１全体をさらして、フォトレジストを除去する。そし
て、第２のシリコン酸化膜１５をマスクとして、非晶質
シリコン膜１３、第１のシリコン酸化膜１２、およびシ
リコン基盤１１を加工して、シリコン基板１１の表面か
ら深さ３００ｎｍ程度の断面形状が屈曲したトレンチ溝
３３を形成する。
リコン基板４１上に、７５０℃のＯ2雰囲気中で、厚さ
約１０ｎｍの第１のシリコン酸化膜４２を堆積する。次
に、厚さ約６０ｎｍの第１非晶質シリコン膜４３と、厚
さ約７０ｎｍのシリコンナイトライド膜４４と、厚さ約
２３０ｎｍの第２のシリコン酸化膜４５をＣＶＤ（chem
ical vapor deposition）によりそれぞれ堆積する。次
に、通常の光蝕刻法によりフォトレジスト（不図示）を
所定のパターンに加工し、それをマスクとしてＲＩＥに
より第２のシリコン酸化膜１５およびシリコンナイトラ
イド膜１４を加工する。Ｏ2プラズマ中にシリコン基板
１１全体をさらして、フォトレジストを除去する。そし
て、第２のシリコン酸化膜１５をマスクとして、非晶質
シリコン膜１３、第１のシリコン酸化膜１２、およびシ
リコン基盤１１を加工して、シリコン基板１１の表面か
ら深さ３００ｎｍ程度の断面形状が屈曲したトレンチ溝
３３を形成する。
【００３４】このとき、溝の深さが１００ｎｍ程度まで
は、エッチングのガス種としてＣｌ 2／Ｏ2またはＣｌ2
／ＨＢｒ／Ｏ2を使用し、それ以降は、ＨＢｒ／Ｏ2／Ｓ
Ｆ６またはＨＢｒ／Ｏ2／ＮＦ３／ＳＦ６を使用するこ
とにより、図４（ａ）に示す形状に加工することができ
る。
は、エッチングのガス種としてＣｌ 2／Ｏ2またはＣｌ2
／ＨＢｒ／Ｏ2を使用し、それ以降は、ＨＢｒ／Ｏ2／Ｓ
Ｆ６またはＨＢｒ／Ｏ2／ＮＦ３／ＳＦ６を使用するこ
とにより、図４（ａ）に示す形状に加工することができ
る。
【００３５】（ロ）次に、図４（ｂ）に示すように、Ｏ
2雰囲気、１０００℃で加熱し、膜厚約６ｎｍの第３の
シリコン酸化膜４６を形成する。
2雰囲気、１０００℃で加熱し、膜厚約６ｎｍの第３の
シリコン酸化膜４６を形成する。
【００３６】（ハ）次に、図４（ｃ）に示すように、Ｈ
ＤＰ（high density plasma）法により、厚さ６００ｎ
ｍの第４のシリコン酸化膜４７を堆積する。このとき、
トレンチ溝の第１領域と第２領域との間のくびれ部によ
り、第２領域内に空洞４９が形成される。
ＤＰ（high density plasma）法により、厚さ６００ｎ
ｍの第４のシリコン酸化膜４７を堆積する。このとき、
トレンチ溝の第１領域と第２領域との間のくびれ部によ
り、第２領域内に空洞４９が形成される。
【００３７】（ニ）最後に、ＣＭＰにより、第４シリコ
ン酸化膜４７を第２シリコン酸化膜４５とともに平坦化
し、９００℃の窒素雰囲気中で加熱する。ＮＨ4Ｆ溶液
に浸漬した後、１５０℃のリン酸処理によりシリコンナ
イトライド膜４４を除去し、減圧ＣＶＤ法により、リン
が添加された第２の非晶質シリコン膜４８を第４シリコ
ン酸化膜４７および第１非晶質シリコン膜４３上に堆積
する。
ン酸化膜４７を第２シリコン酸化膜４５とともに平坦化
し、９００℃の窒素雰囲気中で加熱する。ＮＨ4Ｆ溶液
に浸漬した後、１５０℃のリン酸処理によりシリコンナ
イトライド膜４４を除去し、減圧ＣＶＤ法により、リン
が添加された第２の非晶質シリコン膜４８を第４シリコ
ン酸化膜４７および第１非晶質シリコン膜４３上に堆積
する。
【００３８】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、ＳＴＩの一部を空洞にすることで、素
子部分にかかるストレスを緩和し、第１シリコン酸化膜
中の電子トラップを低減できる。結果として、半導体記
憶装置の動作の信頼性を向上できる。
憶装置によれば、ＳＴＩの一部を空洞にすることで、素
子部分にかかるストレスを緩和し、第１シリコン酸化膜
中の電子トラップを低減できる。結果として、半導体記
憶装置の動作の信頼性を向上できる。
【００３９】さらに、派生的な効果として、トレンチ溝
を２段階あるいはそれ以上の構成とし、表面側の領域だ
けを絶縁膜で埋め込み、深い領域に空洞を残すことによ
って、埋め込みのアスペクトを緩和できる。
を２段階あるいはそれ以上の構成とし、表面側の領域だ
けを絶縁膜で埋め込み、深い領域に空洞を残すことによ
って、埋め込みのアスペクトを緩和できる。
【図１】本発明の第１実施形態にかかる半導体記憶装置
のトレンチ分離構造を示す図である。
のトレンチ分離構造を示す図である。
【図２】図１に示すトレンチ分離構造の製造工程を示す
図である。
図である。
【図３】基板上のシリコン酸化膜に働く応力と、電子ト
ラップによるゲート電圧の変化量との関係を示すグラフ
である。
ラップによるゲート電圧の変化量との関係を示すグラフ
である。
【図４】本発明の第２実施形態にかかる半導体記憶装置
のトレンチ分離構造を示す図である。
のトレンチ分離構造を示す図である。
【図５】従来の半導体記憶装置のトレンチ分離構造を示
す図である。
す図である。
【図６】一般的な不揮発性半導体記憶装置の特性を表わ
す図であり、図６（ａ）は書込み／消去回数の増大に伴
うしきい値電圧の上昇を、図６（ｂ）はストレス時間
と、応力に起因する電子トラップの関係を、図６（ｃ）
は電子トラップに起因するゲート電圧の変化量としきい
値電圧の関係を示すグラフである。
す図であり、図６（ａ）は書込み／消去回数の増大に伴
うしきい値電圧の上昇を、図６（ｂ）はストレス時間
と、応力に起因する電子トラップの関係を、図６（ｃ）
は電子トラップに起因するゲート電圧の変化量としきい
値電圧の関係を示すグラフである。
１１、４１、１０１ シリコン基板 １２、４２、１０２ 第１シリコン酸化膜 １３、４３、１０３ 第１非晶質シリコン膜 １４、４４、１０４ シリコンナイトライド膜 １５、４５、１０５ 第２シリコン酸化膜 １６ 第５シリコン酸化膜 １７、４６、１０６ 第３シリコン酸化膜 １８、４７、１０７ 第４シリコン酸化膜 ２７、４８、１０８ 第２非晶質シリコン膜 ２１、３１ トレンチ溝第１領域 ２２、３２ トレンチ溝第２領域 ２３、３３ トレンチ溝
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5F032 AA14 AA35 AA36 AA39 AA45 AA49 AA77 AC02 BA01 BA02 BB01 CA17 DA03 DA22 DA78 5F083 EP00 GA21 NA01 PR03 PR05 PR09 PR12 PR15 PR40 5F101 BD35 BF03
Claims (7)
- 【請求項１】 基板と、 前記基板上に形成された素子領域と、 前記素子領域を区画する素子分離領域とを有し、前記素
子分離領域は少なくとも、前記基板の表面側に位置する
第１領域と、前記第１領域よりも深い位置に位置する第
２領域とを含むトレンチ溝を有し、前記第１領域は絶縁
膜で充填され、前記第２領域は内部に空洞を有すること
を特徴とする半導体記憶装置。 - 【請求項２】 基板と、 前記基板上に形成される素子領域と、 前記素子領域を区画する素子分離領域とを有し、前記素
子分離領域は、断面形状が屈曲したトレンチ溝を含み、
前記トレンチ溝は、少なくとも基板表面側の第１領域
と、この第１領域から深さ方向に延びる第２領域とを有
し、前記第１領域は絶縁膜で充填されており、第２領域
は内部に空洞を有することを特徴とする半導体記憶装
置。 - 【請求項３】 前記トレンチ溝の断面形状は、階段状に
屈曲することを特徴とする請求項２に記載の半導体記憶
装置。 - 【請求項４】 前記トレンチ溝の断面形状は、テーパ状
のくびれ部を有することを特徴とする請求項２に記載の
半導体記憶装置。 - 【請求項５】 前記第１領域の深さは、前記基板の表面
から２０ｎｍ〜２００ｎｍの範囲であることを特徴とす
る請求項１または２に記載の半導体記憶装置。 - 【請求項６】 前記第２領域の深さは、前記基板の表面
から３０ｎｍ〜３００ｎｍの範囲であることを特徴とす
る請求項１または２に記載の半導体記憶装置。 - 【請求項７】 前記半導体記憶装置は、前記基板表面上
に位置する第１のシリコン酸化膜をさらに備え、前記ト
レンチ溝の第２領域内部の空洞が前記第１のシリコン酸
化膜に働く応力を吸収することを特徴とする請求項１ま
たは２に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001124311A JP4295927B2 (ja) | 2001-04-23 | 2001-04-23 | 不揮発性半導体記憶装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001124311A JP4295927B2 (ja) | 2001-04-23 | 2001-04-23 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002319638A true JP2002319638A (ja) | 2002-10-31 |
| JP4295927B2 JP4295927B2 (ja) | 2009-07-15 |
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|---|---|---|---|
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Cited By (16)
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|---|---|---|---|---|
| KR20030043597A (ko) * | 2001-11-26 | 2003-06-02 | 미쓰비시덴키 가부시키가이샤 | 트렌치 분리를 갖는 반도체 장치 및 그 제조 방법 |
| JP2004531070A (ja) * | 2001-06-14 | 2004-10-07 | ストミクロエレクトロニクス・ソシエテ・アノニム | 深い絶縁トレンチ及びその形成方法 |
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| KR100688547B1 (ko) * | 2005-05-18 | 2007-03-02 | 삼성전자주식회사 | Ｓｔｉ 구조를 가지는 반도체 소자 및 그 제조 방법 |
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| US20070235783A9 (en) * | 2005-07-19 | 2007-10-11 | Micron Technology, Inc. | Semiconductor constructions, memory arrays, electronic systems, and methods of forming semiconductor constructions |
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| KR100773565B1 (ko) | 2006-11-15 | 2007-11-07 | 삼성전자주식회사 | 보이드가 한정된 한 쌍의 핀들을 갖는 반도체 소자 및 그제조 방법 |
| KR100803223B1 (ko) | 2007-09-18 | 2008-02-14 | 삼성전자주식회사 | 보이드가 한정된 한 쌍의 핀들을 갖는 반도체 소자 및 그제조 방법 |
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| US8338908B2 (en) | 2009-09-25 | 2012-12-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US8598043B2 (en) | 2006-04-11 | 2013-12-03 | Micron Technology Inc. | Methods of forming semiconductor constructions |
| US8829643B2 (en) | 2005-09-01 | 2014-09-09 | Micron Technology, Inc. | Memory arrays |
| CN104979267A (zh) * | 2014-04-14 | 2015-10-14 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
-
2001
- 2001-04-23 JP JP2001124311A patent/JP4295927B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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| KR100773565B1 (ko) | 2006-11-15 | 2007-11-07 | 삼성전자주식회사 | 보이드가 한정된 한 쌍의 핀들을 갖는 반도체 소자 및 그제조 방법 |
| KR100803223B1 (ko) | 2007-09-18 | 2008-02-14 | 삼성전자주식회사 | 보이드가 한정된 한 쌍의 핀들을 갖는 반도체 소자 및 그제조 방법 |
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