JP2009164566A - 半導体メモリ素子の素子分離膜形成方法 - Google Patents

半導体メモリ素子の素子分離膜形成方法 Download PDF

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Abstract

【課題】工程コストを節減し且つ素子の信頼性を向上させることができる、半導体メモリ素子の素子分離膜形成方法を提供すること。
【解決手段】半導体基板上にトンネル絶縁膜、および電荷蓄積層を形成する段階と、前記電荷蓄積層および前記トンネル絶縁膜をエッチングして素子分離用トレンチを形成する段階と、前記素子分離用トレンチを含んだ全体構造上に保護膜を形成する段階と、前記素子分離用トレンチの底面に第１絶縁膜を形成する段階と、前記第１絶縁膜を形成する段階で前記保護膜の酸化した部分を除去する段階と、前記第１絶縁膜を含んだ全体構造上に第２絶縁膜を形成する段階とを含むことを特徴とする。
【選択図】図５

Description

本発明は、半導体メモリ素子の素子分離膜形成方法に係り、特に、ＨＤＰ酸化膜を用いて素子分離膜を形成する半導体メモリ素子の素子分離膜形成方法に関する。
半導体回路では、半導体基板の上部に形成された単位素子、例えばトランジスタ、ダイオードまたは抵抗などを電気的に分離することが必要である。よって、このような素子分離工程は、全ての半導体製造工程段階における初期段階の工程であって、アクティブ領域のサイズおよび後続段階の工程マージンを左右する。
このような素子分離を形成するための方法として、半導体部分酸化法（Local Oxidation of Silicon、以下「ＬＯＣＯＳ」という）が広く使われてきた。どころが、このようなＬＯＣＯＳ素子分離によれば、半導体基板の選択的酸化の際にマスクとして用いられる窒化膜の下部からパッド酸化膜の側面に酸素が浸透しながらフィールド酸化膜の端部にバーズビーク(Bird’s beak)が発生する。このようなバーズビークによってフィールド酸化膜がバーズビークの長さだけアクティブ領域に拡張するため、チャネル長が短くなってしきい電圧(Threshold voltage)が増加するので、例えばトランジスタなどの電気的特性を悪化させるという問題点が発生する。
一方、トレンチ素子分離（Shallow Trench Isolation、以下「ＳＴＩ」という）工程は、工程の不安定要因、例えば半導体素子のデザインルール(Design rule)の減少によるフィールド酸化膜の劣化などや、バーズビークによるアクティブ領域の減少といった問題点を根本的に解決することが可能な素子分離工程として浮き彫りにされている。
図１は従来の技術に係る半導体メモリ素子の素子分離膜形成方法を説明するための素子の断面図である。
図１を参照すると、半導体基板１０上にトンネル絶縁膜１１およびフローティングゲート用ポリシリコン膜１２を形成し、これを選択エッチングして半導体基板１０の素子分離領域を露出させた後、露出した半導体基板１０をエッチングすることにより、トレンチ１３を形成する。次いで、トレンチ１３を絶縁膜で充填して素子分離膜１４を形成する。
ここで、素子分離膜１４の形成前に一連のトレンチ１３側壁犠牲酸化工程（ドライエッチングによる半導体表面のエッチング欠陥の除去目的）およびトレンチ１３側壁再酸化工程などを行うところ、ここでは説明の簡略化のために省略した。
最近、高集積化する半導体メモリ素子の集積度を高めるために、６０ｎｍ以下に素子の大きさを減らしており、これによりＳＡ−ＳＴＩ(Self Aligned Shallow Trench Isolation)工程を用いる半導体メモリは、それ以上ＨＤＰ酸化膜を用いたギャップフィルマージンの確保が難しいため、ＳＯＤ(spin on dielectric)酸化膜を用いてギャップフィルマージンを確保している。ところが、ＳＯＤ膜で素子分離膜を形成する場合、工程費用が増加し、ＳＯＤ膜の物性特性によって素子の信頼性が低下する。
そこで、本発明の目的は、半導体素子の素子分離用トレンチ内に保護膜を形成した後、ＤＥＤ方式でＨＤＰ膜を用いて素子分離用トレンチを充填して素子分離膜を形成することにより、工程コストを節減し且つ素子の信頼性を向上させることができる、半導体メモリ素子の素子分離膜形成方法を提供することにある。
上記目的を達成するために、本発明に係る半導体メモリ素子の素子分離膜形成方法は、半導体基板上にトンネル絶縁膜、および電荷蓄積層を形成する段階と、前記電荷蓄積層およびトンネル絶縁膜をエッチングして素子分離用トレンチを形成する段階と、前記素子分離用トレンチを含んだ全体構造上に保護膜を形成する段階と、前記素子分離用トレンチの底面に第１絶縁膜を形成する段階と、前記第１絶縁膜形成段階で前記保護膜の酸化した部分を除去する段階と、前記第１絶縁膜を含んだ全体構造上に第２絶縁膜を形成する段階とを含むことを特徴とする。
前記保護膜は、窒化膜で形成する。前記保護膜は２００〜２５０Åの厚さに形成する。
前記第１絶縁膜および前記第２絶縁膜はＨＤＰ酸化膜で形成し、前記第１絶縁膜は蒸着工程、エッチング工程および蒸着工程が反復されるＤＥＤ方式で形成する。
前記蒸着工程はＳｉＨ４ガスとＯ２ガスを用いて行い、前記エッチング工程はドライエッチング方式またはウェットエッチング方式で行い、前記ドライエッチング方式はＮＦ３ガスを用いたリモート(remote)プラズマ方式で行い、前記ウェットエッチング工程はＮＦ３とＨＦが含有されたエッチング液を用いて行う。
前記第１絶縁膜を形成する段階の後、酸素ガスを用いた熱処理工程を行う段階をさらに含む。
前記保護膜の酸化した部分を除去する段階は、Ｈ２ＳＯ４を含有するエッチング液を用いて行う。
本発明によれば、半導体素子の素子分離用トレンチ内に保護膜を形成した後、ＤＥＤ方式でＨＤＰ膜を用いて素子分離用トレンチを充填して素子分離膜を形成することにより、工程費用を節減し且つ素子の信頼性を向上させることができる。
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。ここで、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全たるものにし且つ当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
図２〜図５は本発明の一実施例に係る半導体メモリ素子の素子分離膜形成方法を説明するための素子の断面図である。
図２を参照すると、半導体基板１００上にトンネル絶縁膜１０１、電荷蓄積層１０２、第１ハードマスク膜１０３、および第２ハードマスク膜１０４を順次形成する。
電荷蓄積層１０２はポリシリコン膜、または電荷をトラップしてチャージすることが可能な窒化膜で形成することが好ましい。ポリシリコン膜は、不純物が含有されていない非晶質ポリシリコン膜と、不純物が含有されているポリシリコン膜とからなる二重膜で形成することが好ましい。
図３を参照すると、エッチング工程を行って第１ハードマスク膜１０３および第２ハードマスク膜１０４（図２参照）をパターニングして、ハードマスクパターン１０５を形成する。
その後、ハードマスクパターン１０５をエッチングマスクとして用いるエッチング工程によって電荷蓄積層１０２Ａおよびトンネル絶縁膜１０１をエッチングして半導体基板１００の素子分離領域を露出させる。
その後、露出した半導体基板１００をエッチングして素子分離用トレンチ１０６を形成する。
次いで、素子分離用トレンチ１０６を含んだ全体構造上に保護膜１０７を形成する。保護膜１０７は窒化膜で形成することが好ましい。保護膜１０７は２００〜３００Åの厚さに形成し、好ましくは２５０Åの厚さに形成する。
保護膜１０７を形成する前に酸化工程を行い、エッチング工程の際に発生する基板損傷を減少させることが好ましい。
図４を参照すると、素子分離用トレンチ１０６の底面に第１絶縁膜１０８を形成する。第１絶縁膜１０８はＤＥＤ(Deposition Etch Deposition)方式を用いてＨＤＰ絶縁膜で形成することが好ましい。この際、保護膜１０７は露出した部分がＨＤＰ絶縁膜形成工程によって酸化する。
上述したＤＥＤ方式は、１次的にＨＤＰ絶縁膜を蒸着し、エッチング工程によってトレンチ開口部にオーバーハング(overhang)された部分をエッチングした後、ＨＤＰ絶縁膜を再蒸着する方式で行われる。蒸着工程はＳｉＨ４ガスとＯ２ガスを用いて行われる。この際、エッチング工程はドライエッチング方式またはウェットエッチング方式で行われる。ドライエッチング方式はＮＦ３ガスを用いたリモートプラズマ方式で行われ、ウェットエッチング方式はＮＦ３とＨＦが含有されたエッチング液を用いて行われる。この際、エッチング工程時に発生するフッ素（Ｆ）がパージされずに残留しても、電荷蓄積層１０２Ａの側壁に残留する保護膜１０７によって電荷蓄積層１０２Ａが保護される。
その後、酸素ガス（Ｏ２ガス）を用いて表面を熱処理すること（熱処理工程）が好ましい。
図５を参照すると、保護膜１０７Ａの酸化した部分をエッチングして除去する。この際、エッチング工程はＨ２ＳＯ４を含有するエッチング液を用いて行うことが好ましい。その後、保護膜１０７Ａを含んだ全体構造上に第２絶縁膜１０９を形成する。第２絶縁膜１０９はＨＤＰ酸化膜で形成することが好ましい。この際、第２絶縁膜１０９の形成工程時に電荷蓄積層１０２Ａの側壁に残留する保護膜１０７Ａは全て酸化する。これにより、素子の動作の際に電荷をトラップするという問題点が発生しない。
その後、平坦化工程によって素子分離用トレンチ１０６内に第１絶縁膜１０８および第２絶縁膜１０９を残留させて素子分離膜を形成する。
前述した本発明の技術的思想は好適な実施例で具体的に述べられたが、これらの実施例は本発明を説明するためのもので、制限するものではないことに留意すべきである。また、本発明は、本発明の技術分野における通常の知識を有する者であれば、本発明の技術的思想の範囲内で多様な実施が可能であることを理解することができるであろう。
本発明は、半導体メモリ素子の素子分離膜形成方法に係り、特に、ＨＤＰ酸化膜を用いて素子分離膜を形成する半導体メモリ素子の素子分離膜形成方法に利用することができる。
従来の技術に係る半導体メモリ素子の素子分離膜形成方法を説明するための素子の断面図である。 本発明の一実施例に係る半導体メモリ素子の素子分離膜形成方法を説明するための素子の断面図である。 本発明の一実施例に係る半導体メモリ素子の素子分離膜形成方法を説明するための素子の断面図である。 本発明の一実施例に係る半導体メモリ素子の素子分離膜形成方法を説明するための素子の断面図である。 本発明の一実施例に係る半導体メモリ素子の素子分離膜形成方法を説明するための素子の断面図である。
符号の説明
１００…半導体基板
１０１…トンネル絶縁膜
１０２…電荷蓄積層
１０５…ハードマスクパターン
１０６…素子分離用トレンチ
１０７…保護膜
１０８…第１絶縁膜
１０９…第２絶縁膜

Claims (10)

  1. 半導体基板上にトンネル絶縁膜、および電荷蓄積層を形成する段階と、
    前記電荷蓄積層および前記トンネル絶縁膜をエッチングして素子分離用トレンチを形成する段階と、
    前記素子分離用トレンチを含んだ全体構造上に保護膜を形成する段階と、
    前記素子分離用トレンチの底面に第１絶縁膜を形成する段階と、
    前記第１絶縁膜を形成する段階で前記保護膜の酸化した部分を除去する段階と、
    前記第１絶縁膜を含んだ全体構造上に第２絶縁膜を形成する段階とを含むことを特徴とする、半導体メモリ素子の素子分離膜形成方法。
  2. 半導体基板上にトンネル絶縁膜、および電荷蓄積層を形成する段階と、
    前記電荷蓄積層および前記トンネル絶縁膜をエッチングして素子分離用トレンチを形成する段階と、
    前記素子分離用トレンチを含んだ全体構造上に保護膜を形成する段階と、
    前記素子分離用トレンチの底面に第１絶縁膜を形成するが、前記第１絶縁膜の形成の際に前記電荷蓄積層は前記保護膜によって保護される段階と、
    前記第１絶縁膜を形成する段階で前記保護膜の酸化した部分を除去する段階と、
    前記第１絶縁膜を含んだ全体構造上に第２絶縁膜を形成するが、前記電荷蓄積層の側壁に形成された前記保護膜は酸化する段階とを含むことを特徴とする、半導体メモリ素子の素子分離膜形成方法。
  3. 前記保護膜は、窒化膜で形成することを特徴とする、請求項１または２に記載の半導体メモリ素子の素子分離膜形成方法。
  4. 前記第１絶縁膜および前記第２絶縁膜はＨＤＰ酸化膜で形成することを特徴とする、請求項１または２に記載の半導体メモリ素子の素子分離膜形成方法。
  5. 前記第１絶縁膜は、蒸着工程、エッチング工程および蒸着工程が反復されるＤＥＤ方式で形成することを特徴とする、請求項１または２に記載の半導体メモリ素子の素子分離膜形成方法。
  6. 前記蒸着工程はＳｉＨ４ガスとＯ２ガスを用いて行うことを特徴とする、請求項５に記載の半導体メモリ素子の素子分離膜形成方法。
  7. 前記エッチング工程はドライエッチング方式またはウェットエッチング方式で行うが、前記ドライエッチング方式はＮＦ３ガスを用いたリモートプラズマ方式で行い、前記ウェットエッチング工程はＮＦ３とＨＦが含有されたエッチング液を用いて行うことを特徴とする、請求項５に記載の半導体メモリ素子の素子分離膜形成方法。
  8. 前記第１絶縁膜を形成する段階の後、酸素ガスを用いた熱処理工程を行う段階をさらに含むことを特徴とする、請求項１または２に記載の半導体メモリ素子の素子分離膜形成方法。
  9. 前記保護膜の酸化した部分を除去する段階は、Ｈ２ＳＯ４を含有するエッチング液を用いて行うことを特徴とする、請求項１または２に記載の半導体メモリ素子の素子分離膜形成方法。
  10. 前記保護膜は２００〜３００Åの厚さに形成することを特徴とする、請求項１または２に記載の半導体メモリ素子の素子分離膜形成方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101121632B1 (ko) * 2008-12-26 2012-03-09 주식회사 하이닉스반도체 반도체 소자 및 비휘발성 메모리 소자의 소자분리막 형성 방법
KR101146872B1 (ko) * 2009-05-21 2012-05-17 에스케이하이닉스 주식회사 불휘발성 메모리 소자의 제조 방법
EP2520917A1 (en) * 2011-05-04 2012-11-07 Nxp B.V. MEMS Capacitive Pressure Sensor, Operating Method and Manufacturing Method
US9059244B2 (en) 2013-10-15 2015-06-16 International Business Machines Corporation Fabricating shallow-trench isolation semiconductor devices to reduce or eliminate oxygen diffusion
CN108987402A (zh) * 2017-05-31 2018-12-11 华邦电子股份有限公司 存储元件的制造方法
US10535550B2 (en) * 2017-08-28 2020-01-14 International Business Machines Corporation Protection of low temperature isolation fill
KR20220135825A (ko) * 2021-03-31 2022-10-07 에스케이하이닉스 주식회사 반도체 장치 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6960818B1 (en) * 1997-12-30 2005-11-01 Siemens Aktiengesellschaft Recessed shallow trench isolation structure nitride liner and method for making same
CN1442895A (zh) * 2002-03-06 2003-09-17 矽统科技股份有限公司 形成浅沟槽隔离区的方法
KR100689826B1 (ko) * 2005-03-29 2007-03-08 삼성전자주식회사 불소 함유된 화학적 식각 가스를 사용하는 고밀도 플라즈마화학기상증착 방법들 및 이를 채택하여 반도체 소자를제조하는 방법들
US7524750B2 (en) * 2006-04-17 2009-04-28 Applied Materials, Inc. Integrated process modulation (IPM) a novel solution for gapfill with HDP-CVD
US7364975B2 (en) * 2006-07-20 2008-04-29 Infineon Technologies Ag Semiconductor device fabrication methods
US7763522B2 (en) * 2007-08-01 2010-07-27 United Microelectronic Corp. Method of high density plasma gap-filling with minimization of gas phase nucleation

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