KR20220135825A - 반도체 장치 제조 방법 - Google Patents

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KR20220135825A KR1020210042011A KR20210042011A KR20220135825A KR 20220135825 A KR20220135825 A KR 20220135825A KR 1020210042011 A KR1020210042011 A KR 1020210042011A KR 20210042011 A KR20210042011 A KR 20210042011A KR 20220135825 A KR20220135825 A KR 20220135825A
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etch barrier
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forming
slit
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박준혁
박경민
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Abstract

본 기술은 신뢰성을 향상시킬 수 있는 수직형 반도체장치 및 그 제조 방법에 관한 것으로서, 본 기술에 따른 수직형 반도체 장치 제조 방법은 반도체 기판 상부에 하위 레벨 희생층을 포함하는 스택 구조물을 형성하는 단계; 상기 스택 구조물을 관통하되 상기 하위 레벨 희생층을 노출시키는 슬릿을 형성하는 단계; 상기 슬릿의 측벽 상에 스페이서를 형성하는 단계; 상기 하위 레벨 희생층을 제거하여 상기 슬릿으로부터 연장되는 수평형 리세스들을 형성하는 단계; 상기 수평형 리세스들에 도전물질을 형성하는 단계; 상기 수평형 리세스들을 각각 채우는 도전 패턴들 및 상기 도전 패턴들 사이의 분리홈을 형성하기 위해 상기 도전물질을 식각하는 단계; 상기 분리홈을 채우는 식각 배리어 물질을 형성하는 단계; 및 상기 스페이서를 제거하는 단계를 포함할 수 있다.

Description

반도체 장치 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로 수직형 반도체 장치 제조 방법에 관한 것이다.
반도체 장치 등의 전자 장치 제조에서는 3차원 구조(Three dimensional structure) 또는 고종횡비 구조(high aspect ratio structure)를 위한 갭필(gapfill)이 필요하다. 고종횡비 구조의 갭필은, 예를 들면, 수직형 반도체 장치의 제조에서 수행되고 있다.
본 발명의 실시예들은 신뢰성을 향상시킬 수 있는 반도체 장치 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 반도체 기판 상부에 하위 레벨 희생층을 포함하는 스택 구조물을 형성하는 단계; 상기 스택 구조물을 관통하되 상기 하위 레벨 희생층을 노출시키는 슬릿을 형성하는 단계; 상기 슬릿의 측벽 상에 스페이서를 형성하는 단계; 상기 하위 레벨 희생층을 제거하여 상기 슬릿으로부터 연장되는 수평형 리세스들을 형성하는 단계; 상기 수평형 리세스들에 도전물질을 형성하는 단계; 상기 수평형 리세스들을 각각 채우는 도전 패턴들 및 상기 도전 패턴들 사이의 분리홈을 형성하기 위해 상기 도전물질을 식각하는 단계; 상기 분리홈을 채우는 식각 배리어 물질을 형성하는 단계; 및 상기 스페이서를 제거하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 반도체 기판 상부에 희생 소스층을 포함하는 하위 레벨 스택 및 상기 하위 레벨 스택 상부에 절연층들과 희생층들이 교번하는 상위 레벨 스택을 형성하는 단계; 상기 상위 레벨 스택 및 하위 레벨 스택을 관통하는 채널층을 포함하는 복수의 수직 채널 구조물을 형성하는 단계; 상기 상위 레벨 스택을 제1 교번스택과 제2 교번스택으로 분할하는 슬릿을 형성하는 단계; 상기 슬릿을 확장시키기 위해 상기 하위 레벨 스택을 부분적으로 식각하여 상기 희생 소스층을 노출시키는 단계; 상기 슬릿의 측벽 상에 스페이서를 형성하는 단계; 상기 희생 소스층을 제거하여 상기 슬릿으로부터 연장되는 수평형 리세스들을 형성하는 단계; 상기 수평형 리세스들을 각각 채우는 도전 패턴들 및 상기 도전 패턴들 사이의 분리홈을 형성하는 단계; 상기 분리홈을 채우는 식각 배리어 물질을 형성하는 단계; 및 상기 스페이서를 제거하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 제1 및 제2 수평형 리세스를 포함하는 소스 레벨 스택; 상기 소스 레벨 스택 상부의 게이트 전극들과 절연층들의 게이트스택; 상기 게이트 스택 및 소스 레벨 스택을 관통하는 채널층을 포함하는 수직 채널 구조물; 상기 제1 및 제2 수평형 리세스를 각각 채우는 소스 채널 콘택들; 및 상기 소스 채널 콘택들 사이의 분리홈을 포함하되, 상기 소스 채널 콘택들은 각각 임베디드 보이드(embedded void)를 포함할 수 있고, 상기 분리홈에 의해 노출되는 상기 소스 채널 콘택들의 일 측면들은 산화물-프리(Oxide-free)일 수 있다.
본 기술은 카본이 함유된 식각 배리어 물질을 형성하므로, 소스 채널 콘택들 내부의 보이드(Void) 또는 심(seam)의 어택을 방지할 수 있다.
본 기술은 소스 채널 콘택의 보이드 또는 심의 어택을 방지하여 반도체 장치의 신뢰성 및 수율을 개선할 수 있다.
도 1 및 도 2는 일 실시예에 따른 수직형 반도체 장치를 설명하기 위한 도면이다.
도 3 내지 도 17은 일 실시예에 따른 수직형 반도체 장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1 및 도 2는 일 실시예에 따른 수직형 반도체 장치를 설명하기 위한 도면이다. 도 2는 도 1의 A-A'선에 따른 단면도이다.
도 1 및 도 2를 참조하면, 수직형 반도체 장치(100)는 3차원 NAND를 포함할 수 있다. 수직형 반도체 장치(100)는 반도체 기판(101), 반도체 기판(101) 상부에 형성된 소스 레벨 스택(source level stack, 110) 및 소스 레벨 스택(110) 상부의 복수의 게이트 스택(gate stack, 120)을 포함할 수 있다. 소스 레벨 스택(110)은 소스층들(102, 103) 및 복수의 소스 채널 콘택(104)을 포함할 수 있다.
게이트 스택들(120)은 게이트전극들을 포함하는 스택으로서, 게이트 스택들(120)은 각각 절연층들(105) 및 게이트 전극들(106)이 교번하여 적층될 수 있다. 절연층들(105) 중 최하위 절연층은 나머지 절연층들보다 더 두꺼울 수 있다. 절연층들(105)은 실리콘 산화물(silicon oxide)을 포함할 수 있고, 게이트 전극들(106)은 금속-베이스 물질(Metal-base material)을 포함할 수 있다. 게이트 전극들(106)은 텅스텐 또는 티타늄질화물과 텅스텐의 스택을 포함할 수 있다. 게이트 전극들(106)은 워드라인이라고 지칭할 수 있다.
수직형 반도체 장치(100)는 게이트 스택들(120) 및 소스 레벨 스택(110)을 관통하는 수직 채널 구조물들(130)을 더 포함할 수 있다. 개별 수직 채널 구조물(130)은 메모리층, 채널층(134) 및 코어절연층(135)을 포함할 수 있다. 코어절연층(135)은 채널층(134)의 내부 공간을 채울 수 있고, 메모리층은 채널층(134)의 외벽을 서라운딩할 수 있다. 메모리층은 블록킹층(131), 전하트랩층(132) 및 터널절연층(133)을 포함하는 스택구조일 수 있다. 터널 절연층(133)은 채널층(134) 상에 형성될 수 있고, 전하트랩층(132)은 터널 절연층(133) 상에 형성될 수 있다. 블록킹층(131)은 전하트랩층(132) 상에 형성될 수 있다. 블록킹층(131)과 터널절연층(133)은 실리콘 산화물을 포함할 수 있고, 전하트랩층(132)은 실리콘 질화물을 포함할 수 있다. 메모리층은 ONO(Oxide-Nitride-Oxide) 구조일 수 있다. 채널층(14)은 폴리실리콘층을 포함할 수 있다. 채널층(134)은 내부공간(inner space)을 갖는 실린더 형상(Cylinder shape)일 수 있다. 채널층(134)의 외벽을 메모리층이 서라운딩할 수 있다. 채널층(134)의 내부 공간은 코어절연층(135)으로 완전히 채워질 수 있다. 코어절연층(135)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 전하트랩층(132)은 전하저장층 또는 데이터저장층이라고 지칭할 수 있다. 전하트랩층(132)은 전하트랩물질로 형성될 수 있다.
수직 채널 구조물(130)의 하부(Lower portion)는 소스 레벨 스택(110)을 관통할 수 있다. 수직 채널 구조물(130)의 상부(upper portion)는 게이트 스택들(120)을 관통할 수 있다.
수직형 반도체 장치(100)는 게이트 스택들(120) 사이의 슬릿(Slit, 140)을 더 포함할 수 있다. 슬릿(140)은 수직 채널 구조물들(130)로부터 이격될 수 있다. 슬릿(140)은 트렌치 형상(trench-shape)일 수 있다. 슬릿(140)에 의해 이웃하는 게이트 스택들(120)이 서로 분리될 수 있다.
소스 레벨 스택(110)에 대해 자세히 살펴보면 다음과 같다.
소스 레벨 스택(110)은 소스층들(102, 103) 및 소스층들(102, 103) 사이의 소스 채널 콘택(104)을 포함할 수 있다. 소스층들(102, 103)은 하부 소스층(102)과 상부 소스층(103)을 포함할 수 있다. 수직 채널 구조물(130)은 하부 소스층(102) 및 상부 소스층(103)을 관통할 수 있다.
소스 레벨 스택(110)은 수평형 리세스(horizontal recess, 106)를 더 포함할 수 있고, 수평형 리세스(106)는 하부 소스층(102)과 상부 소스층(103) 사이에 정의될 수 있다. 이웃하는 수평형 리세스들(106)은 분리홈(107)에 의해 분리될 수 있다. 분리홈(107)은 슬릿(140)으로부터 수직하게 연장될 수 있다. 슬릿(140)은 상부 소스층(103)을 관통할 수 있고, 슬릿(140)에 의해 이웃하는 상부 소스층(103)이 서로 분리될 수 있다. 분리홈(107)에 의해 이웃하는 소스 채널 콘택들(104)이 서로 분리될 수 있다. 수평형 리세스들(106) 각각에 소스 채널 콘택(104)이 형성될 수 있다. 소스 채널 콘택들(104)은 하부 소스층(102)과 상부 소스층(103) 사이에 형성될 수 있다. 소스 채널 콘택들(104)은 수평형 리세스들(106)을 채울 수 있다. 하부 소스층(102) 및 상부 소스층(103)은 동일 물질일 수 있고, 예를 들어, 폴리실리콘과 같은 반도체물질을 포함할 수 있다. 소스 채널 콘택(104)은 폴리실리콘과 같은 반도체물질을 포함할 수 있다.
소스 채널 콘택들(104)은 각각 보이드(void, 104V)를 포함할 수 있다. 이웃하는 소스 채널 콘택(104) 사이에 분리홈(107)이 형성될 수 있고, 각각의 보이드들(104V)은 분리홈(107)에 의해 분리될 수 있다. 분리홈(107)과 슬릿(140)은 수직하게 연결될 수 있다. 분리홈(107)의 측벽은 라운드 측벽(Rounded sidewall)을 포함할 수 있다.
소스 채널 콘택(104)은 인-도프드(Phosphorus-doped) 폴리실리콘층을 포함할 수 있다. 다른 실시예에서, 소스 채널 콘택(104)은 인-도프드 에피택셜 실리콘층(Phosphorus-doped epitaxial silicon layer)을 포함할 수 있다.
상술한 바에 따르면, 채널층(134)과 소스 채널 콘택(104)은 직접 접촉할 수 있다. 소스 채널 콘택(104)은 내부에 보이드(104V)를 포함할 수 있다. 보이드(104V)는 임베디드 보이드(Embedded void)라고 지칭할 수 있다. 소스 채널 콘택들(104)의 라운드 측벽들은 산화물-프리(Oxide-free)일 수 있다.
도 3 내지 도 17은 일 실시예에 따른 수직형 반도체 장치를 제조하는 방법의 일예를 설명하기 위한 도면이다. 이하, 도 3 내지 도 17은 도 1의 A-A'선에 따른 단면도일 수 있다.
도 3에 도시된 바와 같이, 반도체 기판(11) 상부에 스택 구조물이 형성될 수 있다. 스택 구조물은 하위 레벨 스택(lower level mold) 및 상위 레벨 스택(upper level stack)을 포함할 수 있다. 하위 레벨 스택은 하부 소스층(12), 상부 소스층(16), 라이너층들(13, 15) 및 희생 소스층(sacrificial source layer, 14)을 포함할 수 있다. 하부 소스층(12)과 상부 소스층(16) 사이에 희생 소스층(14)이 형성될 수 있고, 희생 소스층(14)과 하부/상부 소스층들(12, 16) 사이에 라이너층들(13, 15)이 형성될 수 있다. 하부 소스층(12), 희생 소스층(14) 및 상부 소스층(16)은 동일 물질일 수 있고, 라이너층들(13, 15)은 하부 소스층(12), 희생 소스층(14) 및 상부 소스층(16)과 다른 물질일 수 있다. 하부 소스층(14), 희생 소스층(14) 및 상부 소스층(16)은 라이너층들(13, 15)에 대해 식각선택비를 가질 수 있다. 하부 소스층(12), 희생 소스층(14) 및 상부 소스층(16)은 반도체 물질을 포함할 수 있고, 라이너층들(13, 15)은 절연 물질을 포함할 수 있다. 하부 소스층(12), 희생 소스층(14) 및 상부 소스층(16)은 폴리실리콘을 포함할 수 있고, 라이너층들(13, 15)은 실리콘 산화물을 포함할 수 있다. 라이너층들(13, 15)은 하부 소스층(12), 희생 소스층(14) 및 상부 소스층(16)보다 얇을 수 있다.
상위 레벨 스택은 상부 소스층(16) 상에 적층되는 절연층들(17)과 희생층들(18)을 포함할 수 있다. 상위 레벨 스택은 절연층들(17)과 희생층들(18)이 교번하여 적층될 수 있다. 절연층들(17)과 희생층들(18)은 수회 번갈아 교대로 적층될 수 있다. 절연층들(17)과 희생층들(18)은 서로 다른 물질일 수 있다. 절연층들(17)은 희생층들(18)에 대해 식각선택비를 가질 수 있다. 절연층들(17)은 실리콘 산화물을 포함할 수 있고, 희생층들(18)은 실리콘 질화물을 포함할 수 있다. 절연층들(17)과 희생층들(18)은 동일 두께일 수 있다. 절연층들(17)과 희생층들(18)은 라이너층들(13, 15)보다 두꺼울 수 있고, 절연층들(17)과 희생층들(18)은 하부 소스층(12) 및 상부 소스층(16)보다 얇을 수 있다. 절연층들(17) 중에서 최하위 절연층(17)은 나머지 절연층들(17)보다 두꺼울 수 있다.
절연층들(17)과 희생층들(18)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 형성될 수 있다.
희생 소스층(14)은 하위 레벨 희생층 또는 소스 레벨 희생층이라고 지칭할 수 있고, 희생층들(18)은 상위 레벨 희생층 또는 게이트 레벨 희생층이라고 지칭할 수 있다. 후술하겠지만, 희생 소스층(14)은 소스 채널 콘택으로 치환될 수 있고, 희생층들(18)은 게이트전극들로 치환될 수 있다.
도 4에 도시된 바와 같이, 수직형 오프닝(19)이 형성될 수 있다. 수직형 오프닝(19)을 형성하기 위해, 절연층들(17), 희생층들(18), 상부 소스층(16), 라이너층들(13, 15), 희생 소스층(14) 및 하부 소스층(12)을 식각할 수 있다.
수직형 오프닝(19)은 반도체 기판(11)의 표면에 대해 수직하게 형성될 수 있다. 수직형 오프닝(19)은 절연층들(17)과 희생층들(18)을 관통하는 형상일 수 있고, 상부 소스층(16), 라이너층들(13, 15), 희생 소스층(14) 및 하부 소스층(12)을 관통하도록 연장될 수 있다. 도시하지 않았으나, 평면상으로 볼 때, 수직형 오프닝(19)은 복수개가 형성될 수 있고, 홀 어레이(Hole array) 구조일 수 있다. 수직형 오프닝(19) 형성 시, 반도체 기판(101)의 표면이 부분적으로 리세스될 수 있다. 다른 실시예에서, 수직형 오프닝(19)은 '수직형 리세스, 수직홀 또는 채널홀'이라고 지칭할 수 있다.
도 5에 도시된 바와 같이, 수직형 오프닝(19) 내에 수직 채널 구조물(20)이 형성될 수 있다. 수직 채널 구조물(20)은 수직형 오프닝(19)을 채울 수 있다. 수직 채널 구조물(20)은 '필라 구조물(Pillar structure)'이라고 지칭할 수 있다.
수직 채널 구조물(20)은, 메모리층, 채널층(24) 및 코어절연층(25)을 포함할 수 있다. 메모리층은 블록킹층(21), 전하트랩층(22) 및 터널절연층(23)을 포함하는 스택구조일 수 있다. 블록킹층(21)과 터널절연층(23)은 산화물을 포함할 수 있고, 전하트랩층(22)은 질화물을 포함할 수 있다. 메모리층은 ONO(Oxide-Nitride-Oxide) 구조일 수 있다. 채널층(24)은 반도체 물질 또는 산화물 반도체 물질을 포함할 수 있다. 채널층(24)은 폴리실리콘 또는 IGZO(InGaZnO)를 포함할 수 있다. 채널층(24)은 내부공간(inner space)을 갖는 실린더 형상(Cylinder shape)일 수 있다. 채널층(24)의 외벽을 메모리층이 서라운딩할 수 있다. 채널층(24)의 내부 공간은 코어절연층(25)으로 완전히 채워질 수 있다. 코어절연층(25)은 실리콘 산화물 또는 실리콘질화물을 포함할 수 있다.
도 6에 도시된 바와 같이, 슬릿(26)이 형성될 수 있다. 슬릿(26)은 절연층들(17)과 희생층들(18)을 식각하여 형성할 수 있다. 슬릿(26)을 형성하기 위해, 절연층들(17)과 희생층들(18)을 식각하고, 연속해서 상부 소스층(16)을 식각할 수 있다. 슬릿(26)의 저면은 상부 소스층(16)을 관통할 수 있다. 슬릿(26)은 트렌치라고 지칭될 수도 있다. 탑뷰로 볼 때, 슬릿(26)은 어느 한 방향으로 연장되는 라인 형상일 수 있다. 슬릿(26)은 반도체 기판(11)의 표면에 대해 수직하게 형성될 수 있다. 슬릿(26)은 수직형 슬릿이라고 지칭할 수 있다.
슬릿(26)을 형성함에 따라, 절연층들(17)과 희생층들(18)을 포함하는 상위 레벨 스택은 복수의 교번 스택으로 분할될 수 있다. 예를 들어, 슬릿(26)에 의해 제1 교번스택(M1) 및 제2 교번스택(M2)으로 분할될 수 있다. 제1 및 제2 교번스택(M1, M2)은 각각 복수의 절연층들(17)과 복수의 희생층들(18)이 교번하여 적층될 수 있다. 제1 및 제2 교번스택(M1, M2)은 각각 복수의 수직채널구조물(20)이 관통할 수 있다.
도 7에 도시된 바와 같이, 슬릿(26)의 측벽에 스페이서(27)가 형성될 수 있다. 스페이서(27)는 적어도 하나의 스페이서 물질을 포함할 수 있다. 스페이서(27)는 산화물, 질화물 또는 이들의 조합을 포함할 수 있다. 예를 들어, 스페이서(27)은 질화물-산화물-질화물의 스택, 즉 NON 구조를 포함할 수 있다.
도 8에 도시된 바와 같이, 스페이서(27)를 배리어로 이용하여 라이너층(15) 및 희생 소스층(14)을 식각할 수 있다. 라이너층(13) 및 하부 소스층(12)은 식각되지 않고 잔류할 수 있다.
다음으로, 슬릿(26)을 통해 희생 소스층(14)을 선택적으로 제거할 수 있다. 이에 따라, 수평형 리세스들(28A, 28B)이 형성될 수 있다. 수평형 리세스들(28A, 28B)은 슬릿(26)으로부터 연장될 수 있다. 수평형 리세스들(28A, 28B)은 희생 소스층(14)을 딥아웃 공정(dip-out process)에 의해 제거하므로써, 라이너층들(13, 15) 사이에 형성될 수 있다. 수평형 리세스들(28A, 28B)은 반도체 기판(11)의 표면에 대해 평행할 수 있다. 희생 소스층(14)을 제거할 때, 라이너층들(13, 15)은 식각선택비를 가져 제거되지 않고 잔류할 수 있다. 수평형 리세스들(28A, 28B)은 하부 소스층(12)과 상부 소스층(16) 사이에 형성될 수 있다. 희생 소스층(14)을 제거할 때, 하부 소스층(12) 및 상부 소스층(16)은 제거되지 않을 수 있다. 희생 소스층(14)의 제거를 위해 습식식각이 적용될 수 있다. 희생 소스층(14)이 폴리실리콘층을 포함하므로, 습식식각은 폴리실리콘층을 식각할 수 있는 케미컬을 포함할 수 있다.
수평형 리세스들(28A, 28B)은 수직 채널 구조물들(20)의 하부 외벽(lower outer wall)을 노출시킬 수 있다. 수직 채널 구조물들(20)의 하부 외벽은 블록킹층(21)의 일부분일 수 있다. 수평형 리세스들(28A, 28B)은 수직 채널 구조물들(20)의 하부 외벽을 에워싸는 형상일 수 있다.
도 9에 도시된 바와 같이, 라이너층들(13, 15)을 제거할 수 있다. 이에 따라, 수평형 리세스(28A, 28B)의 체적(volume)이 증가할 수 있다. 체적이 확장된 수평형 리세스는 도면부호 '29A, 29B'과 같이 형성될 수 있다. 이하, 수평형 리세스(29A, 29B)라고 약칭하기로 한다.
다음으로, 수평형 리세스(29A, 29B)를 통해 수직 채널 구조물들(20)의 하부 외벽을 부분적으로 제거할 수 있다. 예를 들어, 메모리층의 일부분, 즉 블록킹층(21), 전하트랩층(22) 및 터널절연층(23)은 수평형 리세스(29A, 29B)를 통해 커팅될 수 있다. 이에 따라, 수직 채널 구조물들(20)의 채널층들(24)의 하부 외벽이 노출될 수 있다. 다른 실시예에서, 블록킹층(21), 전하트랩층(22) 및 터널절연층(23)이 추가로 식각되어, 채널층(22)과 하부/상부 소스층(12, 16) 사이에 언더컷(under cut)이 형성될 수 있다.
상술한 바와 같은 일련의 공정들에 의해, 수평형 리세스(29A, 29B)는 채널층(24)의 하부 외벽을 노출시킬 수 있다.
수평형 리세스(29A, 29B)는 반도체 기판(11)에 대해 평행하되 제1 표면을 가질 수 있고, 슬릿(26)은 수평형 리세스(29A, 29B)로부터 연장되며 반도체 기판(11)에 대해 수직하는 제2 표면을 가질 수 있다. 즉, 반도체 기판(11) 상부에 제1 표면을 갖는 수평형 리세스(29A, 29B) 및 제2 표면을 갖는 슬릿(26)을 포함하는 갭필타겟구조물이 형성될 수 있다. 제1 표면은 채널층(22), 하부 소스층(12) 및 상부 소스층(16)에 의해 제공될 수 있고, 제2 표면은 스페이서(27)에 의해 제공될 수 있다. 제1 표면은 실리콘층의 표면일 수 있고, 제2 표면은 절연 물질의 표면일 수 있다.
도 10에 도시된 바와 같이, 소스 콘택층(30)이 형성될 수 있다. 소스 콘택층(30)은 반도체 물질의 증착 공정에 의해 형성될 수 있다. 반도체 물질은 폴리실리콘층을 포함할 수 있다. 소스 콘택층(30)은 수평형 리세스들(29A, 29B)을 채울 수 있고, 스페이서(27) 상에 컨포멀하게 형성될 수 있다. 소스 콘택층(30)은 슬릿(26)을 채우지 않을 수 있다. 소스 콘택층(30)은 심(seam) 또는 보이드(Void, 30)을 포함할 수 있다. 즉, 소스 콘택층(30)은 보이드 임베디드(void-embedded) 반도체 물질로 형성될 수 있다.
도 11에 도시된 바와 같이, 수평형 리세스들(29A, 29B)을 각각 채우는 소스 채널 콘택(31A, 31B)을 형성하기 위해 소스 콘택층(30)을 선택적으로 제거할 수 있다. 소스 콘택층(30)은 습식식각을 이용하여 선택적으로 제거할 수 있다. 습식식각 이후에, 소스 채널 콘택들(31A, 31B)의 일 측면들이 노출될 수 있다.
이웃하는 소스 채널 콘택(31A, 31B)은 분리홈(32)에 의해 서로 분리될 수 있다. 분리홈(32)과 슬릿(26)은 서로 연결될 수 있다. 분리홈(32)에 의해 이웃하는 소스 채널 콘택(31A, 31B)의 일 측면들이 노출될 수 있다.
상술한 바와 같은 일련의 공정에 의해, 수평형 리세스들(29A, 29B)은 각각 소스 채널 콘택들(31A, 31B)으로 채워질 수 있다. 슬릿(26)에는 소스 채널 콘택들(31A, 31B)이 형성되지 않을 수 있다. 소스 채널 콘택들(31A, 31B)은 보이드(30V)를 포함할 수 있다. 소스 채널 콘택(31A, 31B)은 수직 채널 구조물(20)의 채널층(24)에 직접 접촉할 수 있다. 분리홈(32)에 의해 노출되는 소스 채널 콘택들(31A, 31B)의 일 측면들은 산화물-프리(Oxide-free)일 수 있다. 여기서, 산화물-프리는 산화물이 형성되지 않은 표면을 지칭할 수 있다.
하부 소스층(12), 상부 소스층(16) 및 소스 채널 콘택들(31A, 31B)은 소스 레벨 스택을 구성할 수 있다.
도 12에 도시된 바와 같이, 분리홈(32)에 의해 노출된 소스 채널 콘택들(31A, 31B)의 일 측면들을 커버링하도록 식각 배리어 물질(etch barrier material, 33)을 형성할 수 있다. 식각 배리어 물질(33)은 분리홈(32)을 갭필할 수 있다. 예를 들어, 식각 배리어 물질(33)을 형성하기 위해, 분리홈(32) 및 슬릿(26)을 채우도록 식각 배리어 물질층(도시 생략)을 형성한 후, 인시튜로(in-situ) 식각 배리어 물질층을 에치백할 수 있다.
식각 배리어 물질(33)은 후속 공정으로부터 소스 채널 콘택들(31A, 31B)이 노출되는 것을 방지하는 역할을 할 수 있다. 식각 배리어 물질(33)은 후속 스페이서(27)의 제거 공정으로부터 소스 채널 콘택들(31A, 31B)을 보호할 수 있다. 즉, 식각 배리어 물질(33)은 소스 채널 콘택들(31A, 31B)의 노출면들 및 보이드(30V)가 어택받는 것을 방지할 수 있다.
식각 배리어 물질(33)은 보이드-프리(void-free) 카본-베이스 물질(carbon-base material)을 포함할 수 있다. 식각 배리어 물질(33)은 보이드-프리 카본층을 포함할 수 있다. 식각 배리어 물질(33)로서 카본-베이스 물질은 갭필 특성이 우수하고, 이에 따라 분리홈(32)을 보이드없이 채울 수 있다. 다른 실시예에서, 식각 배리어 물질(33)은 카본층 외에 후속 습식식각에 대해 고선택비를 갖는 물질을 포함할 수도 있다. 스페이서(27)의 습식식각 동안에 식각되지 않는 물질을 포함할 수 있다. 예를 들어, 스페이서(27)가 실리콘질화물을 포함하는 경우, 식각 배리어 물질(33)은 실리콘질화물의 습식식각에 대해 고선택비를 갖는 물질일 수 있다. 스페이서(27)가 실리콘산화물을 포함하는 경우, 식각 배리어 물질(33)은 실리콘산화물의 습식식각에 대해 고선택비를 갖는 물질일 수 있다.
비교예로서, 식각 배리어 물질(33)이 분리홈(32)의 측벽에 컨포멀하게 얇게 형성되는 경우, 후속 습식식각 동안에 소스 채널 콘택들(31A, 31B)의 보이드들(30V)을 보호하는데 한계가 있다. 다른 비교예로서, 식각 배리어 물질(33) 내에 심 또는 보이드가 존재하는 경우, 후속 습식 식각 공정의 습식케미컬의 경로를 차단하기 어렵다.
비교예로서, 식각 배리어 물질(33)을 형성하지 않고, 선택 산화를 통해 소스 채널 콘택들(31A, 31B)의 일 측면들 상에 보이드(30V)를 커버링하는 산화물을 형성할 수 있다. 그러나, 산화물은 후속 습식식각의 고선택비 인산(HSP)에 대해 충분한 선택비를 얻을 수 없으므로, 소스 채널 콘택들(31A, 31B) 내부로 침투하는 경로를 형성하게 된다.
본 실시예는 식각 배리어 물질(33)이 갭필 특성이 우수하고, 아울러 분리홈(32)을 보이드없이 갭필하므로, 후속 공정동안에 보이드(30V)가 노출되는 것을 방지할 수 있다. 식각 배리어 물질(33)이 후속 습식 케미컬에 대해 높은 선택비를 가지므로, 보이드(30V)가 어택받는 것을 방지할 수 있다.
식각 배리어 물질(33)의 상부면은 적어도 스페이서(27)의 바닥부를 커버링하는 높이에 위치할 수 있다. 식각 배리어 물질(33)은 하부/상부 소스층(12, 16) 및 소스 채널 콘택들(31A, 31B)을 노출시키지 않는 높이를 가질 수 있다. 식각 배리어 물질(33)의 최상부면과 상부 소스층(16)의 최상부면은 동일 레벨에 위치할 수 있다.
식각 배리어 물질(33)의 형성 방법으로서, DED(Deposition-Etch-Deposition) 방식을 이용할 수 있다. DED 방식에 따른 식각 배리어 물질(33)의 형성 방법은 식각 배리어 물질층의 형성 공정과 식각 배리어 물질층의 식각 공정을 반복할 수 있다. 예를 들어, 분리홈(32) 및 슬릿(26)을 1회의 증착 공정에 의해 카본층으로 모두 채우는 것이 아니라, 분리홈(32)을 선택적으로 채우도록 카본층의 증착 공정과 식각 공정을 반복할 수 있다.
소스 채널 콘택들(31A, 31B)의 보이드들(30V)은 식각 배리어 물질(33)에 의해 커버링될 수 있다. 식각 배리어 물질(33)에 접촉하는 소스 채널 콘택들들(31A, 31B)의 일 측면들은 산화물-프리(Oxide-free)일 수 있다.
도 13에 도시된 바와 같이, 스페이서(27)의 일부분을 제거할 수 있다. 스페이서(27)을 제거하기 위해 습식 케미컬을 이용한 습식식각이 수행될 수 있다. 예를 들어, 스페이서(27)가 실리콘질화물을 포함하는 경우, 고선택비 인산(HSP)을 이용하여 스페이서(27)를 제거할 수 있다.
위와 같이, 스페이서(27)를 제거하는 동안에, 소스 채널 콘택들(31A, 31B)은 식각 배리어 물질(33)에 의해 보호될 수 있다. 예를 들어, 식각 배리어 물질(33)은 습식 케미컬이 침투하는 경로를 차단할 수 있다. 특히, 카본-베이스 물질의 식각 배리어 물질(33)은 갭필특성이 우수하므로, 습식 케미컬이 유입될 수 있는 경로를 원천적으로 차단할 수 있다. 소스 채널 콘택들(31A, 31B)이 보이드들(30V)을 포함하더라도, 식각 배리어 물질(33)에 의해 습식케미컬로부터 보이드들(30V)이 원천적으로 차단될 수 있다.
높이가 낮아진 스페이서(27')가 식각 배리어 물질(33)의 상부 측벽에 일부분 잔류할 수 있다.
도 14 및 도 15에 도시된 바와 같이, 슬릿(26)을 통해 희생층들(18)을 게이트전극들(25)로 치환할 수 있다. 예를 들어, 희생층들(18)을 제거하여 절연층들(17) 사이에 게이트 리세스들(34)을 형성할 수 있다. 연속해서, 게이트 리세스들(34)에 게이트 전극들(35)을 채울 수 있다. 게이트 전극들(35)은 텅스텐, 티타늄질화물 또는 이들의 조합을 포함할 수 있다.
게이트 전극들(35)을 형성함에 따라 제1 게이트 스택(M11) 및 제2 게이트 스택 스택(M12)이 형성될 수 있다. 제1 게이트 스택(M11)과 제2 게이트 스택(M12)은 게이트전극들(35)과 절연층들(17)이 교번하는 교번 스택일 수 있다. 제1 게이트 스택(M11) 및 제2 게이트 스택(M12)은 슬릿(26)에 의해 서로 분리될 수 있다. 복수의 수직 채널 구조물(20)이 제1 게이트 스택(M11) 및 제2 게이트 스택(M12)을 관통할 수 있다. 제1 게이트 스택(M11) 및 제2 게이트 스택(M12) 아래에 각각 소스 채널 콘택들(31A, 31B)이 위치할 수 있다. 제1 및 제2 게이트 스택(M11, M12)의 수직채널구조물들(20)의 채널층(24)은 각각 소스 채널 콘택들(31A, 31B)에 접속될 수 있다.
도 16에 도시된 바와 같이, 슬릿(26)의 측벽, 즉 게이트 전극들(35)의 일측 측벽에 캡핑 스페이서(36)가 형성될 수 있다. 캡핑스페이서(36)는 실리콘산화물, 실리콘질화물, 실리콘카본질화물 또는 이들의 조합을 포함할 수 있다.
다음으로, 식각 배리어 물질(33)을 제거할 수 있다. 식각 배리어 물질(33)은 산소 스트립(Oxygen strip) 공정에 의해 제거될 수 있다. 식각 배리어 물질(33)로서 사용되는 카본층은 산소 스트립 공정에 의해 용이하게 제거되므로, 소스 채널 콘택들(31A, 31B) 및 보이드들(30V)에 대한 어택이 발생하지 않을 수 있다.
도 17에 도시된 바와 같이, 캡핑 스페이서(36) 상에 슬릿(26)을 채우는 공통 소스 라인(37)을 형성할 수 있다. 공통 소스 라인(37)은 폴리실리콘, 텅스텐, 티타늄질화물 또는 이들의 조합을 포함할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
11 : 반도체 기판 12 : 하부 소스층
13, 15 : 라이너층 14 : 희생 소스층
16 : 상부 소스층 17 : 절연층
18 : 희생층 20 : 수직 채널 구조물
26 : 슬릿 27 : 스페이서
28A, 28B, 29A, 29B : 수평형 리세스
30 : 소스 채널 콘택층 30V : 보이드
31A, 31B : 소스 채널 콘택 32 : 분리홈
33 : 식각 배리어 물질

Claims (20)

  1. 반도체 기판 상부에 하위 레벨 희생층을 포함하는 스택 구조물을 형성하는 단계;
    상기 스택 구조물을 관통하되 상기 하위 레벨 희생층을 노출시키는 슬릿을 형성하는 단계;
    상기 슬릿의 측벽 상에 스페이서를 형성하는 단계;
    상기 하위 레벨 희생층을 제거하여 상기 슬릿으로부터 연장되는 수평형 리세스들을 형성하는 단계;
    상기 수평형 리세스들에 도전물질을 형성하는 단계;
    상기 수평형 리세스들을 각각 채우는 도전 패턴들 및 상기 도전 패턴들 사이의 분리홈을 형성하기 위해 상기 도전물질을 식각하는 단계;
    상기 분리홈을 채우는 식각 배리어 물질을 형성하는 단계; 및
    상기 스페이서를 제거하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 식각 배리어 물질은, 보이드-프리 카본-베이스 물질을 포함하는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 식각 배리어 물질은, 보이드-프리 카본층을 포함하는 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 분리홈을 채우는 식각 배리어 물질을 형성하는 단계는,
    상기 분리홈을 채우면서 상기 슬릿의 측벽 상에 식각 배리어 물질층을 형성하는 단계;
    상기 분리홈에 잔류하는 상기 식각 배리어 물질을 형성하기 위해, 상기 식각 배리어 물질층을 식각하는 단계
    를 포함하는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 분리홈을 채우는 식각 배리어 물질을 형성하는 단계는,
    상기 분리홈 및 상기 슬릿의 측벽 상에 식각 배리어 물질층을 형성하는 단계; 및
    상기 식각 배리어 물질층을 식각하는 단계를 포함하되,
    상기 식각 배리어 물질층의 형성 단계와 상기 식각 배리어 물질층의 식각 단계를 반복하는 단계를 포함하는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 도전물질은 폴리실리콘을 포함하는 반도체 장치 제조 방법.
  7. 제1항에 있어서,
    상기 도전물질 및 도전 패턴들은 각각 보이드를 포함하는 반도체 장치 제조 방법.
  8. 반도체 기판 상부에 희생 소스층을 포함하는 하위 레벨 스택 및 상기 하위 레벨 스택 상부에 절연층들과 희생층들이 교번하는 상위 레벨 스택을 형성하는 단계;
    상기 상위 레벨 스택 및 하위 레벨 스택을 관통하는 채널층을 포함하는 복수의 수직 채널 구조물을 형성하는 단계;
    상기 상위 레벨 스택을 제1 교번스택과 제2 교번스택으로 분할하는 슬릿을 형성하는 단계;
    상기 슬릿을 확장시키기 위해 상기 하위 레벨 스택을 부분적으로 식각하여 상기 희생 소스층을 노출시키는 단계;
    상기 슬릿의 측벽 상에 스페이서를 형성하는 단계;
    상기 희생 소스층을 제거하여 상기 슬릿으로부터 연장되는 수평형 리세스들을 형성하는 단계;
    상기 수평형 리세스들을 각각 채우는 도전 패턴들 및 상기 도전 패턴들 사이의 분리홈을 형성하는 단계;
    상기 분리홈을 채우는 식각 배리어 물질을 형성하는 단계; 및
    상기 스페이서를 제거하는 단계
    를 포함하는 반도체 장치 제조 방법.
  9. 제8항에 있어서,
    상기 식각 배리어 물질은, 보이드-프리 카본-베이스 물질을 포함하는 반도체 장치 제조 방법.
  10. 제8항에 있어서,
    상기 식각 배리어 물질은, 보이드-프리 카본층을 포함하는 반도체 장치 제조 방법.
  11. 제8항에 있어서,
    상기 분리홈을 채우는 식각 배리어 물질을 형성하는 단계는,
    상기 분리홈을 채우면서 상기 슬릿의 측벽 상에 식각 배리어 물질층을 형성하는 단계;
    상기 분리홈에 잔류하는 상기 식각 배리어 물질을 형성하기 위해, 상기 식각 배리어 물질층을 식각하는 단계
    를 포함하는 반도체 장치 제조 방법.
  12. 제8항에 있어서,
    상기 분리홈을 채우는 식각 배리어 물질을 형성하는 단계는,
    상기 분리홈 및 상기 슬릿의 측벽 상에 식각 배리어 물질층을 형성하는 단계; 및
    상기 식각 배리어 물질층을 식각하는 단계를 포함하되,
    상기 식각 배리어 물질층의 형성 단계와 상기 식각 배리어 물질층의 식각 단계를 반복하는 단계를 포함하는 반도체 장치 제조 방법.
  13. 제8항에 있어서,
    상기 도전물질은 폴리실리콘을 포함하는 반도체 장치 제조 방법.
  14. 제8항에 있어서,
    상기 도전 패턴들은 각각 보이드를 포함하는 반도체 장치 제조 방법.
  15. 제8항에 있어서,
    상기 도전 패턴들 및 분리홈을 형성하는 단계는,
    상기 수평형 리세스들에 도전물질을 채우는 단계; 및
    상기 도전물질을 선택적으로 식각하는 단계를 포함하고,
    상기 도전물질은 상기 수평형 리세스들 내에 위치하는 보이드를 포함하는
    반도체 장치 제조 방법.
  16. 제8항에 있어서,
    상기 수평형 리세스들을 형성하는 단계 이후에,
    상기 수평형 리세스들을 통해 상기 수직 채널 구조물의 채널층을 노출시키는 단계를 더 포함하는 반도체 장치 제조 방법.
  17. 제16항에 있어서,
    상기 노출된 채널층은 상기 도전패턴들과 직접 접촉하는 반도체 장치 제조 방법.
  18. 제8항에 있어서,
    상기 스페이서를 제거하는 단계 이후에,
    상기 식각 배리어 물질을 제거하는 단계를 더 포함하는 반도체 장치 제조 방법.
  19. 제8항에 있어서,
    상기 스페이서를 제거하는 단계 이후에,
    상기 제1 및 제2 교번스택의 희생층들을 게이트전극들로 치환하는 단계;
    상기 식각 배리어 물질 상부에 위치하되 상기 슬릿의 측벽을 커버링하는 콘택스페이서를 형성하는 단계; 및
    상기 식각 배리어 물질을 제거하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  20. 제8항에 있어서,
    상기 식각 배리어 물질은 상기 도전패턴들을 노출시키지 않는 높이를 갖는 반도체 장치 제조 방법.
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