KR20210064870A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 반도체 장치 및 이의 제조 방법에 관한 것으로, 반도체 장치는 베이스 상에 형성된 소스 구조; 상기 소스 구조 상에 형성된 식각 방지막; 비트 라인들; 상기 식각 방지막과 상기 비트 라인들의 사이에 위치되고, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 및 상기 적층물 및 상기 식각 방지막을 관통하는 채널 구조를 포함하며, 상기 채널 구조의 하단부는 상기 소스 구조의 내부에 위치하며, 상기 채널 구조의 하단부 측벽이 상기 소스 구조와 직접적으로 접촉한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 전기적인 특성이 개선되는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 베이스 상에 형성된 소스 구조; 상기 소스막 상에 형성된 식각 방지막; 비트 라인들; 상기 식각 방지막과 상기 비트 라인들의 사이에 위치되고, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 및 상기 적층물 및 식각 방지막을 관통하는 채널 구조를 포함하며, 상기 채널 구조의 하단부는 상기 소스 구조의 내부에 위치하며, 상기 채널 구조의 하단부 측벽이 상기 소스 구조와 직접적으로 접촉한다.
본 발명의 실시 예에 따른 반도체 장치의 제조 방법은 베이스 상에 제1 소스막, 희생막 및 식각 방지막을 순차적으로 적층하여 형성하는 단계; 상기 식각 방지막 상에 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계; 상기 적층물, 상기 식각 방지막, 및 상기 희생막을 관통하고 상기 제1 소스막으로 확장된 채널 구조를 형성하는 단계; 상기 적층물, 상기 식각 방지막을 관통하고 상기 희생막을 노출시키는 슬릿을 형성하는 단계; 및 상기 슬릿을 통해 노출되는 상기 희생막을 제거하고, 상기 희생막이 제거된 공간에 도전물질을 채워 상기 채널 구조와 직접적으로 연결되는 제2 소스막을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 장치의 제조 방법은 희생막 및 식각 방지막을 순차적으로 적층하여 형성하는 단계; 상기 식각 방지막 상에 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계; 상기 적층물, 상기 식각 방지막, 및 상기 희생막을 관통하는 채널홀을 형성하는 단계; 상기 채널홀 내에 채널막 및 상기 채널막을 감싸는 메모리막을 포함하는 채널 구조를 형성하는 단계; 상기 적층물, 상기 식각 방지막을 관통하여 상기 희생막을 노출시키는 슬릿을 형성하는 단계; 상기 슬릿을 통해 노출되는 상기 희생막을 제거하여 상기 채널 구조 하단의 상기 메모리막을 노출시키는 단계; 노출된 상기 메모리막을 제거하여 상기 채널막을 노출시키는 단계; 및 상기 희생막이 제거된 공간에 도전물질을 채워 상기 채널막과 직접적으로 연결되는 제2 소스막을 형성하는 단계를 포함한다.
본 기술에 따르면, 반도체 장치의 채널 하부와 연결되는 소스 구조의 불순물 확산 거리를 감소시켜 반도체 장치의 전기적 특성을 개선할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 5는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 6은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하에서는, 본 발명의 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다. 도 1b는 도 1a의 A 영역을 확대한 확대도이다.
도 1a를 참조하면, 반도체 장치는 소스 구조(S), 적층물(ST), 식각 방지막(12), 채널 구조(CH), 슬릿(SL) 및 비트 라인들(BL)을 포함할 수 있다. 또한, 반도체 장치는 소스 콘택 구조(19), 스페이서(18) 및 층간절연막(IL) 중 적어도 하나를 더 포함할 수 있다.
소스 구조(S)는 폴리실리콘, 금속 등을 포함하는 도전막일 수 있고, 단일막 또는 다층막일 수 있다. 소스 구조(S)는 베이스(10)와 적층물(ST)의 사이에 위치될 수 있다. 베이스(10)는 반도체 기판, 절연막 등일 수 있다.
소스 구조(S)는 제1 소스막(11A) 및 제2 소스막(11B)을 포함할 수 있다. 제1 소스막(11A)은 베이스(10)와 인접하게 위치될 수 있고, 제2 소스막(11B)은 적층물(ST)과 인접하게 위치될 수 있다. 제2 소스막(11B)은 채널 구조(CH)의 하부 측벽과 물리적으로 접촉되며, 좀 더 상세하게는 채널 구조(CH) 하부의 채널막(15)과 직접적으로 접촉될 수 있다. 제1 소스막(11A)은 채널 구조(CH)의 하부와 접촉하며, 좀 더 상세하게는 채널 구조(CH) 하부의 메모리막(16)과 직접적으로 접촉될 수 있다.
적층물(ST)은 소스 구조(S)와 비트 라인들(BL)의 사이에 위치될 수 있다. 적층물(ST)은 교대로 적층된 도전막들(13) 및 절연막들(14)을 포함할 수 있다. 도전막들(13)은 선택 라인, 워드라인 등일 수 있다. 절연막들(14)은 적층된 도전막들(13)을 상호 절연시키기 위한 것으로, 산화물, 질화물 등의 절연 물질을 포함할 수 있다.
식각 방지막(12)은 소스 구조(S)와 적층물(ST) 사이의 계면에 위치될 수 있다. 식각 방지막(12)은 실리콘카본질화물(SiCN)을 포함하여 구성될 수 있다. 식각 방지막(12)은 채널 구조(CH)의 하부의 채널막(15)을 노출시키기 위한 식각 공정 시 적층물(ST)이 식각되는 것을 방지할 수 있다.
채널 구조(CH)는 비트 라인들(BL)과 소스 구조(S)의 사이에 연결된다. 채널 구조(CH)는 적층물(ST)을 관통하고 소스 구조(S)까지 확장될 수 있다. 채널 구조(CH)는 채널막(15)을 포함할 수 있고, 메모리막(16) 또는 갭필막(17) 중 적어도 하나를 더 포함할 수 있다. 채널 구조(CH) 하부에 위치한 채널막(15)은 측벽을 통해 소스 구조(S)와 물리적으로 연결될 수 있다. 예를 들어 채널 구조(CH) 하부에 위치한 채널막(15)은 측벽을 통해 제2 소스막(11B)과 물리적으로 연결될 수 있다. 채널막(15)은 실리콘(Si), 저마늄(Ge) 등의 반도체 물질을 포함할 수 있다. 메모리막(16)은 채널막(15)의 측벽을 감싸도록 형성될 수 있다. 메모리막(16)은 전하차단막(16A), 데이터 저장막(16B) 또는 터널절연막(16C) 중 적어도 하나를 포함할 수 있다. 데이터 저장막(16B)은 플로팅 게이트, 전하 트랩 물질, 폴리실리콘, 질화물, 가변저항 물질, 상변화 물질, 나노 닷 등을 포함할 수 있다. 갭필막(17)은 채널막(15) 내에 형성될 수 있다. 갭필막(17)은 산화막을 포함할 수 있다.
채널 구조(CH)와 도전막들(13)이 교차되는 영역에 선택 트랜지스터 또는 메모리 셀이 위치될 수 있다. 하나의 채널막(15)을 공유하는 선택 트랜지스터 및 메모리 셀이 하나의 메모리 스트링을 구성할 수 있다. 메모리 스트링은 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다.
소스 콘택 구조(19)는 적층물(ST)을 관통하고 소스 구조(S)와 연결될 수 있다. 소스 콘택 구조(19)는 폴리실리콘, 금속 등을 포함하는 도전막일 수 있다. 소스 콘택 구조(19)는 단일막 또는 다층막일 수 있다.
스페이서(18)는 소스 콘택 구조(19)와 적층물(ST)의 사이에 개재될 수 있다. 스페이서(18)는 슬릿(SL)의 내벽에 형성될 수 있고, 소스 콘택 구조(19)의 측벽을 감싸도록 형성될 수 있다. 스페이서(18)는 절연막을 포함할 수 있고, 단일막 또는 다층막일 수 있다.
도 1b를 참조하면, 소스 구조(S)는 베이스(10) 상에 적층된 제1 소스막(11A) 및 제1 소스막(11A) 상에 적층된 제2 소스막(11B)을 포함할 수 있다. 제1 소스막(11A)은 채널 구조(CH)의 하단부를 감싸고, 제2 소스막(11B)은 채널 구조(CH)의 하부 중 채널막(15)이 노출되는 부분을 감싸도록 형성되어 채널막(15)과 직접적으로 접촉된다.
제1 소스막(11A) 및 제2 소스막(11B)은 폴리실리콘막 등의 도전막을 포함할 수 있고, N타입 또는 P타입의 도펀트를 포함할 수 있다. 예를 들어, GIDL(Gate Induced Leakage) 방식으로 소거 동작을 수행하는 경우, 제1 소스막(11A) 및 제2 소스막(11B)은 인(Ph) 등의 N타입 불순물을 포함할 수 있다.
제2 소스막(11B)과 적층물(ST) 사이의 계면에는 식각 방지막(12)이 개재될 수 있다. 식각 방지막(12)은 실리콘카본질화물(SiCN)을 포함하여 구성될 수 있다. 식각 방지막(12)은 채널 구조(CH)의 하부의 채널막(15)을 노출시키기 위한 식각 공정 시 적층물(ST)이 식각되는 것을 방지할 수 있다. 이로 인하여 적층물(ST)의 최하단부에 배치되는 절연막(14)의 두께를 감소시킬 수 있다. 이에 따라 소스 구조(S)와 선택 트랜지스터로 활용되는 도전막(13)과의 거리(d)를 감소시킬 수 있어 소스 구조(S)에 도핑된 불순물들의 확산 거리를 최소화할 수 있으며, 정션 오버랩 영역을 용이하게 형성하여 소거 동작 시 GIDL(Gate Induced Leakage) 전류를 안정적으로 생성할 수 있다. 또한 선택 트랜지스터의 오프(off) 특성이 개선되어 선택 트랜지스터가 최소로 배치되도록 설계 가능하며, 이에 따라 반도체 장치의 직접도도 개선될 수 있다.
채널 구조(CH)는 적층물(13, 14) 및 식각 방지막(12)을 관통하고 소스 구조(S)까지 확장될 수 있다. 예를 들어 채널 구조(CH)의 하부는 제2 소스막(11B)을 관통하고, 제1 소스막(11A)의 일정 두께를 관통할 수 있다. 도 1b에서는 채널 구조(CH)의 하부가 제1 소스막(11A)을 관통하여 베이스(10)와 접촉하는 것으로 도시되었으나, 채널 구조(CH)의 하부가 제1 소스막(11A)의 일부 두께만을 관통하여 제1 소스막(11A)이 채널 구조(CH)의 하부를 감싸도록 형성될 수 있다. 채널 구조(CH)는 채널막(15)을 포함할 수 있고, 메모리막(16) 또는 갭필막(17) 중 적어도 하나를 더 포함할 수 있다. 채널막(15)은 실리콘(Si), 저마늄(Ge) 등의 반도체 물질을 포함할 수 있다. 메모리막(16)은 채널막(15)의 측벽을 감싸도록 형성될 수 있다. 메모리막(16)은 전하차단막(16A), 데이터 저장막(16B) 또는 터널절연막(16C) 중 적어도 하나를 포함할 수 있다. 데이터 저장막(16B)은 플로팅 게이트, 전하 트랩 물질, 폴리실리콘, 질화물, 가변저항 물질, 상변화 물질, 나노 닷 등을 포함할 수 있다. 갭필막(17)은 채널막(15) 내에 형성될 수 있다. 갭필막(17)은 산화막을 포함할 수 있다. 채널 구조(CH)의 하부 중 제2 소스막(11B)을 관통하는 부분은 채널막(15)이 노출되어 제2 소스막(11B)과 직접적으로 접촉될 수 있다. 즉, 채널 구조(CH)의 하부 중 제2 소스막(11B)을 관통하는 부분은 채널막(15)을 감싸는 메모리막(16)이 개재되지 않아 채널막(15)이 제2 소스막(11B)과 직접적으로 접촉될 수 있다.
채널 구조(CH)와 도전막들(13)이 교차되는 영역에 선택 트랜지스터 또는 메모리 셀이 위치될 수 있다. 하나의 채널막(15)을 공유하는 선택 트랜지스터 및 메모리 셀이 하나의 메모리 스트링을 구성할 수 있다. 메모리 스트링은 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다.
스페이서(18)는 제1 스페이서(18A) 및 제2 스페이서(18B)를 포함하는 다층막일 수 있다. 제1 스페이서(18A)와 제2 스페이서(18B)는 서로 다른 식각률을 갖는 물질을 포함할 수 있다. 예를 들어, 제1 스페이서(18A)는 산화막을 포함하고 제2 스페이서(18B)는 질화막을 포함할 수 있다. 제2 스페이서(18B)는 제1 스페이서(18A)에 비해 얇은 두께를 가질 수 있다. 제2 스페이서(18B)는 제1 스페이서(18A)와 소스 콘택 구조(19)의 사이에 개재될 수 있다.
반도체 장치는 메모리막들(19A)을 추가로 포함할 수 있다. 메모리막들(19A)은 도전막들(13)과 절연막들(14)의 사이 및 도전막들(13)과 채널 구조(CH)의 사이에 개재될 수 있다.
도 2a 내지 도 2h은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 도 2d 내지 도 2h은 도 2c의 B 영역을 확대하여 이후 공정에 따른 단면을 도시하였다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a를 참조하면, 베이스(20) 상에 제1 소스막(21), 버퍼막(22), 희생막(23)을 순차적으로 형성한다. 제1 소스막(21)은 폴리실리콘막을 포함할 수 있다. 제1 소스막(21)은 N타입 또는 P타입의 불순물을 포함할 수 있다. 버퍼막(22)은 질화막을 포함할 수 있다. 희생막(23)은 폴리실리콘막을 포함할 수 있다.
이 후, 평탄화 공정을 수행하여 희생막(23)의 상부를 평탄화시키고, 희생막(23) 상부에 식각 방지막(24)을 형성한다. 식각 방지막(24)은 실리콘카본질화물(SiCN)을 포함할 수 있다.
도 2b를 참조하면, 식각 방지막(24) 상에 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(25) 및 제2 물질막들(26)을 포함할 수 있다. 제1 물질막들(25)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(26)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다. 제1 물질막들(25)은 제2 물질막들(26)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(25)은 질화물 등을 포함하는 희생막일 수 있고, 제2 물질막들(26)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제1 물질막들(25)은 폴리실리콘, 텅스텐 등을 포함하는 도전막일 수 있고, 제2 물질막들(26)은 산화물 등을 포함하는 절연막일 수 있다.
이어서, 적층물(ST), 식각 방지막(24), 희생막(23), 버퍼막(22) 및 제1 소스막(21)을 관통하는 채널 구조들(CH)을 형성한다. 채널 구조들(CH)은 제1 소스막(21)을 관통하여 베이스(20)와 접촉하거나, 제1 소스막(21)의 일부 두께만을 관통하여 채널 구조들(CH)의 저면들이 제1 소스막(21) 내에 위치될 수 있다.
채널 구조들(CH)의 형성 방법을 살펴보면 다음과 같다. 먼저, 적층물(ST), 식각 방지막(24), 희생막(23), 버퍼막(22)을 관통하고 제1 소스막(21)의 적어도 일부 두께를 관통하는 채널 홀들을 형성한다. 이어서, 채널 홀들 내에 메모리막들(27)을 형성한다. 메모리막들(27) 각각은 전하차단막(27A), 데이터 저장막(27B) 또는 터널절연막(27C) 중 적어도 하나를 포함할 수 있다. 이어서, 채널 홀들 내에 채널막들(28)을 형성한다. 채널막들(28)은 갭필막들(29)을 포함할 수 있다. 이어서, 적층물(ST) 상에 층간절연막(30)을 형성한다.
도 2c를 참조하면, 슬릿(SL)을 형성한다. 슬릿(SL)은 적층물(ST) 및 식각 방지막(24)을 관통한다. 이때 슬릿(SL)의 저면(SL_BT)은 희생막(23)을 완전히 관통하지 않고 희생막(23) 내에 위치될 수 있다. 슬릿(SL)은 희생막(23)의 일부가 노출되도록 층간절연막(30), 적층물(ST), 식각 방지막(24)을 순차적으로 식각하여 형성할 수 있다.
도 2d를 참조하면, 슬릿(SL)을 통해 제1 물질막들(25)을 제3 물질막들(32)로 대체한다. 실시예로서, 제1 물질막들(25)이 희생막이고 제2 물질막들(26)이 절연막이면, 제1 물질막들(25)을 도전막들로 대체한다. 예를 들어, 슬릿(SL)을 통해 노출되는 제1 물질막들(25)을 제거하고, 제1 물질막들(25)이 제거된 공간에 도전 물질을 채워 도전막들(제3 물질막들; 32)을 형성할 수 있다. 좀 더 상세하게는, 슬릿(SL)을 통해 노출되는 제1 물질막들(25)을 제거하고, 전체 표면을 따라 블로킹막(31)을 형성할 수 있다. 이 후, 슬릿(SL)에 도전 물질을 형성한 후, 슬릿(SL) 내에 형성된 도전 물질을 식각하여 도전막들(제3 물질막들; 31)을 형성할 수 있다. 식각 공정을 통해 적층된 도전막들을 전기적으로 분리시킬 수 있다. 다른 실시예로서, 제1 물질막들(25)이 도전막이고 제2 물질막들(26)이 절연막이면, 제1 물질막들(25)을 실리사이드화할 수 있다.
도 2e를 참조하면, 슬릿(SL) 내에 스페이서(33)를 형성한다. 스페이서(33)는 서로 다른 식각률을 갖는 막들이 교대로 적층된 다층막일 수 있다. 예를 들어, 슬릿(SL)의 프로파일을 따라 제1 스페이서막(33A), 제2 스페이서막(33B), 제3 스페이서막(33C), 및 제4 스페이서막(33D)을 순차적으로 형성한다. 제2 및 제4 스페이서들(33B, 33D)은 제1 및 제3 스페이서들(33A, 33C)에 대해 높은 식각 선택비를 갖는 물질로 형성될 수 있다. 제1 스페이서막(33A) 및 제3 스페이서막(33C)은 산화막을 포함할 수 있다. 제2 스페이서막(33B) 및 제4 스페이서막(33D)은 질화막을 포함할 수 있다.
도 2f를 참조하면, 에치백 공정을 이용하여 슬릿(SL)의 저면에 형성된 제1 내지 제4 스페이서막(33A, 33B, 33C, 33D) 및 블로킹막(31)을 식각하여 희생막(23)이 노출되는 개구부(OP)를 형성한다.
도 2g를 참조하면, 개구부(OP)를 통해 노출되는 희생막(23)을 제거한다. 이로 인하여 채널 구조(CH)의 하부 측벽이 노출된다. 이 후, 노출되는 채널 구조(CH)의 전하차단막(27A), 데이터 저장막(27B), 및 터널절연막(27C)을 순차적으로 제거한다. 데이터 저장막(27B) 제거시 제4 스페이서막(33D)이 함께 제거될 수 있으며, 터널절연막(27C) 제거시 제3 스페이서막(33C)이 함께 제거될 수 있다. 이로 인하여 채널 구조(CH) 하부의 채널막들(28)이 노출된다. 희생막(23), 전하차단막(27A), 데이터 저장막(27B), 및 터널절연막(27C)을 순차적으로 제거하는 식각 공정 시 적층물(ST)의 최하단부에 위치한 제2 물질막들(26)은 식각 방지막(24)에 의해 보호된다. 이에 따라 식각 공정 시 적층물이 손상되는 것을 방지하기 위하여 적층물(ST)의 최하단부에 위치한 제2 물질막(26)을 두껍게 형성하거나, 희생막(23)과 적층물(ST) 사이에 추가적인 소스막을 형성하지 않을 수 있다.
도 2h를 참조하면, 희생막이 제거된 공간에 제2 소스막(34)을 형성하고, 슬릿(SL) 내에 위치된 소스 콘택 구조(35)를 형성한다. 제2 소스막(34)과 소스 콘택 구조(35)는 단일막일 수 있다. 예를 들어, 개구부(OP) 및 슬릿(SL) 내에 도전물질을 증착하여 제2 소스막(34) 및 소스 콘택 구조(35)를 형성한다. 도전물질은 폴리실리콘막, 금속막 등을 포함할 수 있다. 제2 소스막(34) 및 소스 콘택 구조(35)는 도펀트를 포함할 수 있다. 제2 소스막(34)은 채널 구조(CH)의 노출된 채널막들(28)과 직접적으로 접촉하도록 형성된다.
상술한 본원 발명의 실시 예에 따르면, 희생막과 적층물(ST) 사이의 계면에는 식각 방지막을 형성함으로써, 채널 구조(CH)의 하부의 채널막(15)을 노출시키기 위한 식각 공정 시 적층물(ST)이 식각되는 것을 방지할 수 있다. 이로 인하여 선택 트랜지스터로 활용되는 도전막(32)과 제2 소스막(34)과의 거리(d)를 감소시킬 수 있어 소스 구조에 도핑된 불순물들의 확산 거리를 최소화할 수 있으며, 정션 오버랩 영역을 용이하게 형성하여 소거 동작 시 GIDL 전류를 안정적으로 생성할 수 있다. 또한 선택 트랜지스터의 오프(off) 특성이 개선되어 선택 트랜지스터가 최소로 배치되도록 설계 가능하며, 이에 따라 반도체 장치의 직접도도 개선될 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 및 도 1b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 2a 내지 도 2h를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120)의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus)프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 및 도 1b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 2a 내지 도 2h를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 및 도 1b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 2a 내지 도 2h를 참조하여 설명한 제조 방법에 따라 제조될 수 있다.
또한, 메모리 장치(2100)은 도 4를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable MultimediaPlayer), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audiorecorder), 디지털 음성 재생기(digital audioplayer), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
도 6은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 및 도 1b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 2a 내지 도 2h를 참조하여 설명한 제조 방법에 따라 제조될 수 있다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
본 발명의 기술 사상은 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10, 20 : 베이스
11A, 21 : 제1 소스막
11B, 34 : 제2 소스막
S : 소스 구조
12, 24 : 식각 방지막
ST : 적층물
15, 28 : 채널막
16, 27 : 메모리막
17, 29 : 갭필막
CH : 채널 구조
18, 33 : 스페이서

Claims (20)

  1. 베이스 상에 형성된 소스 구조;
    상기 소스 구조 상에 형성된 식각 방지막;
    비트 라인들;
    상기 식각 방지막과 상기 비트 라인들의 사이에 위치되고, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 및
    상기 적층물 및 상기 식각 방지막을 관통하는 채널 구조를 포함하며,
    상기 채널 구조의 하단부는 상기 소스 구조의 내부에 위치하며, 상기 채널 구조의 하단부 측벽이 상기 소스 구조와 직접적으로 접촉하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 식각 방지막은 실리콘카본질화물(SiCN)을 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 소스 구조는 상기 베이스 상에 형성된 제1 소스막; 및
    상기 제1 소스막과 상기 식각 방지막 사이에 위치하며, 상기 채널 구조의 하단부와 직접적으로 접촉하는 제2 소스막을 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 채널 구조는 상기 적층막 및 식각 방지막 및 상기 제2 소스막을 관통하는 채널 홀의 측벽에 순차적으로 형성된 메모리막 및 채널막을 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 채널 구조의 하단부는 상기 채널막이 노출되고, 상기 노출된 채널막과 상기 제2 소스막이 직접적으로 접촉하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 채널 구조의 하단부는 상기 제2 소스막으로 확장되며, 상기 제2 소스막은 상기 메모리막과 접촉하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 소스 구조는 N타입 또는 P타입의 도펀트를 포함하는 폴리실리콘막으로 구성된 반도체 장치.
  8. 제 1 항에 있어서,
    상기 적층물 및 상기 식각 방지막을 관통하는 슬릿;
    상기 슬릿 내에 형성된 소스 콘택 구조; 및
    상기 소스 콘택 구조의 측벽을 감싸는 스페이서를 더 포함하는 반도체 장치.
  9. 베이스 상에 제1 소스막, 희생막 및 식각 방지막을 순차적으로 적층하여 형성하는 단계;
    상기 식각 방지막 상에 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계;
    상기 적층물, 상기 식각 방지막, 및 상기 희생막을 관통하고 상기 제1 소스막으로 확장된 채널 구조를 형성하는 단계;
    상기 적층물, 상기 식각 방지막을 관통하고 상기 희생막을 노출시키는 슬릿을 형성하는 단계; 및
    상기 슬릿을 통해 노출되는 상기 희생막을 제거하고, 상기 희생막이 제거된 공간에 도전물질을 채워 상기 채널 구조와 직접적으로 연결되는 제2 소스막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 식각 방지막은 실리콘카본질화물(SiCN)을 포함하는 반도체 장치의 제조 방법.
  11. 제 9 항에 있어서,
    상기 슬릿을 형성한 후 상기 희생막을 제거하기 이전에,
    상기 슬릿을 통해 노출되는 상기 제1 물질막들을 제거하는 단계;
    상기 제1 물질막들이 제거된 공간에 도전막들을 형성하는 단계; 및
    상기 슬릿의 측벽에 스페이서를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제1 물질막들을 제거한 후, 상기 전체 구조의 표면을 따라 블로킹막을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  13. 제 9 항에 있어서,
    상기 적층물, 상기 식각 방지막, 및 상기 희생막을 관통하고 상기 제1 소스막으로 확장된 채널홀을 형성하는 단계;
    상기 채널홀 내에 채널막 및 상기 채널막을 감싸는 메모리막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 희생막을 제거한 후, 노출되는 상기 채널 구조 하단부의 상기 메모리막을 제거하여 상기 채널막을 노출시키는 단계를 더 포함하는 반도체 장치의 제조 방법.
  15. 희생막 및 식각 방지막을 순차적으로 적층하여 형성하는 단계;
    상기 식각 방지막 상에 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계;
    상기 적층물, 상기 식각 방지막, 및 상기 희생막을 관통하는 채널홀을 형성하는 단계;
    상기 채널홀 내에 채널막 및 상기 채널막을 감싸는 메모리막을 포함하는 채널 구조를 형성하는 단계;
    상기 적층물, 상기 식각 방지막을 관통하여 상기 희생막을 노출시키는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 노출되는 상기 희생막을 제거하여 상기 채널 구조 하단의 상기 메모리막을 노출시키는 단계;
    노출된 상기 메모리막을 제거하여 상기 채널막을 노출시키는 단계; 및
    상기 희생막이 제거된 공간에 도전물질을 채워 상기 채널막과 직접적으로 연결되는 제2 소스막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 식각 방지막은 실리콘카본질화물(SiCN)을 포함하는 반도체 장치의 제조 방법.
  17. 제 15 항에 있어서,
    상기 식각 방지막은 상기 노출된 메모리막을 제거하는 식각 공정 시 상기 적층물의 손상을 방지하는 반도체 장치의 제조 방법.
  18. 제 15 항에 있어서,
    상기 슬릿을 형성한 후 상기 희생막을 제거하기 이전에,
    상기 슬릿을 통해 노출되는 상기 제1 물질막들을 제거하는 단계;
    상기 제1 물질막들이 제거된 공간에 도전막들을 형성하는 단계; 및
    상기 슬릿의 측벽에 스페이서를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 스페이서를 형성하는 단계는 상기 슬릿의 측벽에 제1 내지 제4 스페이서막을 순차적으로 적층하는 단계; 및
    상기 슬릿의 저면에 형성된 상기 제1 내지 제4 스페이서막을 식각하여 상기 희생막이 노출되는 개구부를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 노출된 메모리막의 제거 시 상기 제3 및 제4 스페이서막도 함께 제거되는 반도체 장치의 제조 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022129253A (ja) * 2021-02-24 2022-09-05 キオクシア株式会社 記憶装置
KR20220135825A (ko) * 2021-03-31 2022-10-07 에스케이하이닉스 주식회사 반도체 장치 제조 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101787041B1 (ko) * 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
US9437606B2 (en) 2013-07-02 2016-09-06 Sandisk Technologies Llc Method of making a three-dimensional memory array with etch stop
KR20160109971A (ko) 2015-03-11 2016-09-21 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9508730B2 (en) * 2015-03-11 2016-11-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof
KR102543998B1 (ko) * 2015-12-03 2023-06-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102581032B1 (ko) * 2015-12-08 2023-09-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20180014984A (ko) * 2016-08-02 2018-02-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10332908B2 (en) 2017-07-21 2019-06-25 SK Hynix Inc. Three-dimensional semiconductor device
US10199359B1 (en) * 2017-08-04 2019-02-05 Sandisk Technologies Llc Three-dimensional memory device employing direct source contact and hole current detection and method of making the same
KR102521282B1 (ko) * 2017-10-12 2023-04-14 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102442214B1 (ko) * 2017-10-12 2022-09-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102579108B1 (ko) 2018-03-13 2023-09-18 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법

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