KR20160109971A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 장치는 셀 영역, 상기 셀 영역의 양 측에 위치된 콘택 영역들이 정의된 기판; 상기 기판 상의 제1 소스막; 상기 제1 소스막 상의 제2 소스막; 상기 제2 소스막 내에 형성된 보강 패턴; 상기 제2 소스막 및 상기 보강 패턴 상에 교대로 적층된 도전막들 및 절연막을 포함하는 적층물; 상기 적층물 및 상기 제2 소스막을 관통하고, 상기 제2 소스막과 전기적으로 연결된 채널막들; 및 상기 도전막들 중 적어도 하나의 최상부 도전막들을 관통하는 분리 절연 패턴을 포함한다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치 및 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 최근 실리콘 기판상에 단층으로 메모리 셀을 형성하는 2차원 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 장치가 제안되고 있다.
종래의 3차원 비휘발성 메모리 장치는 서로 상에 적층된 메모리 셀들을 갖는 메모리 스트링을 포함한다. 3차원 비휘발성 메모리 장치의 메모리 스트링은 도전막들과 절연막들이 교대로 적층된 적층물을 형성하는 공정 및 적층물을 관통하는 채널막을 형성하는 공정을 이용하여 형성될 수 있다.
그러나, 적층물의 높이가 증가될수록 식각 공정의 난이도가 높아지고, 메모리 스트링과 연결된 소스막을 형성하는데 어려움이 있다. 또한, 공정상의 한계로 인해, 서로 상에 적층된 메모리 셀들의 특성이 불균일해질 수 있다.
본 발명의 실시예는 제조가 용이하고 특성이 개선된 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 셀 영역, 상기 셀 영역의 양 측에 위치된 콘택 영역들이 정의된 기판; 상기 기판 상의 제1 소스막; 상기 제1 소스막 상의 제2 소스막; 상기 제2 소스막 내에 형성된 보강 패턴; 상기 제2 소스막 및 상기 보강 패턴 상에 교대로 적층된 도전막들 및 절연막을 포함하는 적층물(stack structure); 상기 적층물 및 상기 제2 소스막을 관통하고, 상기 제2 소스막과 전기적으로 연결된 채널막들; 및 상기 도전막들 중 적어도 하나의 최상부 도전막들을 관통하는 분리 절연 패턴을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 희생막을 형성하는 단계; 상기 제1 희생막 상에, 교대로 적층된 제2 희생막들 및 절연막들을 포함하는 적층물을 형성하는 단계; 상기 적층물 및 상기 제1 희생막을 관통하는 채널막들 및 상기 채널막들을 감싸는 메모리막들을 형성하는 단계; 상기 적층물을 관통하는 슬릿을 형성하는 단계; 상기 슬릿의 내벽에 보호막을 형성하는 단계; 상기 보호막을 식각베리어로 상기 제1 희생막을 제거하여, 상기 메모리막을 노출시키는 개구부를 형성하는 단계; 상기 개구부를 통해 노출된 상기 메모리막을 제거하는 단계; 및 상기 개구부 내에, 상기 채널막들과 접하는 소스막을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 희생막을 형성하는 단계; 상기 희생막 내에 보강 패턴을 형성하는 단계; 상기 희생막 및 상기 보강 패턴 상에 적층물을 형성하는 단계; 상기 적층물 및 상기 희생막을 관통하는 채널막들을 형성하는 단계; 상기 적층물을 관통하고 상기 희생막을 노출시키는 슬릿을 형성하는 단계; 상기 슬릿을 통해 상기 희생막을 제거하여, 상기 보강 패턴에 의해 지지되는 개구부를 형성하는 단계; 및 상기 개구부 내에 상기 채널막들과 접하는 소스막을 형성하는 단계를 포함한다.
반도체 장치는 소스막 내에 형성된 보강 패턴을 포함한다. 따라서, 반도체 장치의 제조 과정에서 구조적 안정성을 높이고, 제조 수율을 증가시킬 수 있다. 또한, 보호막을 이용함으로써, 채널막들과 전기적으로 연결된 소스막을 용이하게 형성할 수 있다.
도 1 및 도 2는 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 나타내는 레이아웃 및 단면도이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 나타내는 레이아웃이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 나타내는 단면도이다.
도 5는 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 나타내는 단면도이다.
도 6은 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 나타내는 단면도이다.
도 7은 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 나타내는 단면도이다.
도 8은 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 나타내는 단면도이다.
도 9a 내지 도 16은 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들이다.
도 17a 내지 도 17d는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 부분 확대도들이다.
도 18 내지 도 21은 본 발명의 일 실 시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 22 내지 도 25는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 26 내지 도 28은 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 29 내지 도 31은 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 32 및 도 33은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 34 및 도 35는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 36 및 도 37은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타내는 레이아웃 및 단면도이다. 도 2는 도 1에 도시된 선 A-A'를 따라 절취한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 기판(10), 제1 소스막(12), 제2 소스막(13), 보강 패턴(14), 적층물(stack structure)(ST), 채널막들(16) 및 분리 절연 패턴(21)을 포함한다.
기판(10)에는 셀 영역(R1) 및 셀 영역(R1)의 양측에 위치된 콘택 영역들(R2)이 정의된다. 셀 영역(R1)에 메모리 스트링들이 배열된다. 각각의 메모리 스트링들은 직렬로 연결된 적어도 하나의 하부 선택 트랜지스터(LST), 복수의 메모리 셀들(MC) 및 적어도 하나의 상부 선택 트랜지스터(UST)를 포함한다. 각각의 메모리 스트링들은 기판(10) 상에 수직으로 배열될 수 있다. 메모리 셀들(MC)은 적어도 하나의 하부 선택 트랜지스터(LST)와 적어도 하나의 상부 선택 트랜지스터(UST) 사이에서 서로 상에 이격되어 적층될 수 있다. 적어도 하나의 하부 선택 트랜지스터(LST)는 메모리 셀들(MC)과 기판(10) 사이에 배치될 수 있다. 콘택 영역들(R2)은 메모리 셀들(MC)에 연결되며, 서로 상에 적층된 게이트 전극들에 각각 바이어스를 인가하기 위한 영역일 수 있다. 게이트 전극들은 콘택 영역들(R2)에서 계단 형태로 적층될 수 있고, 콘택 영역(R2)에서 콘택 플러그들(미도시)과 각각 연결될 수 있다.
제1 소스막(12)은 기판(10) 상에 위치되며, 도프드 폴리실리콘, 금속물 등의 도전 물질을 포함할 수 있다. 일 예로, 제1 소스막(12)은 기판(10) 상에 도전막을 적층하여 형성할 수 있다. 이 경우, 기판(10)과 제1 소스막(12) 사이에 제1 절연막(11)이 개재될 수 있다. 다른 예로, 제1 소스막(12)은 기판(10)의 표면으로부터 소정 깊이로 불순물을 도핑하여 형성될 수 있다. 이러한 경우, 제1 절연막(11)은 형성하지 않는다.
제2 소스막(13)은 제1 소스막(12) 상에 위치되며, 제1 소스막(12)과 전기적으로 연결된다. 예를 들어, 제2 소스막(13)은 텅스텐 등의 금속 물질 또는 폴리 실리콘막을 포함한다.
제2 소스막(13)은 제1 슬릿들(SL1A, SL1B)에 의해 관통될 수 있다. 제2 소스막(13)의 형태는 제1 슬릿들(SL1A, SL1B)에 의해 정의될 수 있다. 제1 슬릿들(SL1A, SL1B)은 A타입의 제1 슬릿(SL1A)과 B타입의 제1 슬릿(SL1B)을 포함할 수 있다. A타입의 제1 슬릿(SL1A)은 셀 영역(R1)과 콘택 영역들(R2)의 경계에 배치된 제1 라인부들, 셀 영역(R1)에 배치되며 제1 라인부들을 연결하는 적어도 하나의 제2 라인부, 제1 라인부들로부터 콘택 영역들(R2)을 향하여 연장된 적어도 하나의 제3 라인부들을 포함할 수 있다. B타입의 제1 슬릿(SL1B)은 셀 영역(R1) 및 콘택 영역들(R2) 각각에서 서로 이웃한 메모리 블록들(MB)의 경계를 따라 배치될 수 있다.
상술한 제1 슬릿들(SL1A, SL1B) 내에는 보강 패턴들(14)이 형성된다. 보강 패턴(14)은 산화물, 질화물 등을 포함하는 절연막일 수 있다. 예를 들어, 보강 패턴(14)은 셀 영역(R1)과 콘택 영역들(R2)의 경계에 위치된 제1 라인 패턴, 셀 영역(R1) 에 위치된 적어도 하나의 제2 라인 패턴, 콘택 영역(R2) 내에 위치된 적어도 하나의 제3 라인 패턴 등을 포함할 수 있다. 제1 라인 패턴은 A타입 제1 슬릿(SL1A)의 제1 라인부들 각각의 내부에 형성된다. 제2 라인 패턴은 A타입 제1 슬릿(SL1A)의 제2 라인부 내부에 형성된다. 제3 라인 패턴은 A타입 제1 슬릿(SL1A)의 제3 라인부들 각각의 내부에 형성된다. 또한, 보강 패턴(14)은 셀 영역(R1) 또는 콘택 영역(R2) 내에 위치된 아일랜드 패턴들을 포함할 수 있으며, 아일랜드 패턴들은 이웃한 메모리 블록들의 경계와 인접하여 위치될 수 있다. 아일랜드 패턴들 각각은 B타입의 제1 슬릿(SL1B) 내부에 형성된다. 이 밖에도 보강 패턴(14)은 형태 및 위치는 다양하게 변경될 수 있다. 또한, 보강 패턴(14)의 상부에는 식각 베리어막(24)이 위치될 수 있으며, 식각 베리어막(24)은 산화물, 질화물 등을 포함할 수 있다. 식각 베리어막(24)은 후술되는 제1 메모리막(15)의 데이터 저장막보다 두꺼운 두께로 형성될 수 있다. 보다 구체적으로 식각 베리어막(24)은 데이터 저장막의 2.5배로 형성될 수 있다.
적층물(ST)은 제2 소스막(13) 및 보강 패턴(14) 상에 위치되고, 교대로 적층된 도전막들(19) 및 제2 절연막들(20)을 포함한다. 도전막들(19)은 선택 트랜지스터들(UST, LST), 메모리 셀(MC) 등에 연결된 게이트 전극들일 수 있으며, 제2 절연막들(20)은 적층된 도전막들(19) 을 절연시키기 위한 것일 수 있다. 예를 들어, 도전막들(19)은 도프드 폴리실리콘, 텅스텐(W), 텅스텐 질화물(WNx), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN) 등을 포함한다. 제2 절연막들(200)은 산화물, 질화물 등을 포함한다.
채널막들(16)은 셀 영역(R1)에 위치되며, 적층물(ST) 및 제2 소스막(13)을 관통하고, 제2 소스막(13)과 전기적으로 연결된다. 채널막들(16)은 제2 소스막(13)을 일부만 관통하거나, 제2 소스막(13)을 완전히 관통하여 제1 소스막(12)과 직접 전기적으로 연결될 수 있다. 채널막들(16) 각각은 중심 영역이 오픈된 형태를 가질 수 있으며, 오픈된 중심 영역에는 갭필 절연막(17)이 채워질 수 있다.
채널막들(16) 각각과 도전막들(19)의 사이에는 제1 메모리막(15)이 개재될 수 있으며, 제1 메모리막(15)은 채널막들(16) 각각의 측벽을 감쌀 수 있다. 제1 메모리막(15)은 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함할 수 있고, 데이터 저장막은 실리콘, 질화물, 상변화 물질, 나노닷 등을 포함할 수 있다. 참고로, 도전막들(19)을 각각 감싸는 형태의 제2 메모리막(18)이 추가로 형성될 수 있다. 제2 메모리막(18) 또한 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함할 수 있고, 데이터 저장막은 실리콘, 질화물, 상변화 물질, 나노닷 등을 포함할 수 있다. 본 도면을 포함한, 이하의 도면에서 도시된 제2 메모리막(18)은 전하 차단막 역할을 하며, 산화물로 형성된다.
분리 절연 패턴(21)은 상부 선택 트랜지스터(UST)의 게이트 전극을 분리하기 위한 제2 슬릿(SL2) 내부를 채운다. 예를 들어, 적어도 하나의 최상층 도전막들(19)을 관통하는 깊이로 제2 슬릿(SL2)이 형성되고, 제2 슬릿(SL2) 내에 분리 절연 패턴(21)이 형성될 수 있다. 분리 절연 패턴(21)은 제2 슬릿(SL2) 내부로부터 적층물(ST)의 상부를 덮도록 연장될 수 있다. 예를 들어, 분리 절연 패턴(21)은 산화물, 질화물 등을 포함한다.
제2 슬릿(SL2) 및 제2 슬릿(SL2) 내의 분리 절연 패턴(21)은 보강 패턴(14)의 상부에 위치될 수 있다. 예를 들어, 제2 슬릿(SL2) 내의 분리 절연 패턴(21)은 셀 영역(R1) 내에 위치된 보강 패턴(14)의 제2 라인 패턴 상부에 위치되어, 보강 패턴(14)과 중첩될 수 있다. 참고로, 도 1의 레이아웃에는 제2 슬릿(SL2) 내에 형성된 분리 절연 패턴(21)의 위치만을 도시하였다. 콘택 영역들(R2)에 인접한 제2 슬릿(SL2)의 가장자리는 상부 선택 트랜지스터(UST)의 게이트 전극을 구성하는 도전막(19)의 가장자리보다 콘택 영역들(R2)을 향해 더 길게 연장될 수 있다.
반도체 장치는 적층물(ST)을 관통하는 제3 슬릿들(SL3A, SL3B) 및 제3 슬릿들(SL3A, SL3B) 내의 슬릿 절연막들(22)을 더 포함할 수 있다. 제3 슬릿들(SL3A, SL3B)은 반도체 장치의 제조 공정시 희생막을 제거하는 경로와 제2 소스막(13)을 형성하기 위한 경로로 사용될 수 있다. 제3 슬릿들(SL3A, SL3B)은 제2 소스막(13)을 노출시키는 깊이로 형성되거나, 제1 소스막(12)까지 확장된 깊이로 형성될 수 있다. 제3 슬릿들(SL3A, SL3B)은 A타입의 제3 슬릿(SL3A) 및 B타입의 제3 슬릿(SL3B)을 포함할 수 있다. A타입의 제3 슬릿(SL2A)은 서로 이웃한 메모리 블록들(MB)의 경계를 따라 형성될 수 있다. B타입의 제3 슬릿(SL3B)은 콘택 영역들(R2) 각각에 배치될 수 있다.
또한, 반도체 장치는 더미 패턴들(23)을 더 포함할 수 있다. 더미 패턴들(23)은 희생막들을 제거하여 도전막들(19)을 형성하는 과정에서 지지대로 사용될 수 있다. 더미 패턴들(23)은 콘택 영역들(R2)에 위치되거나, 보강 패턴(14)의 상부에 위치될 수 있다. 더미 패턴들(23)은 적층물(ST)을 관통하며, 채널막들(16)과 동일한 형태를 가질 수 있다.
도 3은 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 나타내는 레이아웃이다. 도 3은 도 1의 변형 예를 나타낸다. 이하에서 도 1 및 도 2에서 상술한 바와 중복되는 설명은 생략한다.
도 3을 참조하면, B타입의 제1 슬릿(도 1의 SL1B)은 형성되지 않을 수 있다. 이 경우, 칩 사이즈 감소에 유리할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 나타내는 단면도이다. 도 4는 도 2의 변형 예를 나타내고, 도 2의 B영역에 대응되는 변형 예의 구조를 나타낸다. 이하에서 도 1 및 도 2에서 상술한 바와 중복되는 설명은 생략한다.
도 4를 참조하면, 보강 패턴 (14) 및 제1 슬릿(SL1A)은 제2 소스막(13) 및 제1 소스막(12)을 관통하여 제1 절연막(11)의 상면까지 연장될 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타내는 단면도로서, 도 2의 변형 예를 나타낸다. 이하에서 도 1 및 도 2에서 상술한 바와 중복되는 설명은 생략한다.
도 5를 참조하면, 제2 슬릿(SL2)이 적층물(ST)을 완전히 관통하는 깊이로 형성될 수 있다. 이 경우, 제2 슬릿(SL2)과 제3 슬릿(SL3A)이 동시에 형성될 수 있고, 실질적으로 동일한 깊이로 형성될 수 있다. 제2 슬릿(SL) 및 제3 슬릿(SL3A) 내에 슬릿절연막들(22)이 형성될 수 있다. 또한, 보강 패턴(미도시됨)은 제2 슬릿(SL2) 및 제3 슬릿(SL3A)과 중첩되지 않는 곳에 위치될 수 있다.
한편, 제2 슬릿(SL2)과 제3 슬릿(SL3A)의 사이에 배치되는 채널막들(16)의 개수는 다양하게 변경될 수 있다. 또한, 채널막들(16)의 배열 형태도 매트릭스 형태, 스태거드 형태 등으로 다양하게 변경될 수 있다.
도 6은 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 나타내는 단면도이다. 도 6은 도 2의 변형 예를 나타낸다. 이하에서 도 1 및 도 2에서 상술한 바와 중복되는 설명은 생략한다.
도 6을 참조하면, 제2 소스막(13)은 채널막들(16) 사이에 배치된 제1 소스막(12)의 상면의 일부 영역들 및 제1 소스막(12)에 인접한 채널막들(16)의 하단들 표면을 따라 형성될 수 있다. 이 경우, 제2 소스막(13)의 표면에 홈이 형성될 수 있다. 제2 소스막(13)의 홈은 제3 슬릿(SL3A) 하부에서 제3 슬릿(SL3A)보다 넓은 폭으로 형성될 수 있다. 제2 소스막(13)의 홈은 제1 슬릿(SL1A)과 연결될 수 있다. 제2 메모리막(18)은 제2 소스막(13)의 홈 표면을 따라 연장될 수 있다. 제3 슬릿(SL3A)을 채우는 슬릿절연막(22)은 제2 소스막(13)의 홈 내부로 연장되고, 제2 소스막(13)의 홈 내부를 완전히 채우도록 형성될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 나타내는 단면도이다. 도 7은 도 6의 변형 예를 나타내고, 도 6의 C영역에 대응되는 변형 예의 구조를 나타낸다. 이하에서 도 1 및 도 2에서 상술한 바와 중복되는 설명은 생략한다.
도 7을 참조하면, 제3 슬릿(SL3A)을 채우는 슬릿절연막(22)은 제2 소스막(13)의 홈 내부로 연장되고, 공극(AG)을 포함할 수 있다. 공극(AG)은 에어 갭일 수 있다. 공극(AG)은 상대적으로 홈이 좁게 형성되는 서로 이웃한 채널막들(16) 사이에 배치될 수 있다. 공극(AG)은 상대적으로 홈이 좁게 형성되는 보강 패턴(도 6의 14)과 채널막들(16) 사이에 배치될 수 있다. 공극(AG)은 제3 슬릿(SL3A)의 수평 연장 방향을 따라 연장될 수 있다. 제3 슬릿(SL3A)의 수평 연장 방향은 기판(10)의 표면에 대해 평행한 방향으로 정의된다.
도 8은 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 나타내는 단면도이다. 도 8은 도 6의 변형 예를 나타낸다. 이하에서 도 1 및 도 2에서 상술한 바와 중복되는 설명은 생략한다.
도 8을 참조하면, 적층물(ST)을 관통하는 제3 슬릿(SL3A)의 중심 영역이 개구되도록 제3 슬릿(SL3A)의 측벽을 따라 슬릿 절연막(22)이 형성될 수 있다. 슬릿 절연막(22)은 제2 소스막(13)의 홈 표면을 따라 연장될 수 있다. 슬릿절연막(22)은 제3 슬릿(SL3A)의 외부에서 적층물(ST) 상부면에 평행하도록 연장될 수 있다. 슬릿 절연막(22)에 의해 개구된 제3 슬릿(SL3A)의 중심 영역은 공통 소스 라인(29)으로 채워질 수 있다. 공통 소스 라인(29)은 제2 소스막(13)에 접촉되도록 연장된다. 공통 소스 라인(29)은 제3 슬릿(SL3A)의 수평 연장 방향을 따라 연장될 수 있다. 공통 소스 라인(29)은 외부로부터 인가된 소스 전압을 제2 소스막(13)에 전송할 수 있다. 공통 소스 라인(29)은 폴리 실리콘 또는 폴리 실리콘보다 저항이 낮은 금속물로 형성될 수 있다.
도 1 내지 도 8을 참조하여 설명한 실시 예들에서, 보강 패턴(14)과 적층물(ST) 사이에 식각 베리어막(24) 등의 어떠한 막도 형성되지 않고, 보강 패턴(14)이 적층물(ST)의 제2 절연막들(20) 중 최하층막과 직접 접촉될 수 있다.
도 9a 내지 도 16은 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다. 도 9a, 도 10a, 도 11a 및 도 12a 는 레이아웃을 나타낸 도면들이고 도 9b, 도 10b, 도 11b 및 도 12b는 도 9a, 도 10a, 도 11a 및 도 12a의 선 A-A'를 따라 절취한 단면도들이다.
도 9a 및 도 9b를 참조하면, 기판(30) 상에 제1 절연막(31)을 형성한 후, 제1 절연막(31) 상에 제1 소스막(32)을 형성한다. 여기서, 제1 소스막(32)은 도프드 폴리실리콘막, 금속막 등을 포함하는 도전막일 수 있다.
이어서, 제1 소스막(32) 상에 제1 희생막(34)을 형성한다. 이때, 제1 희생막(34)을 형성하기 전에, 제2 희생막(33)을 형성하는 것도 가능하다. 여기서, 제1 희생막(34)은 제2 희생막(33)에 대해 식각 선택비가 큰 물질로 형성될 수 있다. 예를 들어, 제1 희생막(34)은 언도프드 폴리실리콘막, 도프드 폴리실리콘막 등을 포함하고, 제2 희생막(33)은 산화물 또는 질화물을 포함할 수 있다.
이어서, 제1 희생막(34)을 관통하는 제1 슬릿들(SL1A, SL1B)을 형성한 후, 제1 슬릿들(SL1A, SL1B) 각각의 내부에 보강 패턴(35)을 형성한다. 제1 슬릿들(SL1A, SL1B)은 제1 희생막(34)을 관통하여 제2 희생막(33), 제1 소스막(32), 또는 제1 절연막(31)을 노출시키는 깊이로 형성될 수 있다. 제1 슬릿들(SL1A, SL1B)을 형성한 후, 제1 슬릿들(SL1A, SL1B)을 채우도록 제1 소스막(32) 상에 보강막을 형성할 수 있다. 이어서, 제2 소스막(34)의 표면이 노출될 때까지 보강막을 평탄화할 수 있다. 이로써, 보강 패턴(35)이 형성될 수 있다. 제1 슬릿들(SL1A, SL1B)은 도 1 및 도 2에서 상술하였듯, A타입의 제1 슬릿(SL1A)과 B타입의 제1 슬릿(SL1B)을 포함할 수 있다. B타입의 제1 슬릿(SL1B)은 도 3에서 상술하였듯, 형성되지 않을 수 있다. 보강 패턴(35)은 산화물, 질화물 등을 포함하는 절연막일 수 있다. 본 도면에서는 보강 패턴(35)이 라인 패턴 및 아일랜드 패턴을 포함하는 형태로 도시되었는데, 보강 패턴(35)의 위치 및 형태를 다양하게 변경될 수 있다.
도 10a 및 도 10b를 참조하면, 보강 패턴(35)에 의해 관통되는 제1 희생막(34) 상에 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제3 희생막들(36) 및 제2 절연막들(37)을 포함할 수 있다. 여기서, 제3 희생막들(36)은 제2 절연막들(37)에 대해 식각 선택비가 큰 물질로 형성될 수 있다. 예를 들어, 제3 희생막들(36)은 질화물을 포함하고, 제2 절연막들(37)은 산화물을 포함할 수 있다.
제3 희생막들(36)과 제2 절연막들(37)은 동일한 두께로 형성되거나, 상이한 두께로 형성될 수 있다. 또한, 제2 절연막들(37) 중 기판(30)에서 가장 먼 최상층막과 기판(30)에 가장 가까운 최하층막은 그들 사이의 나머지 막들에 비해 두꺼운 두께로 형성될 수 있다. 제2 절연막들(37) 중 최하층막은 제3 희생막들(36) 중 최하층막보다 기판(30)에 더 가깝게 배치될 수 있다. 즉, 제2 절연막들(37) 중 최하층막이 적층물(ST)의 최하층에 배치될 수 있다.
적층물(ST)을 형성하기 전, 식각 베리어막(EBL)이 형성될 수 있다. 식각 베리어막(EBL)은 후속 식각 공정 동안 적층물(ST)의 최하층막(제2 절연막들(37) 중 최하층막)이 식각되어 두께가 변경되는 현상을 방지하기 위해 형성될 수 있다. 이러한 식각 베리어막(EBL)은 제2 절연막들(37)에 대한 식각 선택비가 큰 물질로 형성될 수 있으며, 예를 들어, 제3 희생막들(36)과 동일한 물질로 형성될 수 있다.
이어서, 적층물(ST), 식각 베리어막(EBL) 및 제1 희생막(34)을 관통하는 제1 개구부들(OP1)을 형성한다. 제1 개구부들(OP1)은 제1 희생막(34)을 완전히 관통하여 제2 희생막(33)까지 연장되거나, 제1 소스막(32)까지 연장될 수 있다. 또한, 제1 개구부들(OP1)은 셀 영역 또는 콘택 영역에 위치될 수 있으며, 셀 영역에 위치된 제1 개구부들(OP1)은 채널 홀이고, 콘택 영역에 위치된 제1 개구부들(OP1)은 더미 홀일 수 있다. 채널 홀은 보강 패턴(35)과 비중첩되는 반면, 더미 홀은 보강 패턴(35)과 비중첩되거나, 보강 패턴(35)과 중첩될 수 있다.
이어서, 제1 개구부들(OP1) 내에 제1 메모리막들(38)을 형성한 후, 채널막들(39) 을 형성한다. 채널막들(39)이 오픈된 중심 영역을 갖는 경우에는 채널막들(39) 내에 갭필 절연막들(40)을 형성한다.
도 11a 및 도 11b를 참조하면, 제3 희생막들(36) 중 기판(30)으로부터 가장 먼 최상층 막으로부터 적어도 하나의 막을 관통하는 제2 슬릿(SL2)을 형성한다. 제2 슬릿(SL2)은 셀 영역에 위치된 보강 패턴(35)의 상부에 위치될 수 있다. 제2 슬릿(SL2)은 보강 패턴(35)에 중첩될 수 있다.
이어서, 제2 슬릿(SL2)을 채우는 분리 절연 패턴(41)을 형성한다. 여기서, 분리 절연 패턴(41)은 적층물(ST)의 상부를 관통하고, 셀 영역에 위치된 보강 패턴(35)과 중첩될 수 있다. 제2 슬릿(SL2)을 형성한 후, 제2 슬릿(SL2)을 채우도록 절연막을 형성할 수 있다. 이 후, 절연막을 평탄화하여 분리 절연 패턴(41)을 형성할 수 있다. 분리 절연 패턴(41)은 제2 슬릿(SL2)의 내부 뿐만 아니라 적층물(ST)의 상부에도 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 적층물(ST) 및 식각 베리어막(EBL)을 관통하는 제3 슬릿들(SL3A, SL3B)을 형성한다. 제3 슬릿들(SL3A, SL3B)은 상부와 하부가 균일한 폭을 갖거나, 상부에 비해 하부가 좁은 폭을 가질 수 있다. 제3 슬릿들(SL3A, SL3B)은 도 1 및 도 2에서 상술한 바와 같이 A타입의 제3 슬릿(SL3A)과 B타입의 제3 슬릿(SL3B)을 포함할 수 있다. 제3 슬릿들(SL3A, SL3B)은 제1 희생막(34)을 제거하는 통로와 제2 소스막을 형성하기 위한 통로 이용될 수 있다. 제3 슬릿들(SL3A, SL3B)은 적층물(ST) 및 식각 베리어막(EBL)을 완전히 관통하여 제1 희생막(34)을 노출시키는 깊이로 형성될 수 있다. 또한, 제3 슬릿들(SL3A, SL3B)은 이웃한 메모리 블록들(MB)의 경계에 위치되거나, 콘택 영역의 내부에 위치될 수 있다.
도 13을 참조하면, 제3 슬릿들(SL3A, 도 12a의 SL3B)을 통해 제1 희생막(34)을 선택적으로 제거하여, 제2 개구부(OP2)를 형성한다. 이를 통해, 채널막(39)을 감싸는 제1 메모리막(38)의 일부가 제2 개구부(OP2)를 통해 노출된다. 이때, 제1 희생막(34) 내에 형성된 보강 패턴(35)은 제거되지 않고 잔류되며, 제2 개구부(OP2)가 유지될 수 있도록 적층물(ST)을 지지한다. 즉, 보강 패턴(35)에 의해 제2 개구부(OP2)가 안정적으로 유지되며, 제2 개구부(OP2) 상의 적층물(ST)이 기울어지거나 붕괴되는 것을 방지할 수 있다.
이어서, 제3 슬릿들(SL3A, 도 12a의 SL3B) 내에 보호막(42)을 형성한다. 이때, 제2 개구부(OP2)와 제3 슬릿들(SL3A, 도 12a의 SL3B)의 연결 상태가 유지되도록, 제3 슬릿들(SL3A, 도 12a의 SL3B)의 측벽 상에 보호막(42)을 형성한다. 제3 슬릿들(SL3A, 도 12a의 SL3B)의 저면은 보호막(42)에 의해 완전히 차단되지 않는다. 보호막(42)은 제3 슬릿들(SL3A, 도 12a의 SL3B)의 상부에서 기판(30)에 인접한 제3 슬릿들(SL3A, 도 12a의 SL3B)의 하부로 갈수록 두께가 얇아지는 테이퍼 형태를 가질 수 있다. 또한, 보호막(42)은 제3 슬릿들(SL3A, 도 12a의 SL3B)의 내부뿐 만 아니라 적층물(ST)의 상부에도 형성될 수 있다. 예를 들어, PE-CVD(Plasma Enhanced Chemical Vapor Deposition)과 같이 상대적으로 스텝 커버리지가 나쁜 증착 방식을 이용하여 보호막(42)을 형성할 수 있다. 이와 같이, 제3 슬릿들(SL3A, 도 12a의 SL3B)의 측벽에 테이퍼 형태의 보호막(42)을 형성함으로써, 제3 슬릿들(SL3A, 도 12a의 SL3B)의 상부와 하부 간의 폭 차이를 감소시킬 수 있다. 보호막(42)은 제1 희생막(34)에 대해 식각 선택비가 큰 물질로 형성될 수 있으며, 질화물을 포함할 수 있다. 참고로, 제3 슬릿들(SL3A, 도 12a의 SL3B) 내에 보호막(42)을 형성한 후, 제1 희생막(34)을 제거하는 것도 가능하다.
도 14를 참조하면, 제2 개구부(OP2)를 통해 노출된 제1 메모리막(38)을 제거한다. 이를 통해, 제2 개구부(OP2)를 통해 채널막들(39)의 일부가 노출된다. 참고로, 제1 메모리막(38)이 제1 소스막(32) 내부까지 연장된 경우, 제1 소스막(32) 내에 제1 메모리막(38)의 일부가 잔류될 수 있다.
제1 메모리막(38)을 제거하는 과정에서, 제2 개구부(OP2)를 통해 노출된 제2 희생막(33) 및 식각 베리어막(EBL)이 제거될 수 있다. 또한, 제3 희생막들(36) 및 제2 절연막들(37) 중 보호막(42)에 의해 제3 슬릿들(SL3A, 도 12a의 SL3B)의 하부에서 노출된 일부막들이 식각될 수 있다. 제1 메모리막(38)에 포함된 복수의 막들을 식각하는 과정에서 제3 희생막들(36) 또는 제2 절연막들(37)이 선택적으로 식각되므로, 제3 슬릿들(SL3A, 도 12a의 SL3B)의 하부에 요철이 형성될 수 있다. 예를 들어, 보호막(42)에 의해 차단되지 않은 영역에서 제2 절연막들(37)이 제3 희생막들(36)에 비해 두껍게 식각될 수 있다. 이 경우, 식각된 제3 희생막들(36)이 식각된 제2 절연막들(37)에 비해 제3 슬릿들(SL3A, 도 12a의 SL3B) 내로 돌출되게 잔류될 수 있다. 제1 메모리막(38)을 제거하는 과정에 대해서는 도 17a 내지 도 17d를 참조하여 상세히 설명하도록 한다.
도 15를 참조하면, 제2 개구부(OP2) 내에 채널막들(39)과 전기적으로 연결된 제2 소스막(43)을 형성한다. 예를 들어, 제2 개구부(OP2) 내에 노출된 채널막들(39)을 시드로 이용하여, 채널막들(39)로부터 제2 소스막(43)을 선택적으로 성장시킬 수 있다. 제2 소스막(43)은 폴리실리콘막을 포함할 수 있다.
도 16을 참조하면, 잔류하는 보호막(42)을 제거한 후, 제3 슬릿들(SL3A, 도 12a의 SL3B)을 통해 제3 희생막들(36)을 선택적으로 제거하여 제3 개구부들(OP3)을 형성한다. 이때, 채널막들(39) 및 분리 절연 패턴(41)에 의해 잔류하는 제2 절연막들(37)을 지지할 수 있으므로, 구조물의 안정도를 높일 수 있다.
또한, 앞서 설명한 요철 구조에 따르면, 제2 절연막들(37) 중 하부에 배치된 일부막들이 선택적으로 식각되었으므로, 제3 슬릿들(SL3A, 도 12a의 SL3B) 의 하부 폭이 증가된다. 따라서, 제3 슬릿들(SL3A, 도 12a의 SL3B)은 도 12b에 도시된 초기 구조에 비해 도 16에 도시된 최종 구조에서 상부와 하부의 폭 차이가 감소된다.
이어서, 제3 개구부들(OP3) 내에 도전막들(44)을 형성한다. 예를 들어, 제3 슬릿들(SL3A, 도 12a의 SL3B)의 내벽 및 제3 개구부들(OP3) 내에 도전 물질을 형성한다. 이어서, 제3 슬릿들(SL3A, 도 12a의 SL3B)의 내벽에 형성된 도전 물질을 제거하여, 제3 슬릿들(SL3A, 도 12a의 SL3B)에 의해 분리되는 도전막들(44)을 형성한다. 이때, 제3 슬릿들(SL3A, 도 12a의 SL3B) 의 하부 폭이 증가된 상태이므로, 제3 슬릿들(SL3A, 도 12a의 SL3B)의 내벽에 형성된 도전 물질을 용이하게 제거하여 도전막들(44)을 용이하게 분리시킬 수 있다.
여기서, 도전막들(44)은 텅스텐(W) 등을 포함할 수 있다. 또한, 제3 개구부들(OP3) 내에 도전막들(44)을 형성하기 전에, 제2 메모리막(45)을 추가로 형성하거나, 베리어막(미도시됨)을 추가로 형성할 수 있다. 베리어막은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WNx) 등을 포함할 수 있다.
이어서, 제3 슬릿들(SL3A, 도 12a의 SL3B) 각각의 내부에 슬릿 절연막(46)을 형성한다. 슬릿 절연막(46)은 산화물을 포함할 수 있다.
전술한 바와 같은 제조 방법에 따르면, 제1 희생막들(34) 내에 보강 패턴(35)이 형성된다. 따라서, 제2 개구부(OP2) 형성 공정, 제1 메모리막(38) 제거 공정, 제2 소스막(43) 형성 공정 등을 보강 패턴(35)에 의해 지지되는 안정적인 구조에서 실시할 수 있다. 또한, 분리 절연 패턴(41)을 형성함으로써, 상부 선택 게이트 전극들을 용이하게 분리하고, 제3 희생막들(36) 제거 공정 등을 분리 절연 패턴(41)에 의해 지지되는 안정적인 상태에서 실시할 수 있다. 또한, 보호막(42)을 이용함으로써, 제2 개구부(OP2)를 통해 노출된 제1 메모리막(38)을 선택적으로 제거함과 동시에 제3 슬릿들(SL3A, 도 12a의 SL3B)의 하부 폭을 증가시킬 수 있다.
도 17a 내지 도 17d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 부분 확대도이다. 도 17a는 도 13의 D 영역을 확대한 것이고, 도 17b 내지 도 17d는 도 14의 D 영역을 확대한 확대도이다. 이하, 도면을 참조하여, 제1 메모리막 제거 공정을 단계 별로 설명하도록 한다.
도 17a를 참조하면, 제1 메모리막(38)은 채널막들(39) 각각을 감싸는 터널절연막(38C), 터널절연막(38C)을 감싸는 데이터 저장막(38B) 및 데이터 저장막(38B)을 감싸는 전하차단막(38A)을 포함한다. 여기서, 터널절연막(38C) 및 전하차단막(38A)은 산화물을 포함하고, 데이터 저장막(38B)은 질화물을 포함할 수 있다. 또한, 제3 희생막들(36)은 질화물을 포함하고, 제2 절연막들(37)은 산화물을 포함하고, 제2 희생막(33)은 산화물을 포함하고, 보호막(도 13 내지 도 15의 42)은 질화물을 포함할 수 있다.
제2 개구부(OP2)가 형성되면, 제2 개구부(OP2)를 통해, 전하차단막(38A)의 일부, 식각 베리어막(EBL) 및 제2 희생막(33)이 노출된다. 식각 베리어막(EBL)은 후속의 데이터 저장막(38B) 식각 공정 시 제거되지 않도록 데이터 저장막(38B)보다 두껍게 형성될 수 있다. 보다 구체적으로, 식각 베리어막(EBL)은 데이터 저장막(38B)의 2.5배로 형성될 수 있다.
도 17b를 참조하면, 제2 개구부(OP2)를 통해 노출된 전하차단막(38A)을 식각 공정으로 제거하여, 데이터 저장막(38B)을 노출시킨다. 이때, 제2 개구부(OP2)를 통해 노출된 제2 희생막(33) 및 제3 슬릿들의 하부에 노출된 제2 절연막들(37) 중 일부막들이 식각될 수 있다. 또한, 제1 소스막(32) 또는 제2 희생막(33) 내에 형성된 전하차단막(38A)의 일부는 잔류될 수 있다.
도 17c를 참조하면, 제2 개구부(OP2)를 통해 노출된 데이터 저장막(38B)을 식각 공정으로 제거하여, 터널절연막(38C)을 노출시킨다. 이때, 식각 베리어막(EBL)이 식각될 수 있다. 식각 베리어막(EBL)의 두께가 데이터 저장막(38B)과 유사한 경우, 데이터 저장막(38B)의 식각 공정 동안, 식각 베리어막(EBL)이 제거되어 제2 절연막들(37) 중 최하층막이 노출될 수 있다. 도 17a에서 상술한 바와 같이, 식각 베리어막(EBL)의 두께가 데이터 저장막(38B)보다 두껍게 형성된 경우, 데이터 저장막(38B)의 식각 공정 동안, 식각 베리어막(EBL)의 두께가 감소될 수 있다. 터널절연막(38C)이 노출될 때까지 데이터 저장막(38B)의 식각 공정이 진행되더라도 상대적으로 두께가 두꺼운 식각 베리어막(EBL)은 완전히 제거되지 않고 잔류하여 제2 절연막들(37) 중 최하층막을 보호할 수 있다.
또한, 데이터 저장막(38B)을 식각하는 과정에서 보호막(42)도 일부 두께 식각될 수 있다. 그 결과, 식각된 보호막(42)을 통해 제3 슬릿들의 하부에서 제3 희생막들(36) 및 제2 절연막들(37) 중 일부막들이 노출될 수 있다. 보호막(42)은 제3 슬릿들의 상부에서 기판(30)을 향하는 하부로 갈수록 얇은 두께로 형성된다. 이에 따라, 보호막(42)이 식각되는 과정에서 제3 희생막들(36) 및 제2 절연막들(37) 중 상대적으로 기판(30)에 가까운 하부에 위치된 막들부터 차례로 노출된다. 그 결과, 제3 희생막들(36) 중 기판(30)에 가까운 하부에 위치된 막들이 상부에 위치된 막들에 비해 측벽으로부터 더 두껍게 식각될 수 있으며, 제3 슬릿들의 하부에 요철이 형성될 수 있다.
도 17d를 참조하면, 제2 개구부(OP2)를 통해 노출된 터널절연막(38C)을 식각 공정으로 제거하여, 채널막(39)을 노출시킨다. 잔류되는 식각 베리어막(도 17c의 EBL)은 터널 절연막(38C)을 식각하는 동안 제2 절연막들(37) 중 최하층막을 보호할 수 있다. 이로써, 제2 절연막들(37) 중 최하층막의 두께 손실이 방지되어 타겟 두께로 유지될 수 있다. 터널절연막(38C)을 식각하는 동안, 제2 개구부(OP2)를 통해 노출된 제2 희생막(도 17c의 33)이 제거되어 제1 소스막(32)이 노출될 수 있다. 또한, 터널절연막(38C)을 식각하는 동안 전하차단막(38A)의 일부가 제거될 수 있다.
또한, 터널절연막(38C)을 식각하는 과정에서, 제2 절연막들(37) 중 보호막(42)으로 덮히지 않고 제3 슬릿들의 하부를 통해 노출된 일부막들 각각도 일부 두께 식각될 수 있다. 터널절연막(38C)을 식각하여 채널막(39)을 노출시킨 후, 잔류되는 식각 베리어막(도 17c의 EBL)을 제거할 수 있다. 이로서, 제2 절연막들(37) 중 최하층막의 바닥면이 노출될 수 있다.
상술한 제1 메모리막(38)을 식각하는 과정에서, 식각 선택비가 다른 제2 절연막들(37) 및 제3 희생막들(36)은 제3 슬릿들에 인접한 측벽으로부터 식각된 두께가 다를 수 있다. 따라서, 제1 메모리막(38)을 식각 한 이 후, 제3 슬릿들의 하부에 잔류된 제2 절연막들(37) 및 제3 희생막들(36)은 요철을 이룰 수 있다. 여기서, 제2 절연막들(37)의 식각된 측벽에 비해 제3 희생막들(36)의 식각된 측벽이 제3 슬릿들 내부를 향해 더 돌출되게 잔류될 수 있다.
도 18 내지 도 21은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도로서, 보호막 형성의 변형 예에 관한 것이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 18을 참조하면, 기판(50) 상에 제1 절연막(51), 제1 소스막(52), 제2 희생막(53), 제1 희생막(54) 및 보강 패턴(55)을 형성한 후, 교대로 적층된 제3 희생막들(56) 및 제2 절연막들(57)을 포함하는 적층물(ST)을 형성한다. 적층물(ST)을 형성하기 전, 식각 베리어막(EBL)을 더 형성할 수 있다. 이어서, 메모리막(58), 채널막(59) 및 갭필 절연막(60)을 형성한다. 이 후, 제3 희생막들(56) 중 기판(50)으로부터 가장 먼 최상층막으로부터 적어도 한층의 막을 관통하는 제2 슬릿(SL2)을 형성하고, 제2 슬릿(SL2) 내부를 채우는 분리 절연 패턴(61)을 형성한다.
이어서, 적층물(ST) 및 식각 베리어막(EBL)을 관통하여 제1 희생막(54)을 노출시키는 제3 슬릿(SL3A)을 형성한 후, 제3 슬릿(SL3A) 내에 보호막들(62, 63, 64)을 형성한다. 예를 들어, 제3 슬릿(SL3A) 및 적층물(ST)의 표면을 따라 균일한 두께의 제1 보호막(62)을 형성한다. 제1 보호막(62)은 LP-CVD(Low Pressure-Chemical Vapor Deposition) 등과 같이 상대적으로 스텝 커버리지가 좋은 증착 방식으로 형성된 질화막일 수 있다. 이어서, 제1 보호막(62) 상에 상부에서 기판(50)을 향하는 하부로 갈수록 두께가 얇아지는 테이퍼 형태의 제2 보호막(63)을 형성한다. 제2 보호막(63)은 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition) 등과 같이 상대적으로 스텝 커버리지가 나쁜 증착 방식으로 형성된 질화막일 수 있다. 이어서, 제2 보호막(63) 상에, 제1 및 제2 보호막들(62, 63)에 대해 식각 선택비가 높은 제3 보호막(64)을 형성한다. 여기서, 제3 보호막(64)은 PVD(Physical Vapor Deposition) 방식으로 형성된 티타늄 질화막(TiN)일 수 있다. 이러한 경우, PVD 방식의 특성상, 제3 보호막(64)은 적층물(ST)의 상부에 오버행(overhang) 형태로 형성되며, 제3 슬릿(SL3A)을 오픈시키는 개구부를 포함하게 된다.
도 19를 참조하면, 제1 희생막(54)이 노출되도록 제3 슬릿(SL3A)의 저면에 형성된 제1 보호막(62)을 제거한다. 이때, 제3 슬릿(SL3A) 저면에 형성된 제 보호막(62)의 일부 영역이 노출되고, 제3 슬릿(SL3A)의 측벽에 형성된 제1 보호막(62)의 일부 영역이 제3 보호막(64)에 의해 보호된다. 이에 따라, 제1 보호막(62)을 제거하기 위한 식각 공정 시 제3 보호막(64)에 의해 노출된 제1 보호막(62)의 일부 영역이 제거된다. 제3 슬릿(SL3A)의 측벽 및 적층물(ST)의 상부에 형성된 제1 및 제2 보호막들(62,63)은 제3 보호막(64)에 의해 보호된다. 이로써, 제3 슬릿(SL3A)의 측벽에 스페이서 형태의 제1 보호막 패턴(62A)이 형성된다.
이어서, 제1 보호막 패턴(62A), 제2 및 제3 보호막(63, 64)을 식각 베리어로 이용한 식각 공정으로 제1 희생막(54)을 제거한다. 이를 통해, 제2 개구부(OP2)가 형성되고, 제2 개구부(OP2) 를 통해 메모리막(58)이 일부 노출된다.
도 20을 참조하면, 제2 개구부(OP2)를 통해 노출된 제1 메모리막(58)을 제거한다. 이를 통해, 채널막(59)이 노출된다.
예를 들어, 제1 메모리막(58)이 터널절연막, 데이터 저장막 및 전하차단막을 포함하는 경우, 제2 개구부(OP2)를 통해 노출된 전하차단막을 우선 제거한다. 이때, 제2 개구부(OP2)를 통해 노출된 제2 희생막(53)이 일부 제거될 수 있고, 제3 보호막(64)이 제거될 수 있다. 이어서, 제2 개구부(OP2)를 통해 노출된 데이터 저장막을 제거한다. 이때, 제2 개구부(OP2)를 통해 노출된 식각 베리어막(EBL)이 제거될 수 있다. 또한, 제1 보호막 패턴(62A) 및 제2 보호막(63)이 일부 제거될 수 있다. 따라서, 기판(50)에 인접한 제3 슬릿(SL3A) 하부를 통해 제3 희생막들(56) 및 제2 절연막들(57)이 노출될 수 있다. 노출된 제3 희생막들(56)이 일부 제거될 수 있다. 이어서, 제2 개구부(OP2)를 통해 노출된 터널절연막을 제거한다. 이때, 제2 개구부(OP2)를 통해 노출된 제2 희생막(53)이 제거되어, 제1 소스막(52)이 노출될 수 있다. 또한, 제3 슬릿(SL3A)의 하부를 통해 노출된 제2 절연막들(57)이 일부 제거되어, 제3 슬릿(SL3A)의 하부에 요철이 형성될 수 있다.
도 21을 참조하면, 제2 개구부(OP2)를 통해 노출된 채널막(59)의 일부 영역과 전기적으로 접하는 제2 소스막(65)을 형성한다. 이후의 공정은 앞서 도 16을 참조하여 설명한 것과 동일하게 진행될 수 있다.
전술한 바와 같은 공정에 따르면, 다양한 증착 방식을 조합하여 다층의 보호막(62~64)을 형성하고 이를 식각베리어로 이용하여 제1 메모리막(58)을 식각할 수 있다. 따라서, 제1 메모리막(58)을 선택적으로 제거함과 동시에 제3 슬릿(SL3A)의 하부 폭을 증가시킬 수 있다.
도 22 내지 도 25는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도로서, 보호막 형성의 변형 예에 관한 것이다. 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 22를 참조하면, 기판(70) 상에 제1 절연막(71), 제1 소스막(72), 제2 희생막(73), 제1 희생막(74) 및 보강 패턴(75)을 형성한 후, 교대로 적층된 제3 희생막들(76) 및 제2 절연막들(77)을 포함하는 적층물(ST)을 형성한다. 적층물(ST)을 형성하기 전, 식각 베리어막(EBL)을 더 형성할 수 있다. 이어서, 제1 메모리막(78), 채널막(79) 및 갭필 절연막(80)을 형성한 후, 제2 슬릿(SL2) 및 분리 절연 패턴(81)을 형성한다.
이어서, 적층물(ST) 및 식각 베리어막(EBL)을 관통하여 제1 희생막(74)을 노출시키는 제3 슬릿(SL3A)을 형성한 후, 제3 슬릿(SL3A) 내에 보호막들(82, 84)을 형성한다. 예를 들어, 제3 슬릿(SL3A) 및 적층물(ST)의 표면을 따라 균일한 두께의 제1 보호막(82)을 형성한다. 제1 보호막(82)은 LP-CVD(Low Pressure-Chemical Vapor Deposition) 등과 같이 상대적으로 스텝 커버리지가 좋은 증착 방식으로 형성된 질화막일 수 있으며, 앞서 도 18에서 설명한 제1 보호막(62)에 비해 두꺼운 두께로 형성될 수 있다. 이어서, 제1 보호막(82) 상에, 제1 보호막(82)에 대해 식각 선택비가 높은 제2 보호막(84)을 형성한다. 여기서, 제2 보호막(84)은 PVD(Physical Vapor Deposition) 방식으로 형성된 티타늄 질화막(TiN)일 수 있다. 이러한 경우, PVD 방식의 특성상, 제2 보호막(84)은 적층물(ST)의 상부에 오버행(overhang) 형태로 형성되며, 제3 슬릿(SL3A)을 오픈시키는 개구부를 포함하게 된다.
도 23을 참조하면, 제1 희생막(74)이 노출되도록 제3 슬릿(SL3A)의 저면에 형성된 제1 보호막(82)을 제거한다. 이로써, 제3 슬릿(SL3A)의 측벽에 스페이서 형태의 제1 보호막 패턴(82A)이 형성된다.
이어서, 제1 보호막 패턴(82A) 및 제2 보호막(84)을 식각 베리어로 이용한 식각 공정으로 제1 희생막(74)을 제거한다. 이를 통해, 제2 개구부(OP2)가 형성되고, 제2 개구부(OP2)를 통해 제1 메모리막(78)이 일부 노출된다.
도 24를 참조하면, 제2 개구부(OP2)를 통해 노출된 제1 메모리막(78)을 제거한다. 이를 통해, 채널막(79)이 노출된다.
예를 들어, 제1 메모리막(78)이 터널절연막, 데이터 저장막 및 전하차단막을 포함하는 경우, 제2 개구부(OP2)를 통해 노출된 전하차단막을 우선 제거한다. 이때, 제2 개구부(OP2)를 통해 노출된 제2 희생막(73)이 일부 제거될 수 있고, 제2 보호막(84)이 제거될 수 있다. 이어서, 제2 개구부(OP2)를 통해 노출된 데이터 저장막을 식각 공정으로 제거한다. 이때, 식각 베리어막(EBL)의 일부가 제2 개구부(OP2)를 통해 제거될 수 있다. 식각 베리어막(EBL)이 데이터 저장막보다 두껍게 형성된 경우, 터널 절연막이 노출되도록 데이터 저장막을 식각하는 동안, 식각 베리어막(EBL)은 완전히 제거되지 않고 제2 절연막들(77) 중 기판(70)에 가장 가까운 최하층막을 보호할 수 있다. 또한, 제1 보호막 패턴(82A)이 일부 제거될 수 있는데, 제1 보호막 패턴(82A)이 충분한 두께로 형성되므로, 제1 보호막 패턴(82A)이 감소된 두께로 잔류할 수 있다. 이에 따라, 제3 슬릿(SL3A) 내에서 제3 희생막들(76) 및 제2 절연막들(77)이 노출되지 않고 제1 보호막 패턴(84A)을 통해 보호된다. 이어서, 제2 개구부(OP2)를 통해 노출된 터널절연막을 제거한다. 이때, 제2 개구부(OP2)를 통해 노출된 제2 희생막(73)이 제거되어, 제1 소스막(72)이 노출될 수 있다. 또한, 잔류된 식각 베리어막(EBL)이 터널 절연막을 식각하는 동안 제2 절연막들(77) 중 최하층막을 보호할 수 있다. 이로써, 제2 절연막들(77) 중 최하층막의 두께를 유지할 수 있다. 잔류된 식각 베리어막(EBL)은 터널 절연막을 식각하여 채널막(79)을 노출시킬 후, 제2 개구부(OP2)를 통해 제거될 수 있다.
도 25를 참조하면, 제2 개구부(OP2)를 통해 노출된 채널막(79)의 일부 영역과 전기적으로 접하는 제2 소스막(85)을 형성한다. 이후의 공정은 앞서 도 16을 참조하여 설명한 것과 동일하게 진행될 수 있다.
전술한 바와 같은 공정에 따르면, 다양한 증착 방식을 조합하여 다층의 보호막(82, 84)을 형성하고 이를 식각베리어로 이용하여 제1 메모리막(78)을 식각할 수 있다. 따라서, 메모리막(78)을 선택적으로 제거할 수 있다.
도 26 내지 도 28은 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들로서, 제2 소스막 형성의 변형 예에 관한 것이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략한다.
도 26을 참조하면, 기판(90) 상에 제1 절연막(91), 제1 소스막(92), 및 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제3 희생막들(96) 및 제2 절연막들(97)을 포함한다. 제1 소스막(92)과 적층물(ST) 사이에 보강 패턴(95)이 형성된다. 보강 패턴(95)과 적층물(ST) 사이에 식각 베리어막(EBL)이 더 형성될 수 있다.
제1 메모리막(98), 채널막(99) 및 갭필 절연막(100)을 포함하는 관통 구조체는 적층물(ST)을 관통한다. 관통 구조체는 제1 소스막(92)까지 연장된다. 적층물(ST)의 상부는 제2 슬릿(SL2)에 의해 관통된다. 제2 슬릿(SL2)은 분리 절연 패턴(101)으로 완전히 채워지고, 분리 절연 패턴(101)은 적층물(ST)의 상면을 덮도록 연장된다. 분리 절연 패턴(101) 및 적층물(ST)은 제3 슬릿(SL3A)에 의해 관통된다. 제3 슬릿(SL3A)의 측벽은 제1 보호막 패턴(102A)으로 보호된다.
제1 보호막 패턴(102A)은 분리 절연 패턴(101)의 상면을 따라 연장될 수 있다. 제3 슬릿(SL3A)은 제2 개구부(OP2)에 연결된다. 제2 개구부(OP2)는 적층물(ST)과 제1 소스막(92) 사이에 배치되며, 보강 패턴(95)에 의해 제2 개구부(OP2)의 형태가 유지될 수 있다.
제2 개구부(OP2)를 통해 식각 베리어막(EBL)이 제거되어, 식각 베리어막(EBL)은 보강 패턴(95) 상부에만 잔류될 수 있다. 제2 개구부(OP2)를 통해 제1 메모리막(98)의 일부 영역이 제거되고, 제2 개구부(OP2)를 통해 채널막(99)의 하단이 노출될 수 있다.
상술한 구조는 도 22 내지 도 24를 참조하여 설명한 공정들을 순차로 실시하여 형성될 수 있다. 상술한 구조를 형성한 후, 제2 개구부(OP2)를 통해 노출된 채널막(99)과 제1 소스막(92)으로부터 선택적 성장 방식으로 실리콘을 성장시킴으로써, 제2 소스막(103)을 형성할 수 있다. 이 때, 제2 소스막(103)의 성장 두께를 제어하여, 제2 소스막(103)이 제2 개구부(OP2)를 완전히 채우지 않는 두께로 형성될 수 있다. 제2 소스막(103)은 제2 개구부(OP2)를 통해 노출된 채널막(99)과 제1 소스막(92)의 노출된 표면 형상을 따라 형성될 수 있다. 이로써, 제2 소스막(103)의 표면에는 홈부(CA)가 형성될 수 있다. 홈부(CA)의 깊이는 제2 개구부(OP2) 상부에 잔류되는 제3 희생막들(96)의 두께보다 크게 형성될 수 있다.
도 27을 참조하면, 제1 보호막 패턴(102A)을 제거하여 제3 슬릿(SL3A)을 통해 제3 희생막들(96)을 노출시킨다.
도 28을 참조하면, 제3 슬릿(SL3A)을 통해 제3 희생막들(96)을 제거한다. 이로써, 제2 절연막들(97) 사이에 제3 개구부들(OP3)이 형성된다. 이어서, 제3 개구부들(OP3) 내부가 채워지도록 도전물질을 형성한다. 도전 물질은 텅스텐(W) 등의 저저항 금속 물질을 포함할 수 있다. 도전물질은 제3 슬릿(SL3A)의 측벽 및 제2 소스막(103)의 홈부(CA) 표면을 따라 형성될 수 있다. 도전 물질을 형성하기 전, 제2 메모리막(105)을 추가로 형성하거나, 베리어막(미도시됨)을 추가로 형성할 수 있다. 베리어막은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WNx) 등을 포함할 수 있다.
이 후, 제3 슬릿(SL3A)의 측벽을 따라 형성된 도전물질을 제거하여 제3 슬릿(SL3A)에 의해 분리되며 제3 개구부들(OP3)을 채우는 도전막들(104)을 형성할 수 있다. 이 때, 홈부(CA)의 면적에 따라 도전물질이 홈부(CA) 내부에 잔류되거나, 홈부(CA) 내부에서 완전히 제거될 수 있다. 예를 들어, 홈부(CA)의 깊이가 제3 희생막들(96) 및 제3 개구부들(OP3)의 두께보다 크게 형성된 경우, 도전물질이 홈부(CA)를 완전히 채우지 못하고 홈부(CA)의 표면을 따라 얇게 형성될 수 있다. 이 경우, 도전물질을 제거하는 식각 공정을 통해 홈부(CA) 내부에 형성된 도전물질을 완전히 제거할 수 있다. 홈부(CA) 내부에 도전물질이 잔류하더라도, 홈부(CA) 내부에 잔류된 도전물질이 제3 개구부들(OP3) 내부를 채우는 도전막들(104)로부터 분리되므로 구동상에 문제는 없다.
이어서, 제3 슬릿(SL3A)의 내부에 슬릿 절연막(106)을 형성한다. 슬릿 절연막(106)은 산화물을 포함할 수 있다. 슬릿 절연막(106)은 제2 소스막(103)의 홈부(CA) 내부까지 연장되어 형성될 수 있다. 슬릿 절연막(106)은 홈부(CA)를 완전히 채우도록 형성되거나, 앞서 도 7에서 상술한 바와 같이 공극을 포함할 수 있다.
도 29 내지 도 31은 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들로서, 슬릿 절연막 형성의 변형 예에 관한 것이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략한다.
도 29를 참조하면, 기판(110) 상에 제1 절연막(111), 제1 소스막(112), 및 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제2 절연막들(117) 및 도전막들(119)을 포함한다. 제1 소스막(112)과 적층물(ST) 사이에 보강 패턴(115)이 형성된다. 보강 패턴(115) 상에는 식각 베리어막(EBL)이 잔류할 수 있다. 보강 패턴(115)에 의해 적층물(ST)과 제1 소스막(112) 사이의 갭이 유지될 수 있다.
제1 메모리막(118), 채널막(119) 및 갭필 절연막(120)을 포함하는 관통 구조체는 적층물(ST)을 관통한다. 관통 구조체는 제1 소스막(112)까지 연장된다. 제1 메모리막(118)은 제1 소스막(112)과 채널막(119) 사이에 잔류되는 제1 부분과, 적층물(ST)과 채널막(119) 사이에 잔류되는 제2 부분으로 분리될 수 있다. 제1 부분과 제2 부분은 보강 패턴(115)에 의해 유지되는 갭을 사이에 두고 분리될 수 있다. 제1 부분과 제2 부분 사이에서 채널막(119)의 하단이 노출될 수 있다.
적층물(ST)의 상부는 제2 슬릿(SL2)의해 관통된다. 제2 슬릿(SL2)은 분리 절연 패턴(121)으로 완전히 채워지고, 분리 절연 패턴(121)은 적층물(ST)의 상면을 덮도록 연장된다. 분리 절연 패턴(121) 및 적층물(ST)은 제3 슬릿(SL3A)에 의해 관통된다.
제2 소스막(113)은 제1 메모리막(118)의 제1 부분과 제2 부분 사이에서 노출된 채널막(119)의 하단 표면과 제1 소스막(112)의 표면을 따라 형성될 수 있다. 제2 소스막(113)의 표면에 홈부(CA)가 형성될 수 있다.
도전막들(124)은 제2 메모리막(125)으로 둘러싸일 수 있다. 제2 메모리막(125)은 도전막들(124)의 표면으로부터 제3 슬릿(SL3A)의 측벽으로 연장될 수 있다. 제2 메모리막(125)은 제3 슬릿(SL3A)의 측벽으로부터 제2 소스막(113)의 홈부(CA) 표면으로 연장될 수 있다. 제2 메모리막(125)은 제3 슬릿(SL3A)의 측벽으로부터 분리 절연 패턴(121) 상부로 연장될 수 있다.
상술한 구조는 도 26 내지 도 28를 참조하여 설명한 공정들을 이용하여 형성될 수 있다. 상술한 구조를 형성한 후, 제3 슬릿(SL3A)과 홈부(CA)의 표면을 따라 슬릿 절연막(126)을 형성한다. 본 발명의 실시 예에 따른 슬릿 절연막(126)은 도 28에서 상술한 슬릿 절연막보다 얇은 두께로 형성되어 제3 슬릿(SL3A)의 중심 영역을 개구할 수 있다. 즉, 제3 슬릿(SL3A)의 내부는 슬릿 절연막(126)으로 완전히 채워지지 않고, 개구된 중심 영역을 갖는다.
이어서, 슬릿 절연막(126) 상에, 슬릿 절연막(126)에 대해 식각 선택비가 높은 보호막(128)을 형성한다. 보호막(128)은 PVD(Physical Vapor Deposition) 방식으로 형성된 티타늄 질화막(TiN)일 수 있다. 이러한 경우, PVD 방식의 특성상, 보호막(128)은 오버행(overhang) 형태로 형성되며, 제3 슬릿(SL3A)을 오픈시키는 개구부를 포함하게 된다.
도 30을 참조하면, 제2 소스막(113)이 노출되도록 제3 슬릿(SL3A)의 저면에 형성된 슬릿 절연막(126)의 일부 및 제2 메모리막(125)의 일부를 제거한다. 이때, 보호막(128)에 의해 제3 슬릿(SL3A) 저면에서 노출된 슬릿 절연막(126)의 일부 영역과 제2 메모리막(125)의 일부 영역이 제거된다. 제3 슬릿(SL3A)의 측벽 및 분리 절연 패턴(121)의 상부에 형성된 슬릿 절연막(126) 및 제2 메모리막(125)은 보호막(128)에 의해 보호된다. 이로써, 제3 슬릿(SL3A)의 측벽에 스페이서 형태의 슬릿 절연 패턴(126A)이 형성된다. 슬릿 절연 패턴(126A)은 적층물(ST) 하부에 잔류될 수 있다. 또한, 제2 메모리막(125)이 제2 메모리막 패턴들(125A)로 분리된다.
도 31을 참조하면, 보호막(128)을 제거한다. 이어서, 제3 슬릿(SL3A)의 개구된 중심 영역을 금속 등의 도전물질로 채운 후, 도전물질의 표면을 CMP(Chemical Mechanical Polishing)등의 평탄화 공정으로 평탄화 활 수 있다. 평탄화 공정은 슬릿 절연 패턴(126A)이 노출될 때까지 실시될 수 있다. 이로써, 제3 슬릿(SL3A) 내부에 제2 소스막(113)에 접촉된 공통 소스 라인(129)이 형성된다. 제2 메모리막 패턴들(125A)은 공통 소스 라인(129)에 의해 분리되고, 슬릿 절연 패턴(126A) 또한 공통 소스 라인(129)에 의해 분리된다.
도 32 및 도 33은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도로서, 식각 베리어막 및 보강 패턴을 형성하는 공정의 변형 예에 관한 것이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 32를 참조하면, 기판(130) 상에 제1 절연막(131)을 형성한 후, 제1 절연막(131) 상에 제1 소스막(132)을 형성한다. 제1 소스막(132)은 도프드 폴리실리콘막, 금속막 등을 포함하는 도전막일 수 있다.
이어서, 제1 소스막(132) 상에 제1 희생막(134)을 형성한다. 제1 희생막(134)을 형성하기 전, 제2 희생막(133)을 더 형성할 수 있다. 제1 희생막(134)은 제2 희생막(133)에 대해 식각 선택비가 큰 물질로 형성될 수 있다. 예를 들어, 제1 희생막(134)은 언도프드 폴리실리콘막, 도프드 폴리실리콘막 등을 포함하고, 제2 희생막(133)은 산화물 또는 질화물을 포함할 수 있다.
제1 희생막(134) 상에 식각 베리어막(EBL)을 형성한다. 식각 베리어막(EBL)은 후술되는 제2 절연막들(137)을 보호할 수 있도록 제2 절연막들(137)에 대한 식각 선택비가 큰 물질로 형성될 수 있다. 예를 들어, 식각 베리어막(EBL)은 질화물을 포함할 수 있다. 식각 베리어막(EBL)은 후술되는 제1 메모리막들(138)의 데이터 저장막보다 두껍게 형성될 수 있다. 예를 들어, 식각 베리어막(EBL)은 데이터 저장막의 2.5배 두께로 형성될 수 있다.
이어서, 제1 희생막(34) 및 식각 베리어막(EBL)을 관통하는 제1 슬릿 (SL1A)을 형성한 후, 제1 슬릿(SL1A) 내부에 보강 패턴(135)을 형성한다. 제1 슬릿(SL1A)은 제1 희생막(134) 및 식각 베리어막(EBL)을 관통하여 제2 희생막(133), 제1 소스막(132), 또는 제1 절연막(131)을 노출시키는 깊이로 형성될 수 있다. 보강 패턴(135)을 형성하기 위해, 제1 슬릿(SL1A)을 보강막으로 채우는 단계 및 식각 베리어막(EBL)이 노출될 때까지 보강막을 평탄화하는 단계를 순차로 실시할 수 있다. 보강 패턴(135)은 절연막일 수 있다. 보강 패턴(135)이 식각 베리어막(EBL)에 대한 식각 선택비를 갖는 보강막으로 형성된 경우, 보강막을 평탄화하는 과정에서 식각 베리어막(EBL)이 평탄화 정지막 역할을 할 수 있다. 보강막은 식각 베리어막(EBL)에 대한 식각 선택비가 높은 산화물을 포함할 수 있다.
이어서, 보강 패턴(135)에 의해 관통되는 식각 베리어막(EBL) 상에 적층물(ST)을 형성한다. 적층물(ST)은 도 10a 및 도 10b에서 상술한 바와 같이 교대로 적층된 제3 희생막들(36) 및 제2 절연막들(37)을 포함할 수 있다.
이어서, 적층물(ST), 식각 베리어막(EBL) 및 제1 희생막(134)을 관통하는 제1 개구부들(OP1)을 형성한다. 제1 개구부들(OP1)은 도 10a 및 도 10b에서 상술한 바와 동일한 공정을 이용하여 형성될 수 있다.
이 후, 도 10a 및 도 10b에서 상술한 공정들을 이용하여, 제1 개구부들(OP1) 내에 제1 메모리막들(138), 채널막들(139) 및 갭필 절연막들(140)을 형성한다. 제1 메모리막들(138) 각각은 도 17a에서 상술한 바와 같이 터널 절연막, 데이터 저장막 및 전하 차단막을 포함할 수 있다.
도 33을 참조하면, 도 11a 및 도 11b에서 상술한 공정들을 이용하여, 제2 슬릿(SL2) 및 분리 절연 패턴(141)을 형성한다. 이 후, 도 12a 및 도 12b에서 상술한 공정들을 이용하여, 적층물(ST)을 관통하는 제3 슬릿(SL3A)을 형성한다. 이어서, 제3 슬릿(SL3A)을 통해 제1 희생막(도 32의 134)을 제거하여 제2 개구부(OP2)를 형성한다.
이어서, 제3 슬릿(SL3A)의 측벽 상에 보호막(142)을 형성한다. 보호막(142)은 도 13에서 상술한 공정을 이용하여 형성되거나, 도 18 및 도 19에서 상술한 공정들을 이용하여 형성되거나, 도 22 내지 도 24에서 상술한 공정들을 이용하여 형성될 수 있다.
보호막(142) 형성 공정 이후, 도 17a 내지 도 17d에서 상술한 공정들을 이용하여, 제2 개구부(OP2)를 통해 노출된 제1 메모리막들(138) 각각의 일부를 제거하고 채널막들(139)을 노출한다. 이 때, 식각 베리어막(도 32의 EBL)이 적층물(ST)의 최하층 제2 절연막(137)의 두께 손실을 방지할 수 있도록 잔류된다. 식각 베리어막(도 32의 EBL)은 채널막들(139)을 노출시킨 후 제거될 수 있다.
이어서, 제2 소스막 형성 공정, 제2 메모리막 형성 공정, 도전막들 형성 공정, 보호막(142) 제거 공정 및 슬릿 절연막 형성 공정을 순차로 실시할 수 있다. 이러한 공정들은 앞서 설명한 실시 예들 중 어느 하나의 실시 예에 따라 실시될 수 있다.
예를 들어, 제2 소스막 형성 공정, 제2 메모리막 형성 공정, 도전막들 형성 공정, 보호막(142) 제거 공정 및 슬릿 절연막 형성 공정은 도 15 및 도 16에서 상술한 공정들을 이용하여 실시될 수 있다.
또는 제2 소스막 형성 공정, 제2 메모리막 형성 공정, 도전막들 형성 공정, 보호막(142) 제거 공정 및 슬릿 절연막 형성 공정은 도 21에서 상술한 공정들을 이용하여 실시될 수 있다.
또는 제2 소스막 형성 공정, 제2 메모리막 형성 공정, 도전막들 형성 공정, 보호막(142) 제거 공정 및 슬릿 절연막 형성 공정은 도 25에서 상술한 공정들을 이용하여 실시될 수 있다.
또는 제2 소스막 형성 공정, 제2 메모리막 형성 공정, 도전막들 형성 공정, 보호막(142) 제거 공정 및 슬릿 절연막 형성 공정은 도 26 내지 도 28에서 상술한 공정들을 이용하여 실시될 수 있다.
또는 제2 소스막 형성 공정, 제2 메모리막 형성 공정, 도전막들 형성 공정, 보호막(142) 제거 공정 및 슬릿 절연막 형성 공정은 도 29 내지 도 31에서 상술한 공정들을 이용하여 실시될 수 있다. 이 경우, 보호막(142)을 제거하고 도 31에서 상술한 공통 소스 라인 형성 공정을 더 실시할 수 있다.
도 34는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 34에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 33을 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 셀 영역, 상기 셀 영역의 양 측에 위치된 콘택 영역들이 정의된 기판; 상기 기판 상의 제1 소스막; 상기 제1 소스막 상의 제2 소스막; 상기 제2 소스막 내에 형성된 보강 패턴; 상기 제2 소스막 및 상기 보강 패턴 상에 교대로 적층된 도전막들 및 절연막을 포함하는 적층물; 상기 적층물 및 상기 제2 소스막을 관통하고, 상기 제2 소스막과 전기적으로 연결된 채널막들; 및 적어도 하나의 최상부 도전막들을 관통하는 분리 절연 패턴을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고, 제조 공정이 용이하고, 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 35는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 35에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 31을 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 셀 영역, 상기 셀 영역의 양 측에 위치된 콘택 영역들이 정의된 기판; 상기 기판 상의 제1 소스막; 상기 제1 소스막 상의 제2 소스막; 상기 제2 소스막 내에 형성된 보강 패턴; 상기 제2 소스막 및 상기 보강 패턴 상에 교대로 적층된 도전막들 및 절연막을 포함하는 적층물; 상기 적층물 및 상기 제2 소스막을 관통하고, 상기 제2 소스막과 전기적으로 연결된 채널막들; 및 적어도 하나의 최상부 도전막들을 관통하는 분리 절연 패턴을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고, 제조 공정이 용이하고, 특성이 개선된 메모리 장치(1000')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 36은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 36에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 33을 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 셀 영역, 상기 셀 영역의 양 측에 위치된 콘택 영역들이 정의된 기판; 상기 기판 상의 제1 소스막; 상기 제1 소스막 상의 제2 소스막; 상기 제2 소스막 내에 형성된 보강 패턴; 상기 제2 소스막 및 상기 보강 패턴 상에 교대로 적층된 도전막들 및 절연막을 포함하는 적층물; 상기 적층물 및 상기 제2 소스막을 관통하고, 상기 제2 소스막과 전기적으로 연결된 채널막들; 및 적어도 하나의 최상부 도전막들을 관통하는 분리 절연 패턴을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 35를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고, 제조 공정이 용이하고, 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 데이터 저장 용량 및 특성 또한 향상시킬 수 있다.
도 37은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 37에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(1300) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 1300)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(1300)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(1300)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 33을 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 셀 영역, 상기 셀 영역의 양 측에 위치된 콘택 영역들이 정의된 기판; 상기 기판 상의 제1 소스막; 상기 제1 소스막 상의 제2 소스막; 상기 제2 소스막 내에 형성된 보강 패턴; 상기 제2 소스막 및 상기 보강 패턴 상에 교대로 적층된 도전막들 및 절연막을 포함하는 적층물; 상기 적층물 및 상기 제2 소스막을 관통하고, 상기 제2 소스막과 전기적으로 연결된 채널막들; 및 적어도 하나의 최상부 도전막들을 관통하는 분리 절연 패턴을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 시스템(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(1300)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고, 제조 공정이 용이하고, 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 데이터 저장 용량 및 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 제1 절연막
12: 제2 희생막 13: 제1 희생막
14: 보강 패턴 15: 메모리막
16: 채널막 17: 갭필 절연막
8: 메모리막 19: 도전막
20: 제2 절연막 21: 분리 절연 패턴
22: 슬릿 절연막 AG: 공극
29: 공통 소스 라인

Claims (35)

  1. 셀 영역, 상기 셀 영역의 양 측에 위치된 콘택 영역들이 정의된 기판;
    상기 기판 상의 제1 소스막;
    상기 제1 소스막 상의 제2 소스막;
    상기 제2 소스막 내에 형성된 보강 패턴;
    상기 제2 소스막 및 상기 보강 패턴 상에 교대로 적층된 도전막들 및 절연막을 포함하는 적층물;
    상기 적층물 및 상기 제2 소스막을 관통하고, 상기 제2 소스막과 전기적으로 연결된 채널막들; 및
    상기 도전막들 중 적어도 하나의 최상부 도전막들을 관통하는 분리 절연 패턴을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 분리 절연 패턴은 상기 보강 패턴의 상부에 중첩된 반도체 장치.
  3. 제1항에 있어서,
    상기 보강 패턴은 상기 셀 영역과 상기 콘택 영역들의 경계에 위치된 라인 패턴을 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 보강 패턴은 상기 셀 영역 또는 상기 콘택 영역들의 내부에 위치된 라인 패턴을 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 분리 절연 패턴은 상기 셀 영역의 내부에 위치된 상기 라인 패턴에 중첩된 반도체 장치.
  6. 제1항에 있어서,
    상기 보강 패턴은 이웃한 메모리 블록들의 경계와 인접하여 위치된 아일랜드 패턴들을 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 보강 패턴은 절연물을 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 적층물을 관통하여 상기 제2 소스막과 접하고, 상기 보강 패턴과 비중첩되도록 위치된 슬릿 절연막들을 더 포함하는 반도체 장치.
  9. 제1항에 있어서,
    상기 채널막들과 상기 적층물 사이에 개재된 메모리막을 더 포함하는 반도체 장치.
  10. 제1항에 있어서,
    상기 제2 소스막은 표면에 홈부(concave)가 정의되도록 상기 채널막들 및 상기 제1 소스막의 표면을 따라 형성된 반도체 장치.
  11. 제10항에 있어서,
    상기 제2 소스막의 홈부를 채우는 슬릿 절연막을 더 포함하는 반도체 장치.
  12. 제11항에 있어서,
    상기 슬릿 절연막 내부에 형성된 공극(gap)을 더 포함하는 반도체 장치.
  13. 제1항에 있어서,
    상기 적층물을 관통하는 제3 슬릿;
    상기 제3 슬릿의 측벽을 따라 형성되어 상기 제3 슬릿의 중심 영역을 개구하는 슬릿 절연막; 및
    상기 제3 슬릿의 상기 중심 영역을 채우며, 상기 제2 소스막에 접촉된 공통 소스 라인을 더 포함하는 반도체 장치.
  14. 제1항에 있어서,
    상기 채널막들 각각과 상기 적층물 사이에 배치된 데이터 저장막; 및
    상기 보강 패턴 및 상기 적층물 사이에 형성된 식각 베리어막을 더 포함하는 반도체 장치.
  15. 제14항에 있어서,
    상기 식각 베리어막은 상기 데이터 저장막보다 두껍게 형성된 반도체 장치.
  16. 제1 희생막을 형성하는 단계;
    상기 제1 희생막 상에, 교대로 적층된 제2 희생막들 및 절연막들을 포함하는 적층물을 형성하는 단계;
    상기 적층물 및 상기 제1 희생막을 관통하는 채널막들 및 상기 채널막들을 감싸는 메모리막들을 형성하는 단계;
    상기 적층물을 관통하는 슬릿을 형성하는 단계;
    상기 슬릿의 내벽에 보호막을 형성하는 단계;
    상기 보호막을 식각베리어로 상기 제1 희생막을 제거하여, 상기 메모리막을 노출시키는 개구부를 형성하는 단계;
    상기 개구부를 통해 노출된 상기 메모리막을 제거하는 단계; 및
    상기 개구부 내에, 상기 채널막들과 접하는 소스막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 보호막은 상기 슬릿의 상부 측벽에 형성되고, 상기 메모리막 제거 시에 상기 보호막에 의해 노출된 상기 절연막들의 일부를 제거하여, 상기 슬릿의 하부에 요철을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  18. 제16항에 있어서,
    상기 보호막을 형성하는 단계는,
    상기 슬릿의 상부에서 하부로 갈수록 두께가 얇아지는 테이퍼 형태로 상기 보호막을 형성하는 반도체 장치의 제조 방법.
  19. 제16항에 있어서,
    상기 보호막을 형성하는 단계는,
    상기 제1 희생막을 제거하기 전에, 상기 슬릿 내에 균일한 두께의 제1 보호막을 형성하는 단계;
    상기 제1 보호막 상에, 상기 제1 보호막에 대해 식각 선택비가 높은 물질을 포함하고, 오버행 형태를 갖는 제2 보호막을 형성하는 단계; 및
    상기 제1 희생막이 노출되도록, 상기 슬릿의 저면에 형성된 상기 제1 보호막을 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 보호막은 LP-CVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성된 질화막을 포함하고, 상기 제2 보호막은 PVD(Physical Vapor Deposition) 방식으로 형성된 티타늄 질화막을 포함하는 반도체 장치의 제조 방법.
  21. 제19항에 있어서,
    상기 제2 보호막을 형성하기 전에, 상기 제1 보호막 상에 상기 슬릿의 상부에서 하부로 갈수록 두께가 얇아지는 테이퍼 형태를 갖는 제3 보호막을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 제3 보호막은 PE-CVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 형성된 질화막을 포함하는 반도체 장치의 제조 방법.
  23. 제16항에 있어서,
    상기 제1 희생막 내에 보강 패턴을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  24. 제16항에 있어서,
    상기 제2 희생막들 중 적어도 하나의 최상부 제2 희생막을 관통하는 분리 절연 패턴을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  25. 희생막을 형성하는 단계;
    상기 희생막 내에 보강 패턴을 형성하는 단계;
    상기 희생막 및 상기 보강 패턴 상에 적층물을 형성하는 단계;
    상기 적층물 및 상기 희생막을 관통하는 채널막들을 형성하는 단계;
    상기 적층물을 관통하고 상기 희생막을 노출시키는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 희생막을 제거하여, 상기 보강 패턴에 의해 지지되는 개구부를 형성하는 단계; 및
    상기 개구부 내에 상기 채널막들과 접하는 소스막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  26. 제25항에 있어서,
    상기 적층물의 상부를 관통하고 상기 보강 패턴과 중첩되도록 위치된 분리 절연 패턴을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  27. 제25항에 있어서,
    상기 희생막은 제1 소스막 상에 형성되고,
    상기 소스막은 상기 제1 소스막에 접촉되도록 형성되는 반도체 장치의 제조 방법.
  28. 제27항에 있어서,
    상기 소스막을 형성하는 단계는
    상기 채널막들과 상기 제1 소스막으로부터 상기 소스막을 선택적으로 성장시키는 단계를 포함하는 반도체 장치의 제조 방법.
  29. 제28항에 있어서,
    상기 소스막은 표면에 홈부가 정의되도록 상기 채널막들과 상기 제1 소스막의 표면 형상을 따라 형성되는 반도체 장치의 제조 방법.
  30. 제29항에 있어서,
    상기 소스막을 형성하는 단계 이후,
    상기 슬릿 및 상기 소스막의 상기 홈부 내부에 슬릿 절연막을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  31. 제30항에 있어서,
    상기 홈부에 배치된 상기 슬릿 절연막 내부에 공극이 형성되는 반도체 장치의 제조 방법.
  32. 제30항에 있어서,
    상기 슬릿의 중심 영역이 개구되도록 상기 슬릿 절연막은 상기 슬릿의 측벽 및 상기 홈부의 표면을 따라 형성되는 반도체 장치의 제조 방법.
  33. 제32항에 있어서,
    상기 슬릿의 중심 영역을 개구하는 상기 슬릿 절연막 상에 보호막을 형성하는 단계;
    상기 보호막을 식각 베리어로 상기 슬릿 절연막의 저면을 식각하여 상기 소스막을 노출하는 단계;
    상기 보호막을 제거하는 단계; 및
    상기 슬릿의 중심 영역을 채우며 상기 소스막에 접촉된 공통 소스 라인을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  34. 제33항에 있어서,
    상기 보호막은 상기 슬릿 절연막에 대해 식각 선택비가 높은 물질을 포함하고, 오버행 형태로 형성되는 반도체 장치의 제조 방법.
  35. 제23항에 있어서,
    상기 채널막들은 데이터 저장막을 포함하는 메모리막으로 둘러싸이도록 형성되고,
    상기 희생막을 형성하는 단계와 상기 보강 패턴을 형성하는 단계 사이 또는 상기 보강 패턴을 형성하는 단계와 상기 적층물을 형성하는 단계 사이에 상기 데이터 저장막보다 두꺼운 두께의 식각 베리어막을 형성하는 단계를 더 포함하고,
    상기 소스막을 형성하는 단계 이전, 상기 개구부를 통해 상기 메모리막의 일부를 제거한 후, 상기 식각 베리어막을 제거하는 단계를 더 포함하는 반도체 장치의 제조 방법.
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