KR102498247B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 제1 방향 및 제1 방향과 교차된 제2 방향으로 배열된 채널막들; 상기 채널막들의 측벽을 감싸도록, 적층된 절연막들; 상기 절연막들 사이에 개재되어 상기 채널막들을 각각 감싸도록, 적층된 게이트 전극들; 및 상기 절연막들 사이에 개재되어 상기 게이트 전극들을 전기적으로 연결시키도록, 적층된 게이트 라인들을 포함한다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 또한, 3차원 비휘발성 메모리 소자의 제조 공정시, 복수의 산화막들과 복수의 질화막들을 교대로 적층한 후, 복수의 질화막들을 복수의 도전막들로 대체함으로써 적층된 게이트 전극들을 형성한다.
그러나, 복수의 질화막들을 복수의 도전막들로 대체하는 공정의 난이도가 높다는 문제점이 있다. 특히, 질화막들은 도전막들을 대체하는 과정에서 적층물 내에 반응 가스가 잔류되고, 반류된 반응 가스에 의해 주변 막들이 손상되어 메모리 소자의 특성이 저하되는 문제점이 유발된다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 방향 및 제1 방향과 교차된 제2 방향으로 배열된 채널막들; 상기 채널막들의 측벽을 감싸도록, 적층된 절연막들; 상기 절연막들 사이에 개재되어 상기 채널막들을 각각 감싸도록, 적층된 게이트 전극들; 및 상기 절연막들 사이에 개재되어 상기 게이트 전극들을 전기적으로 연결시키도록, 적층된 게이트 라인들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 방향 및 제1 방향과 교차된 제2 방향으로 배열된 반도체 필라들; 상기 반도체 필라들의 측벽을 감싸도록, 적층된 절연막들; 및 상기 반도체 필라들의 측벽을 감싸는 실린더 형태의 금속 패턴들 및 상기 금속 패턴들의 측벽을 감싸는 금속 라인을 포함하고, 상기 절연막들과 교대로 적층된 금속막들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 희생막들 및 절연막들을 교대로 형성하는 단계; 상기 희생막들 및 상기 절연막들을 관통하고, 제1 방향 및 상기 제1 방향과 교차된 제2 방향으로 배열된 제1 개구부들을 형성하는 단계; 상기 제1 개구부들을 통해 노출된 상기 희생막들을 제거하여 제2 개구부들을 형성하는 단계; 상기 제2 개구부들 내에 게이트 전극들을 형성하는 단계; 상기 제1 개구부들 내에 채널막들을 형성하는 단계; 상기 희생막들 및 상기 절연막들을 관통하는 슬릿을 형성하는 단계; 상기 슬릿을 통해, 상기 희생막들을 제거하여 제3 개구부들을 형성하는 단계; 및 상기 제3 개구부들 내에, 상기 게이트 전극들을 전기적으로 연결시키는 게이트 라인들을 형성하는 단계를 포함한다.
게이트 전극들이 채널막들의 측벽을 각각 감싸고, 게이트 라인에 의해 게이트 전극들이 전기적으로 연결된다. 또한, 게이트 전극들은 실린더의 형태를 가지며, 게이트 전극들 및 게이트 라인은 금속물을 포함한다. 따라서, 게이트 전극들 및 게이트 라인의 저항을 감소시켜 메모리 셀, 선택 트랜지스터의 로딩을 개선할 수 있다.
또한, 채널막용 개구부를 이용하여 적층된 희생막들을 일부 제거하고, 희생막들이 제거된 영역에 게이트 전극들을 형성하므로, 희생막들을 게이트 전극들로 대체하는 과정에서 반응 가스가 잔류되는 것을 방지할 수 있다. 따라서, 주변 막들이 손상되는 것을 방지하고, 메모리 소자의 특성이 저하되는 것을 방지할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 3a 내지 도 11a, 도 3b 내지 도 11b, 도 9c 및 도 10c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다. 도 1a는 도전막의 레이아웃을 나타내고, 도 1b는 A-A' 단면도를 나타내고, 도 1c는 B-B' 방향 단면도를 나타낸다.
도 1a 내지 도 1c 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 도전막들(14) 및 절연막들(미도시됨)을 포함하는 적층물 및 적층물을 관통하는 관통 구조물들을 포함한다. 여기서, 각각의 관통 구조물들은 채널막(11) 및 메모리막(미도시됨)을 포함할 수 있다. 또한, 각각의 도전막들(14)은 복수의 게이트 전극들(12) 및 복수의 게이트 전극들(12)을 전기적으로 연결시키는 게이트 라인(13)을 포함할 수 있다.
채널막들(11)은 메모리 셀, 선택 트랜지스터 등의 채널막일 수 있으며, 실리콘(Si), 게르마늄(Ge) 등의 반도체 물질을 포함할 수 있다. 예를 들어, 채널막들(11)은 교대로 적층된 도전막들 및 절연막들을 관통하는 필라 형태를 가질 수 있으며, 상부와 하부가 균일한 폭을 갖거나 하부로 갈수록 폭이 좁아질 수 있다. 또한, 각각의 채널막들(11)은 중심까지 채워진 형태를 갖거나, 중심이 오픈된 형태를 갖거나, 이들을 조합한 형태를 가질 수 있다.
채널막들(11)은 제1 방향(I-I') 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열될 수 있다. 여기서, 제2 방향(Ⅱ-Ⅱ')은 제1 방향(I-I')으로부터 소정 각도(θ) 틸트되며, 예를 들어, 90°보다 작은 각으로 틸트되어 교차될 수 있다. 이러한 경우, 채널막들(11)은 중심이 오프셋되어 엇갈린 형태, 예를 들어, 지그재그 형태로 배열된다.
또한, 채널막들(11)은 소정 간격으로 배열되며, 채널막들(11) 간의 간격은 동일하거나 방향에 따라 상이할 수 있다. 예를 들어, 제1 방향(I-I')으로 이웃한 채널막들(11)이 제1 간격(W1)으로 이격되고 제2 방향(Ⅱ-Ⅱ')으로 이웃한 채널막들(11)이 제2 간격(W2)으로 이격된다. 여기서, 제1 간격(W1)이 제2 간격(W2)과 동일한 값을 갖거나, 제1 간격(W1)이 제2 간격(W2)에 비해 큰 값을 가질 수 있다.
각각의 게이트 전극들(12)은 채널막들(11)의 측벽을 감싸는 실린더 형태의 금속 패턴일 수 있고, 채널막(11)의 길이 방향을 따라 소정 간격으로 이격되어 적층될 수 있다. 적층된 게이트 전극들(12) 사이에는 절연막들(미도시됨)이 개재되어, 상하로 이웃한 게이트 전극들(12)을 절연시킨다. 게이트 전극들(12)은 메모리 셀의 게이트 전극이거나, 선택 트랜지스터의 게이트 전극일 수 있다. 또한, 게이트 전극들(12)은 텅스텐(W) 등의 금속물을 포함한다.
여기서, 게이트 전극들(12)의 두께(T1, T2)에 따라, 동일한 높이에 위치된 게이트 전극들(12)이 상호 이격되어 있거나, 접할 수 있다. 예를 들어, 이웃한 채널막들(11) 간의 간격(W2)이 이웃한 게이트 전극들(12)의 두께를 합한 값(T1+T2)에 비해 작을 경우, 이웃한 게이트 전극들(12)이 직접 접하게 된다. 또한, 이웃한 채널막들(11) 간의 간격(W1)이 이웃한 게이트 전극들(12)의 두께를 합한 값(T1+T2)에 비해 클 경우, 이웃한 게이트 전극들(12)이 상호 분리된다. 따라서, 제1 간격(W1)이 제2 간격(W2)에 비해 큰 값을 갖고, 제1 방향(I-I')으로 이웃한 게이트 전극들(12)의 두께의 합(T1+T2)이 제1 간격(W1)에 비해 작고, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 게이트 전극들(12)의 두께의 합(T1+T2)이 제2 간격(W2)에 크다면, 제1 방향(I-I')으로 이웃한 게이트 전극들(12)은 상호 이격되고 제2 방향(Ⅱ-Ⅱ')으로 이웃한 게이트 전극들(12)은 상호 접하게 된다.
게이트 라인(13)은 게이트 전극들(12)의 측벽을 감싸면서 이들을 전기적으로 연결시키는 금속 라인일 수 있다. 예를 들어, 게이트 라인(13)은 메모리 셀들의 게이트 전극들을 연결시키는 워드라인이거나, 선택 트랜지스터들의 게이트 전극들을 연결시키는 선택 라인일 수 있다. 게이트 라인(13)은 동일한 높이에 위치된 게이트 전극들(12)을 전기적으로 연결시키고, 다층으로 적층될 수 있다. 여기서, 상하로 적층된 게이트 라인들(13)은 이들 사이에 개재된 절연막(미도시됨)에 의해 절연된다.
각각의 게이트 라인들(13)은 적어도 두 개의 채널 열들을 포함하고, 이들의 게이트 전극들(12)을 전기적으로 연결시킬 수 있다. 여기서, 채널 열은 제1 방향(I-I')으로 배열된 채널막들(11)을 포함한다. 예를 들어, 메모리 블록(MB)의 내부에 위치된 게이트 라인(13)은 두 개의 채널 열들을 포함하고, 메모리 블록(MB)의 가장자리에 위치된 게이트 라인(13)은 하나의 채널 열을 포함할 수 있다. 여기서, 메모리 블록(MB)은 소거 동작 시에 데이터가 소거되는 단위이다.
또한, 제1 방향(I-I') 또는 제2 방향(Ⅱ-Ⅱ')으로 이웃한 게이트 전극들(12)이 상호 이격된 경우, 게이트 라인(13)은 이웃한 게이트 전극들(12) 사이의 공간을 채울 수 있다. 예를 들어, 게이트 라인(13)은 제1 방향(I-I')으로 이웃한 게이트 전극들(12)의 사이 공간을 채우고 제1 방향(I-I')으로 확장될 수 있다.
게이트 라인(13)은 텅스텐(W) 등의 금속물을 포함한다. 예를 들어, 게이트 전극들(12)과 게이트 라인(13)은 동일한 금속물을 포함하거나 상이한 금속물을 포함할 수 있다.
반도체 장치는 적층물을 관통하는 슬릿 절연막들(15, 16)을 더 포함할 수 있다. 슬릿 절연막들(15, 16)은 동일한 높이에 위치된 도전막들(14)을 상호 절연시키며, 제1 방향(I-I')으로 확장될 수 있다. 여기서, 슬릿 절연막들(15, 16)은 형성 위치, 용도에 따라 다양한 형태와 깊이를 가질 수 있다. 예를 들어, 제1 슬릿 절연막(15)은 이웃한 메모리 블록들(MB) 간의 경계에 위치되고, 적층물을 완전히 관통하는 깊이를 가질 수 있다. 제2 슬릿 절연막(16)은 메모리 블록(MB) 내에 위치되고, 적층물을 완전히 관통하거나, 일부만 관통할 수 있다.
참고로, 반도체 장치는 채널막들(11)과 게이트 전극들(12)의 사이에 개재된 메모리막들(미도시됨)을 더 포함할 수 있다. 여기서, 메모리막들은 터널절연막, 데이터 저장막 및 전하차단막을 포함할 수 있고, 데이터 저장막은 실리콘, 질화물, 상변화 물질, 나노 닷 등을 포함할 수 있다. 또한, 메모리막들과 게이트 전극들(12)의 사이에 베리어 패턴들(미도시됨)이 개재될 수 있다. 베리어 패턴들은 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등을 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 복수의 게이트 전극들(12)이 채널막들(11)의 측벽을 각각 감싸고, 하나의 게이트 라인(13)에 의해 게이트 전극들(12) 사이의 빈 공간이 채워지면서 복수의 게이트 전극들(12)이 전기적으로 연결된다. 따라서, 적층된 절연막들 사이에 빈 공간없이 도전 물질(게이트 전극 및 게이트 라인)이 채워진다.
또한, 게이트 전극들(12) 및 게이트 라인들(13)이 금속물을 포함할 수 있다. 따라서, 절연막들 및 금속막들이 교대로 적층되고, 각각의 금속막들은 복수의 금속 패턴들 및 이들을 전기적으로 연결시키는 금속 라인을 포함할 수 있다. 따라서, 게이트 전극들(12) 및 게이트 라인들(13)의 저항을 감소시켜 로딩을 개선할 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다. 도 2a는 게이트 전극 및 게이트 라인의 레이아웃을 나타내고, 도 2b는 A-A' 단면도를 나타내고, 도 2c는 B-B' 단면도를 나타낸다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a 내지 도 2c를 참조하면, 제1 방향(I-I')으로 이웃한 채널막들(11) 간의 제1 간격(W1)과 제2 방향(Ⅱ-Ⅱ')으로 이웃한 채널막들(11) 간의 제2 간격(W2)이 실질적으로 동일한 값을 가질 수 있다.
또한, 제1 간격(W1)이 제1 방향(I-I')으로 이웃한 게이트 전극들(12)의 두께를 합한 값(T1+T2)과 실질적으로 동일하거나 그보다 작을 수 있다. 이러한 경우, 제1 방향(I-I')으로 이웃한 게이트 전극들(12)이 직접 접하게 된다. 또한, 제2 간격(W2)이 제2 방향(Ⅱ-Ⅱ')으로 이웃한 게이트 전극들(12)의 두께를 합한 값(T1+T2)과 실질적으로 동일하거나 그보다 작을 수 있다. 이러한 경우, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 게이트 전극들(12)이 직접 접할 수 있다.
전술한 바와 같은 구조에 따르면 이웃한 채널막들(11)의 사이의 공간이 게이트 전극(12)으로 완전히 채워진다.
도 3a 내지 도 11a, 도 3b 내지 도 11b 및 도 9c 내지 도 11c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 각 번호의 a도는 A-A' 단면도이고, 각 번호의 b도는 B-B' 단면도이고, 각 번호의 c도는 평면도이다.
도 3a 및 도 3b를 참조하면, 희생막들(31) 및 절연막들(32)을 교대로 적층하여 적층물을 형성한다. 여기서, 희생막들(31)은 메모리 셀 또는 선택 트랜지스터의 게이트 전극 및 게이트 라인을 형성하기 위한 것이고, 절연막들(32)은 적층된 게이트 전극들 및 게이트 라인들을 절연시키기 위한 것이다.
희생막들(31)은 절연막들(32)에 대해 식각 선택비가 큰 물질을 포함할 수 있다. 예를 들어, 희생막들(31)은 질화물을 포함하고 절연막들(32)은 산화물을 포함할 수 있다. 희생막들(31)과 절연막들(32)은 실질적으로 동일한 두께로 형성되거나, 상이한 두께로 형성될 수 있다. 여기서, "실질적으로 동일"은 공정상의 오차를 포함하는 범위 내에 속하는 것을 의미한다.
이어서, 희생막들(31) 및 절연막들(32)을 관통하는 제1 개구부들(OP1)을 형성한다. 여기서, 제1 개구부들(OP1)은 채널막 및 메모리막을 형성하기 위한 것으로, 적층물을 완전히 관통하는 깊이로 형성될 수 있다. 제1 개구부들(OP1)은 상부와 하부가 균일한 폭을 갖거나, 하부로 갈수록 폭이 감소될 수 있다. 또한, 제1 개구부들(OP1)은 원형, 타원형, 사각형, 다각형 등의 단면을 가질 수 있다.
제1 개구부들(OP1)은 제1 방향(I-I') 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열될 수 있다. 여기서, 제1 방향(I-I')으로 이웃한 제1 개구부들(OP1) 간의 제1 간격(W1)은 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 개구부들(OP1) 간의 제2 간격(W2)과 실질적으로 동일하거나 이보다 큰 값을 가질 수 있다. 본 실시예에서는 제1 간격(W1)이 제2 간격(W2)에 비해 큰 값을 갖는 경우에 대해 설명하도록 한다.
도 4a 및 도 4b를 참조하면, 제1 개구부들(OP1)을 통해 노출된 희생막들(31)을 일부 제거하여 제2 개구부들(OP2)을 형성한다. 여기서, 제2 개구부들(OP2)은 후속 공정에서 게이트 전극들을 형성하기 위한 것이다. 이때, 제1 개구부들(OP1)을 통해 희생막들(31)을 제거하므로, 제1 개구부들(OP1) 주변의 희생막들(31)을 용이하게 제거할 수 있다.
제2 개구부들(OP2)의 두께(T1, T2)는 이웃한 제1 개구부들(OP1) 간의 간격(W1, W2)을 고려하여 결정할 수 있다. 제1 방향(I-I')으로 이웃한 제1 개구부들(OP1) 간의 제1 간격(W1)이 제2 개구부들(OP2)의 두께의 합(T1+T2)에 비해 큰 값을 갖는 경우, 제2 개구부들(OP2)의 사이에 희생막들(31)이 잔류할 수 있다. 또한, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 개구부들(OP1) 간의 제2 간격(W2)이 제2 개구부들(OP2)의 두께의 합(T1+T2)과 실질적으로 동일한 값을 갖거나 그보다 작은 값을 갖는 경우, 제2 개구부들(OP2) 사이의 희생막들(31)이 전부 제거되어 제2 개구부들(OP2)이 연결될 수 있다.
도 5a 및 도 5b를 참조하면, 제1 개구부들(OP1) 및 제2 개구부들(OP2) 내에 게이트 전극용 도전막(33)을 형성한다. 예를 들어, 게이트 전극용 도전막(33)은 텅스텐(W), 텅스텐 질화물(WNx) 등을 포함하는 금속막일 수 있다. 여기서, 게이트 전극용 도전막(33)은 제2 개구부들(OP2)을 완전히 채우고 제1 개구부들(OP1)의 중심 영역을 오픈시키는 두께로 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 제1 개구부들(OP1) 내에 형성된 게이트 전극용 도전막(33)을 제거하여, 제2 개구부들(OP2) 내에 각각 위치된 게이트 전극들(33A)을 형성한다. 게이트 전극용 도전막(33)이 금속막인 경우, 게이트 전극들(33A)은 금속 패턴들일 수 있다. 또한, 게이트 전극들(33A)은 후속 공정에서 형성되는 채널막들과 동일한 축을 갖는 실린더 형태를 가질 수 있다.
여기서, 제1 방향(I-I')으로 이웃한 제1 개구부들(OP1) 간의 제1 간격(W1)이 제2 개구부들(OP2)의 두께의 합(T1+T2)에 비해 큰 값을 갖는 경우, 제1 방향(I-I')으로 이웃한 게이트 전극들(33A)이 상호 분리된다. 또한, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 개구부들(OP1) 간의 제2 간격(W2)이 제2 개구부들(OP2)의 두께의 합(T1+T2)과 실질적으로 동일한 값을 갖거나 그보다 작은 값을 갖는 경우, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 게이트 전극들(33A)이 직접 접한다.
참고로, 게이트 전극들(33A)의 형성 시, 제1 개구부들(OP2) 내의 게이트 전극들(33A)을 일부 제거하여 제3 개구부들(OP3)을 형성할 수 있다. 이를 통해, 적층된 게이트 전극들(33A)이 상호 연결되어 브릿지가 유발되는 것을 방지할 수 있다.
도 7a 및 도 7b를 참조하면, 제1 개구부들(OP1) 내에 베리어막(34) 및 제1 메모리막(35)을 형성한다. 베리어막(34) 및 제1 메모리막(35)은 제1 개구부들(OP1)의 내벽을 따라 형성되며, 제3 개구부들(OP3) 내에 형성될 수 있다.
또한, 베리어막(34)은 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등을 포함할 수 있다. 제1 메모리막(35)은 전하차단막, 데이터 저장막 및 터널절연막 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 메모리막(35)은 알루미늄 산화물(Al2O3) 등의 고유전 상수(high-k) 물질을 포함하는 전하차단막일 수 있다.
도 8a 및 도 8b를 참조하면, 제1 개구부들(OP1) 내에 형성된 베리어막(34) 및 제1 메모리막(35)을 제거하여, 제3 개구부들(OP3) 내에 각각 위치된 베리어 패턴들(34A) 및 제1 메모리 패턴들(35A)을 형성한다. 여기서, 제1 메모리 패턴들(35A), 베리어 패턴들(34A) 및 게이트 전극들(33A)은 희생막들(31)이 제거된 영역에 형성되므로, 실질적으로 동일한 높이에 위치된다.
도 9a 내지 도 9c를 참조하면, 제1 개구부들(OP1) 내에 제2 메모리막(36)을 형성한 후, 채널막(37)을 형성한다. 이어서, 채널막(37)이 오픈된 중심 영역을 갖는 경우, 오픈된 중심 영역에 갭필 절연막(38)을 형성한다. 여기서, 제2 메모리막(36)은 전하차단막, 데이터 저장막 및 터널절연막 중 적어도 하나를 포함하고, 데이터 저장막은 실리콘, 질화물, 상변화 물질, 나노 닷 등을 포함할 수 있다.
참고로, 도 9c에는 편의상 제2 메모리막(36), 채널막(37) 및 갭필 절연막(38)을 하나의 막으로 도시하였다. 또한, 제1 슬릿 절연막(39)은 희생막들(31) 및 절연막들(32)을 관통하며 제1 방향(I-I')으로 확장될 수 있으며, 이웃한 메모리 블록들(MB) 간의 경계에 위치될 수 있다. 제1 슬릿 절연막(39)은 제1 개구부들(OP1)을 형성하기 전에 형성된 것일 수 있다.
도 10a 내지 도 10c를 참조하면, 희생막들(31) 및 절연막들(32)을 관통하는 슬릿(SL)을 형성한 후, 슬릿(SL)을 통해 노출된 희생막들(31)을 제거하여 제4 개구부들(OP4)을 형성한다. 이때, 슬릿(SL)으로부터 먼 영역, 예를 들어, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 채널막들(37)의 사이 영역은 이미 희생막들(31)이 게이트 전극들(33A)로 대체되었으므로, 슬릿(SL)으로부터 가까운 영역에 잔류하는 희생막들(31)을 제거한다.
도 11a 내지 도 11c를 참조하면, 슬릿(SL)을 통해 제4 개구부들(OP4) 내에 게이트 라인들(40)을 각각 형성한 후, 슬릿(SL) 내에 제2 슬릿 절연막(41)을 형성한다. 여기서, 제4 개구부들(OP4)은 슬릿(SL)으로부터 가깝게 위치되므로, 보이드없이 제4 개구부들(OP4) 내에 게이트 라인들(40)을 형성할 수 있다. 예를 들어, 게이트 라인들(40)은 제4 개구부(OP4)를 통해 노출된 게이트 전극들(33A)과 직접 접하며, 이들을 전기적으로 연결시킨다. 또한, 각각의 게이트 라인들(40)은 제1 방향(I-I')으로 이웃한 게이트 전극들(33A) 사이의 제4 개구부들(OP4)을 채우면서, 제1 방향(I-I')으로 확장된다. 게이트 라인들(40)은 텅스텐(W), 텅스텐 질화물(WNx) 등의 금속물을 포함하는 금속 라인일 수 있다.
전술한 바와 같은 제조 방법에 따르면, 채널막들(37) 주변의 희생막들(31)을 게이트 전극들(33A)로 대체한 후에, 잔류하는 희생막들(31)을 게이트 라인들(40)로 대체할 수 있다. 채널막들(37) 주변의 희생막들(31)은 슬릿(SL)으로부터의 거리가 멀기 때문에, 슬릿(SL)을 통해 희생막들(31)을 제거하고 제거된 영역에 금속막을 채우는데 어려움이 있다. 따라서, 채널막들(37)의 주변에 보이드가 생성되고, 보이드 내에 가스가 잔류하여 주변 막을 손상시킬 수 있다. 반면에, 본 발명의 일 실시예에 따르면, 채널막들(37) 주변의 희생막들(31)은 제1 개구부들(OP1)을 통해 미리 제거 및 금속막으로 대체되므로, 채널막들(37) 사이에 보이드가 생성되는 것을 방지할 수 있다. 따라서, 적층된 절연막들(32)의 사이에 금속막을 완전히 채울 수 있다.
한편, 제1 개구부들(OP1)의 배열 방식 및 간격, 제2 개구부들(OP2)의 두께에 따라, 게이트 전극들(33A) 및 게이트 라인들(40)의 형태가 변경될 수 있다. 예를 들어, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 개구부들(OP1) 사이에 게이트 전극들(33A)이 완전히 채워질 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 11c을 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 제1 방향 및 제1 방향과 교차된 제2 방향으로 배열된 채널막들; 상기 채널막들의 측벽을 감싸도록, 적층된 절연막들; 상기 절연막들 사이에 개재되어 상기 채널막들을 각각 감싸도록, 적층된 게이트 전극들; 및 상기 절연막들 사이에 개재되어 상기 게이트 전극들을 전기적으로 연결시키도록, 적층된 게이트 라인들을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 안정된 구조를 갖고 로딩이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 특성 또한 향상시킬 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 13에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 11c을 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 제1 방향 및 제1 방향과 교차된 제2 방향으로 배열된 채널막들; 상기 채널막들의 측벽을 감싸도록, 적층된 절연막들; 상기 절연막들 사이에 개재되어 상기 채널막들을 각각 감싸도록, 적층된 게이트 전극들; 및 상기 절연막들 사이에 개재되어 상기 게이트 전극들을 전기적으로 연결시키도록, 적층된 게이트 라인들을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 안정된 구조를 갖고 로딩이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 14에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 11c을 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 제1 방향 및 제1 방향과 교차된 제2 방향으로 배열된 채널막들; 상기 채널막들의 측벽을 감싸도록, 적층된 절연막들; 상기 절연막들 사이에 개재되어 상기 채널막들을 각각 감싸도록, 적층된 게이트 전극들; 및 상기 절연막들 사이에 개재되어 상기 게이트 전극들을 전기적으로 연결시키도록, 적층된 게이트 라인들을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 13을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 안정된 구조를 갖고 로딩이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 15는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 15에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 11c을 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 제1 방향 및 제1 방향과 교차된 제2 방향으로 배열된 채널막들; 상기 채널막들의 측벽을 감싸도록, 적층된 절연막들; 상기 절연막들 사이에 개재되어 상기 채널막들을 각각 감싸도록, 적층된 게이트 전극들; 및 상기 절연막들 사이에 개재되어 상기 게이트 전극들을 전기적으로 연결시키도록, 적층된 게이트 라인들을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 안정된 구조를 갖고 로딩이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 채널막 12: 게이트 전극
13: 게이트 라인 14: 도전막
15: 제1 슬릿 절연막 16: 제2 슬릿 절연막

Claims (28)

  1. 제1 방향 및 제1 방향과 교차된 제2 방향으로 배열된 채널막들;
    상기 채널막들의 측벽을 감싸도록, 적층된 절연막들;
    상기 절연막들 사이에 개재되고, 상기 채널막들을 각각 감싸도록 적층된 게이트 전극들; 및
    상기 절연막들 상부에 개재되고 상기 게이트 전극들과 전기적, 직접적으로 연결되는 게이트 라인들
    을 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    각각의 상기 게이트 전극들은 실린더 형태를 갖는
    반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    각각의 상기 게이트 라인들은 동일한 높이에 위치된 게이트 전극들을 전기적으로 연결시키는
    반도체 장치.
  4. 제1 방향 및 제1 방향과 교차된 제2 방향으로 배열된 채널막들;
    상기 채널막들의 측벽을 감싸도록 적층된 절연막들;
    상기 절연막들 사이에 개재되고 상기 채널막들을 각각 감싸도록 적층된 게이트 전극들; 및
    상기 절연막들 상부에 개재되고 상기 게이트 전극들과 전기적, 직접적으로 연결되는 게이트 라인들을 포함하고,
    상기 제1 방향으로 이웃한 채널막들 간의 간격이 상기 제2 방향으로 이웃한 채널막들 간의 간격에 비해 넓은
    반도체 장치.
  5. 제1 방향 및 제1 방향과 교차된 제2 방향으로 배열된 채널막들;
    상기 채널막들의 측벽을 감싸도록 적층된 절연막들;
    상기 절연막들 사이에 개재되고 상기 채널막들을 각각 감싸도록 적층된 게이트 전극들; 및
    상기 절연막들 상부에 개재되어 상기 게이트 전극들과 전기적, 직접적으로 연결되는 게이트 라인들을 포함하고,
    상기 제1 방향으로 이웃한 게이트 전극들은 상호 이격되고, 상기 제2 방향으로 이웃한 게이트 전극들은 접하는
    반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    각각의 상기 게이트 라인들은 상기 제1 방향으로 이격된 게이트 전극들의 사이를 채우고 상기 제1 방향으로 확장된
    반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 방향 및 상기 제2 방향으로 이웃한 게이트 전극들이 상호 접하는
    반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 게이트 전극들 및 상기 게이트 라인들은 금속물을 포함하는
    반도체 장치.
  9. 제1 방향 및 제1 방향과 교차된 제2 방향으로 배열된 반도체 필라들;
    상기 반도체 필라들의 측벽을 감싸도록, 적층된 절연막들; 및
    상기 반도체 필라들의 측벽을 감싸는 실린더 형태의 금속 패턴들 및 상기 금속 패턴들의 측벽을 감싸는 금속 라인을 포함하고, 상기 절연막들과 교대로 적층된 금속막들을 포함하고,
    상기 금속 라인은 상기 금속 패턴들에 직접 연결되는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 금속 라인은 동일한 높이에 위치된 금속 패턴들을 전기적으로 연결시키는
    반도체 장치.
  11. 제1 방향 및 제1 방향과 교차된 제2 방향으로 배열된 반도체 필라들;
    상기 반도체 필라들의 측벽을 감싸도록 적층된 절연막들; 및
    상기 반도체 필라들의 측벽을 감싸는 실린더 형태의 금속 패턴들 및 상기 금속 패턴들의 측벽을 감싸는 금속 라인을 포함하고, 상기 절연막들과 교대로 적층된 금속막들을 포함하고,
    상기 제1 방향으로 이웃한 반도체 필라들 간의 간격이 상기 제2 방향으로 이웃한 반도체 필라들 간의 간격에 비해 넓은
    반도체 장치.
  12. 제1 방향 및 제1 방향과 교차된 제2 방향으로 배열된 반도체 필라들;
    상기 반도체 필라들의 측벽을 감싸도록 적층된 절연막들; 및
    상기 반도체 필라들의 측벽을 감싸는 실린더 형태의 금속 패턴들 및 상기 금속 패턴들의 측벽을 감싸는 금속 라인을 포함하고, 상기 절연막들과 교대로 적층된 금속막들을 포함하고,
    상기 제1 방향으로 이웃한 금속 패턴들은 상호 이격되고, 상기 제2 방향으로 이웃한 금속 패턴들은 접하는
    반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 금속 라인은 상기 제1 방향으로 이격된 금속 패턴들의 사이를 채우고 상기 제1 방향으로 확장된
    반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1 방향 및 상기 제2 방향으로 이웃한 금속 패턴들이 상호 접하는
    반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 금속 패턴들 및 상기 금속 라인은 텅스텐을 포함하는
    반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 반도체 필라들은 지그재그 형태로 배열된
    반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1 방향과 상기 제2 방향은 90도 보다 작은 각도로 교차된
    반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 반도체 필라들과 상기 금속 패턴들의 사이에 개재된 메모리 패턴들; 및
    상기 메모리 패턴들과 상기 금속 패턴들의 사이에 개재된 베리어 패턴들
    을 더 포함하는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 메모리 패턴들은 전하차단 패턴들인
    반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 반도체 필라들의 측벽을 감싸고, 상기 반도체 필라들과 상기 메모리 패턴들의 사이 및 상기 반도체 필라들과 상기 절연막들의 사이에 개재된 메모리막들
    을 더 포함하는 반도체 장치.
  21. 희생막들 및 절연막들을 교대로 형성하는 단계;
    상기 희생막들 및 상기 절연막들을 관통하고, 제1 방향 및 상기 제1 방향과 교차된 제2 방향으로 배열된 제1 개구부들을 형성하는 단계;
    상기 제1 개구부들을 통해 노출된 상기 희생막들을 일부 제거하여 제2 개구부들을 형성하는 단계;
    상기 제2 개구부들 내에 게이트 전극들을 형성하는 단계;
    상기 제1 개구부들 내에 채널막들을 형성하는 단계;
    상기 희생막들 및 상기 절연막들을 관통하는 슬릿을 형성하는 단계;
    상기 슬릿을 통해, 상기 희생막들을 제거하여 제3 개구부들을 형성하는 단계; 및
    상기 제3 개구부들 내에, 상기 게이트 전극들을 전기적으로 연결시키는 게이트 라인들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 게이트 전극들 및 상기 게이트 라인들은 금속물을 포함하는
    반도체 장치의 제조 방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 게이트 전극들을 형성하는 단계는,
    상기 제1 개구부 및 상기 제2 개구부들 내에 금속막을 형성하는 단계; 및
    상기 제1 개구부 내에 형성된 금속막을 제거하여, 상기 제2 개구부들 내에 금속 패턴들을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 금속막 제거시, 상기 제2 개구부들 내의 상기 금속 패턴들을 일부 제거하여 제4 개구부들을 형성하는 단계; 및
    상기 제4 개구부들 내에 베리어 패턴들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 채널막들을 형성하기 전에, 상기 제1 개구부들 내에 메모리막들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1 방향으로 이웃한 제1 개구부들 간의 제1 간격이 상기 제2 방향으로 이웃한 제1 개구부들 간의 제2 간격에 비해 넓은
    반도체 장치의 제조 방법.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제26항에 있어서,
    상기 제2 개구부의 폭이 상기 제1 간격에 비해 좁고 상기 제2 간격에 비해 넓은
    반도체 장치의 제조 방법.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1 방향으로 이웃한 제2 개구부들은 상호 이격되고, 상기 제2 방향으로 이웃한 제2 개구부들은 직접 연결된
    반도체 장치의 제조 방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US10490550B1 (en) * 2016-02-19 2019-11-26 United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Larger-area integrated electrical metallization dielectric structures with stress-managed unit cells for more capable extreme environment semiconductor electronics
US10825681B2 (en) * 2016-08-13 2020-11-03 Applied Materials, Inc. 3D CTF integration using hybrid charge trap layer of sin and self aligned SiGe nanodot
US9972640B1 (en) * 2016-11-17 2018-05-15 Sandisk Technologies Llc Three-dimensional memory device with self-aligned drain side select gate electrodes and method of making thereof
US10297610B2 (en) 2017-07-18 2019-05-21 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US11552094B2 (en) 2017-07-18 2023-01-10 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US11037943B2 (en) 2017-07-18 2021-06-15 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US10373969B2 (en) 2018-01-09 2019-08-06 Sandisk Technologies Llc Three-dimensional memory device including partially surrounding select gates and fringe field assisted programming thereof
US10192784B1 (en) * 2018-02-22 2019-01-29 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned contact via structures and methods of manufacturing the same
KR102614654B1 (ko) * 2018-03-29 2023-12-19 삼성전자주식회사 3차원 반도체 메모리 장치
JP7304413B2 (ja) * 2018-10-18 2023-07-06 長江存儲科技有限責任公司 ジグザグスリット構造を有する三次元メモリデバイスおよびそれを形成するための方法
JP2021150592A (ja) * 2020-03-23 2021-09-27 キオクシア株式会社 半導体記憶装置
KR20210129366A (ko) * 2020-04-20 2021-10-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US11641741B2 (en) * 2020-09-09 2023-05-02 Micron Technology, Inc. Microelectronic devices with tiered blocks separated by progressively spaced slits, and related methods and systems

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070158736A1 (en) 2005-12-28 2007-07-12 Kabushiki Kaisha Toshiba Semiconductor memory device and method of fabricating the same
US20140061750A1 (en) 2012-08-31 2014-03-06 SK Hynix Inc. Semiconductor device and method of manufacturing the same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060273298A1 (en) * 2005-06-02 2006-12-07 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a transistor and resistance-switching material in series
US7994011B2 (en) * 2008-11-12 2011-08-09 Samsung Electronics Co., Ltd. Method of manufacturing nonvolatile memory device and nonvolatile memory device manufactured by the method
KR101539699B1 (ko) * 2009-03-19 2015-07-27 삼성전자주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법
US8164134B2 (en) * 2009-06-09 2012-04-24 Samsung Electronics Co., Ltd. Semiconductor device
KR101045073B1 (ko) 2009-08-07 2011-06-29 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
KR101094523B1 (ko) * 2010-10-13 2011-12-19 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101933116B1 (ko) * 2012-09-13 2018-12-27 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20140117212A (ko) * 2013-03-26 2014-10-07 에스케이하이닉스 주식회사 반도체 장치
KR102195112B1 (ko) * 2013-11-19 2020-12-24 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20150061429A (ko) * 2013-11-27 2015-06-04 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20150067811A (ko) * 2013-12-09 2015-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20150073251A (ko) * 2013-12-20 2015-07-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102161781B1 (ko) * 2014-02-03 2020-10-05 삼성전자주식회사 수직형 메모리 장치
KR102198856B1 (ko) * 2014-02-10 2021-01-05 삼성전자 주식회사 니켈 함유막을 포함하는 반도체 소자의 제조 방법
KR20150113265A (ko) * 2014-03-27 2015-10-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20150120031A (ko) * 2014-04-16 2015-10-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20160080365A (ko) * 2014-12-29 2016-07-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9524983B2 (en) * 2015-03-10 2016-12-20 Samsung Electronics Co., Ltd. Vertical memory devices
KR101616091B1 (ko) * 2015-04-20 2016-04-28 삼성전자주식회사 모놀리식 3차원 nand 스트링

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070158736A1 (en) 2005-12-28 2007-07-12 Kabushiki Kaisha Toshiba Semiconductor memory device and method of fabricating the same
US20140061750A1 (en) 2012-08-31 2014-03-06 SK Hynix Inc. Semiconductor device and method of manufacturing the same

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US9773798B2 (en) 2017-09-26
US9859294B2 (en) 2018-01-02

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