KR20210129366A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 안정적인 구조 및 증가된 집적도를 갖는 반도체 메모리 장치 및 그 제조방법을 제공하기 위한 것으로, 실시예에 따른 반도체 메모리 장치는 층간절연막 및 게이트도전막이 복수회 교번 적층된 전극구조체; 상기 전극구조체를 관통하는 복수의 채널기둥들; 및 상기 복수의 채널기둥들 사이에 형성되고, 적어도 상기 전극구조체의 최상층에 위치하는 게이트도전막을 분리하는 하나 이상의 게이트분리막을 포함하며, 상기 복수의 채널기둥들 중 상기 게이트분리막에 인접한 채널기둥들 각각의 평면형상은 볼록달(gibbous moon) 형상을 가질 수 있다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 특히, 반도체 메모리 장치에서 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에 증가된 집적도가 지속적으로 요구되고 있다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명의 실시예는 안정적인 구조 및 증가된 집적도를 갖는 반도체 메모리 장치 및 그 제조방법을 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 층간절연막 및 게이트도전막이 복수회 교번 적층된 전극구조체; 상기 전극구조체를 관통하는 복수의 채널기둥들; 및 상기 복수의 채널기둥들 사이에 형성되고, 적어도 상기 전극구조체의 최상층에 위치하는 게이트도전막을 분리하는 하나 이상의 게이트분리막을 포함하며, 상기 복수의 채널기둥들 중 상기 게이트분리막에 인접한 채널기둥들 각각의 평면형상은 볼록달(gibbous moon) 형상을 가질 수 있다. 또한, 상기 게이트분리막 양측에 위치하여 상기 전극구조체를 관통하는 슬릿구조체를 더 포함할 수 있고, 상기 복수의 채널기둥들 중 상기 슬릿구조체에 인접한 채널기둥들 각각의 평면형상도 볼록달 형상을 가질 수 있다.
상기 게이트분리막에 인접한 채널기둥들 각각의 평면형상은 가장자리 라인이 서로 다른 곡률을 갖는 둘 이상의 곡선을 포함하는 단일폐곡선 형태를 가질 수 있다. 상기 게이트분리막에 인접한 채널기둥들 각각의 평면형상은 중심점을 공유하고 상호 동일한 반지름을 갖되, 중심각의 크기가 상이한 제1부채꼴 및 제2부채꼴을 포함할 수 있다. 이때, 상기 제1부채꼴 현의 곡률은 상기 제2부채꼴 현의 곡률과 상이하며, 상기 제1부채꼴 중심각과 상기 제2부채꼴 중심각의 합이 360°일 수 있다. 상기 제1부채꼴 현의 중심과 상기 중심점 사이의 제1거리보다 상기 제2부채꼴 현의 중심과 상기 중심점 사이의 제2거리가 작고, 상기 제2부채꼴 현이 상기 게이트분리막의 측벽과 마주볼 수 있다.
상기 게이트분리막은, 상기 전극구조체에 형성되어 적어도 상기 전극구조체의 최상층에 위치하는 게이트도전막을 분리하는 트렌치; 및 상기 트렌치 내부에 갭필된 분리절연막을 포함하고, 상기 트렌치의 측벽은 상기 게이트분리막에 인접한 채널기둥들 각각의 측벽으로부터 이격될 수 있다. 반면, 상기 게이트분리막은, 상기 전극구조체에 형성되어 적어도 상기 전극구조체의 최상층에 위치하는 게이트도전막을 분리하는 트렌치; 및 상기 트렌치 내부에 갭필된 분리절연막을 포함하고, 상기 트렌치의 측벽은 상기 게이트분리막에 인접한 채널기둥들 각각의 측벽에 접할 수도 있다.
상기 게이트분리막은, 상기 전극구조체의 최상층 층간절연막에 형성된 제1트렌치; 상기 제1트렌치 측벽에 형성된 스페이서; 상기 제1트렌치 저면으로부터 연장되어 상기 제1트렌치보다 작은 선폭을 갖고, 적어도 상기 전극구조체의 최상층에 위치하는 게이트도전막을 분리하는 제2트렌치; 및 상기 제1트렌치 및 상기 제2트렌치 내부에 갭필된 분리절연막을 포함할 수 있다. 이때, 상기 제1트렌치의 측벽은 상기 게이트분리막에 인접한 채널기둥들 각각의 측벽에 접하고, 상기 제2트렌치의 측벽은 상기 게이트분리막에 인접한 채널기둥들 각각의 측벽으로부터 이격될 수 있다.
상기 게이트분리막에 의해 분리된 게이트도전막은 상기 게이트분리막에 인접한 채널기둥들 각각을 완전히 둘러싸는 GAA(gate all around) 구조를 가질 수 있다. 상기 복수의 채널기둥들 중 상기 게이트분리막에 인접한 채널기둥들 이외의 나머지 채널기둥들 각각의 평면형상은 원형 또는 타원형을 가질 수 있다. 상기 복수의 채널기둥들 각각은, 상기 전극구조체를 관통하는 오픈부; 상기 오픈부의 표면을 따라 형성되고, 터널절연막, 전하트랩막 및 블록킹막이 순차적으로 적층된 메모리막; 상기 메모리막 상에 형성된 채널막; 상기 채널막 상에 형성되어 상기 오픈부를 일부 갭필하는 코어막; 및 상기 코어막 상에 형성되어 나머지 상기 오픈부를 갭필하고, 상기 채널막과 전기적으로 연결된 캡핑막을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 제조방법은 기판 상에 층간절연막 및 희생막을 복수회 교번 적층하여 적층체를 형성하는 단계; 상기 적층체를 선택적으로 식각하여 적어도 최상층에 위치하는 상기 희생막을 분리하는 게이트분리막을 형성하는 단계; 상기 적층체를 관통하는 복수의 채널기둥들을 형성하되, 상기 복수의 채널기둥들 중 상기 게이트분리막에 인접한 채널기둥들 각각의 평면형상이 볼록달(gibbous moon) 형상을 갖도록 형성하는 단계; 및 상기 희생막을 게이트도전막으로 대체하는 단계를 포함할 수 있다. 또한, 상기 게이트분리막 양측에 상기 전극구조체를 관통하는 슬릿구조체를 형성하는 단계를 더 포함할 수 있고, 상기 적층체를 관통하는 복수의 채널기둥들을 형성하는 단계에서 상기 상기 복수의 채널기둥들 중 상기 슬릿구조체에 인접한 채널기둥들 각각의 평면형상은 볼록달 형상을 갖도록 형성할 수 있다.
상기 적층체를 관통하는 복수의 채널기둥들을 형성하는 단계에서 상기 게이트분리막에 인접한 채널기둥들 각각의 평면형상은 가장자리 라인이 서로 다른 곡률을 갖는 둘 이상의 곡선을 포함하는 단일폐곡선 형태를 갖도록 형성할 수 있다. 상기 적층체를 관통하는 복수의 채널기둥들을 형성하는 단계에서 상기 게이트분리막에 인접한 채널기둥들 각각의 평면형상은 중심점을 공유하고 상호 동일한 반지름을 갖되, 중심각의 크기가 상이한 제1부채꼴 및 제2부채꼴을 포함할 수 있다. 이때, 상기 제1부채꼴 현의 곡률은 상기 제2부채꼴 현의 곡률과 상이하며, 상기 제1부채꼴 중심각과 상기 제2부채꼴 중심각의 합이 360°일 수 있다. 상기 제1부채꼴 현의 중심과 상기 중심점 사이의 제1거리보다 상기 제2부채꼴 현의 중심과 상기 중심점 사이의 제2거리가 작고, 상기 제2부채꼴 현이 상기 게이트분리막의 측벽과 마주볼 수 있다.
상기 게이트분리막을 형성하는 단계는, 상기 적층체를 선택적으로 식각하여 적어도 최상층에 위치하는 상기 희생막을 분리하는 트렌치를 형성하는 단계; 및 상기 트렌치 내부에 분리절연막을 갭필하는 단계를 포함할 수 있다. 이때, 상기 적층체를 관통하는 복수의 채널기둥들을 형성하는 단계에서 상기 게이트분리막에 인접하게 형성되는 채널기둥들 각각의 측벽은 상기 게이트분리막으로부터 이격되도록 형성할 수 있다. 반면, 상기 적층체를 관통하는 복수의 채널기둥들을 형성하는 단계에서 상기 게이트분리막에 인접하게 형성되는 채널기둥들 각각의 측벽이 상기 게이트분리막에 접하도록 형성할 수도 있다.
상기 게이트분리막을 형성하는 단계는, 상기 적층체에서 최상층 층간절연막을 선택적으로 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 식각장벽으로 상기 적층체를 식각하여 상기 제1트렌치 저면으로부터 연장되어 상기 제1트렌치보다 작은 선폭을 갖고, 적어도 상기 적층체의 최상층에 위치하는 상기 희생막을 분리하는 제2트렌치; 및 상기 제1트렌치 및 상기 제2트렌치 내부에 분리절연막을 갭필하는 단계를 포함할 수 있다. 이때, 상기 적층체를 관통하는 복수의 채널기둥들을 형성하는 단계에서 상기 게이트분리막에 인접한 채널기둥들 각각의 측벽은 상기 제1트렌치의 측벽에는 접하고, 상기 제2트렌치의 측벽으로부터 이격되도록 형성할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 게이트분리막에 인접한 채널기둥들 각각의 평면형상이 볼록달 형상을 갖도록 형성함으로서 게이트분리막과 채널기둥들 사이의 간격을 확보함과 동시에 메모리 블록의 집적도를 증가시킬 수 있는 효과가 있다. 또한, 게이트분리막이 제1트렌치, 스페이서, 제2트렌치 및 분리절연막을 포함함으로서 메모리 블록의 집적도를 보다 용이하게 증가시킬 수 있는 효과가 있다.
또한, 게이트분리막에 인접한 채널기둥들 각각의 평면형상이 볼록달 형상을 가짐으로서 게이트분리막에 의해 분리된 게이트도전막이 게이트분리막에 인접한 채널기둥들 각각을 완전히 둘러싸는 GAA(gate all around) 구조를 갖도록 형성할 수 있기 때문에 반도체 메모리 장치의 동작 특성을 향상시킬 수 있는 효과가 있다.
또한, 게이트분리막과 인접한 채널기둥들과 더불에서 슬릿구조체에 인접한 채널기둥들 각각의 평면형상도 볼록달 형상을 갖도록 형성함에 따라 메모리 블록의 집적도를 더욱더 증가시킬 수 있는 효과가 있다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 반도체 메모리 장치를 개략적으로 도시한 블록도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 메모리 블록들을 간략히 도시한 도면이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 메모리 블록을 간략히 도시한 등가회로도이다.
도 4a는 본 발명의 제1실시예에 따른 반도체 메모리 장치를 도시한 평면도이고, 도 4b는 본 발명의 제1실시예에 따른 반도체 메모리 장치의 변형예를 도시한 평면도이다.
도 5는 본 발명의 제1실시예에 따른 반도체 메모리 장치를 도 4a에 도시된 I-I' 절취선을 따라 도시한 단면도이다.
도 6은 본 발명의 제1실시예에 따른 반도체 메모리 장치에서 게이트분리막에 인접한 제1채널기둥의 평면형상을 설명하기 위한 도면이다.
도 7a 내지 도 7e는 본 발명의 제1실시예에 따른 반도체 메모리 장치의 제조방법을 도 4a에 도시된 I-I' 절취선을 따라 도시한 단면도이다.
도 8a는 본 발명의 제2실시예에 따른 반도체 메모리 장치를 도시한 평면도이고, 도 8b는 본 발명의 제2실시예에 따른 반도체 메모리 장치의 변형예를 도시한 평면도이다.
도 9는 본 발명의 제2실시예에 따른 반도체 메모리 장치를 도 8a에 도시된 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면도이다.
도 10a 내지 도 10c는 본 발명의 제2실시예에 따른 반도체 메모리 장치의 제조방법을 도 8a에 도시된 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면도이다.
도 11a는 본 발명의 제3실시예에 따른 반도체 메모리 장치를 도시한 평면도이고, 도 11b는 본 발명의 제3실시예에 따른 반도체 메모리 장치의 변형예를 도시한 평면도이다.
도 12는 본 발명의 제3실시예에 따른 반도체 메모리 장치를 도 11a에 도시된 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면도이다.
도 13은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템의 구성을 나타낸 블록도이다.
도 14는 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 15는 본 발명의 실시예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 16은 본 발명의 실시예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
후술하는 본 발명의 실시예는 안정적인 구조 및 증가된 집적도를 갖는 반도체 메모리 장치를 제공하기 위한 것이다. 보다 구체적으로, 집적도를 증가시킴과 동시에 집적도 증가에 기인한 구조적 불안정성 및 동작 특성 열화를 방지할 수 있는 반도체 메모리 장치를 제공하기 위한 것이다. 여기서, 반도체 메모리 장치는 층간절연막과 게이트도전막이 복수회 교번 적층된 전극구조체를 기반으로 하는 3차원 반도체 메모리 장치일 수 있다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치 및 그 제조방법에 대해 상세히 설명하기로 한다. 참고로, 후술하는 본 발명의 실시예에서 제1방향(D1)은 x축 방향 또는 로우방향(row direction)일 수 있고, 제2방향(D2)은 제1방향(D1)과 직교하는 y축 방향 또는 컬럼방향(column direction)일 수 있다. 그리고, 제3방향(D3)은 제1방향(D1) 및 제2방향(D2)와 직교하는 z축 방향 또는 수직방향(vertical direction)일 수 있다. 한편, 후술하는 본 발명의 실시예에서 제1방향(D1) 및 제2방향(D2)을 각각 x축 방향 및 y축 방향인 경우를 예시하였으나, 변형예로서 제1방향(D1)이 y축 방향이고, 제2방향(D2)이 x축 방향일수도 있다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 반도체 메모리 장치를 개략적으로 도시한 블록도이다.
도 1a 및 도 1b에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 기판(SUB)상에 배치된 주변회로(PC) 및 셀 어레이(CA)를 포함할 수 있다.
기판(SUB)은 단결정 반도체막일 수 있다. 예를 들어, 기판(SUB)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막 중 어느 하나일 수 있다.
셀 어레이(CA)는 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 복수의 셀 스트링들을 포함할 수 있다. 셀 스트링들 각각은 비트라인, 소스라인, 워드라인들 및 선택라인들에 전기적으로 연결될 수 있다. 셀 스트링들 각각은 직렬로 연결된 메모리 셀들 및 선택 트랜지스터들을 포함할 수 있다. 선택라인들 각각은 그에 대응하는 선택 트랜지스터의 게이트 전극으로 이용될 수 있고, 워드라인들 각각은 그에 대응하는 메모리 셀의 게이트 전극으로 이용될 수 있다.
주변회로(PC)는 셀 어레이(CA)와 전기적으로 연결되는 NMOS 트랜지스터들 및 PMOS 트랜지스터들, 레지스터(resistor) 및 캐패시터(capacitor)를 포함할 수 있다. NMOS 및 PMOS 트랜지스터들, 레지스터 및 캐패시터는 로우 디코더, 컬럼 디코더, 페이지 버퍼 및 제어 회로를 구성하는 소자들로 이용될 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1a에 도시된 바와 같이, 기판(SUB) 상에 셀 어레이(CA)와 주변회로(PC)가 서로 인접하게 배치된 형태를 가질 수 있다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치는 도 1b에 도시된 바와 같이, 기판(SUB) 상에 주변회로(PC)와 셀 어레이(CA)가 순차적으로 적층된 구조를 가질 수도 있다. 이 경우, 주변회로(PC)는 셀 어레이(CA)에 중첩되므로, 셀 어레이(CA)와 주변회로(PC)가 차지하는 기판(SUB)의 면적을 줄일 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 메모리 블록들을 간략히 도시한 도면이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치의 셀 어레이(CA)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1~BLm)이 연장된 제2방향(D2)을 따라 서로 이격되어 배열될 수 있다. 예를 들면, 제1 내지 제z메모리 블록들(BLK1~BLKz)은 제2방향(D2)을 따라 서로 이격되어 배열될 수 있으며, 제3방향(D)을 따라 적층된 다수의 메모리 셀들을 포함할 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 메모리 블록을 간략히 도시한 등가회로도이다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치의 셀 어레이(CA)는 복수의 메모리 블록들을 포함할 수 있고, 복수의 메모리 블록들 각각은 복수의 셀 스트링들(SR)을 포함할 수 있다. 셀 스트링들(SR) 각각은 직렬로 연결된 하나 이상의 소스 선택 트랜지스터(SST), 복수의 메모리 셀 트랜지스터들(MC1 내지 MCn) 및 하나 이상의 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 참고로, 도 3에서는 하나의 셀 스트링(SR)이 하나의 소스 선택 트랜지스터(SST) 및 하나의 드레인 선택 트랜지스터(DST)를 구비하는 경우를 예시하였으나, 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST) 각각은 직렬로 연결된 복수의 선택 트랜지스터들로 구성될 수도 있다. 이때, 직렬로 연결된 복수의 소스 선택 트랜지스터의 개수와 직렬로 연결된 복수의 드레인 선택 트랜지스터의 개수를 서로 동일하거나, 또는 직렬로 연결된 복수의 소스 선택 트랜지스터의 개수가 직렬로 연결된 복수의 드레인 선택 트랜지스터의 개수보다 많을 수 있다.
셀 스트링들(SR)은 제1방향(D1) 및 제2방향(D2)을 따라 매트릭스 형태로 배열되어 어레이를 구성할 수 있다. 제2방향(D2)으로 동일 선상에 위치한 셀 스트링들(SR)은 동일 비트라인에 연결될 수 있다. 제1방향(D1)으로 동일 선상에 위치하는 셀 스트링들(SR)은 게이트라인들(SSL, WL1 내지 WLn, DSL)에 공통으로 연결될 수 있다.
하나의 셀 스트링(SR)을 구성하는 소스 선택 트랜지스터(SST), 복수의 메모리 셀 트랜지스터들(MC1 내지 MCn) 및 드레인 선택 트랜지스터(DST)는 하나의 채널막을 공유할 수 있다. 셀 스트링들(SR)은 비트라인들(BL1 내지 BLm)과 소스라인(SL) 사이에 배치될 수 있다. 게이트 라인들(SSL, WL1 내지 WLn, DSL)은 비트라인들(BL1 내지 BLm)과 소스라인(SL) 사이에 적층되고, 게이트 라인들(SSL, WL1 내지 WLn, DSL)은 각각은 상호 전기적으로 절연될 수 있다.
소스 선택라인(SSL)은 소스 선택 트랜지스터(SST)의 게이트 전극으로 이용될 수 있고, 메모리 블록 내 복수의 소스 선택 트랜지스터(SST)는 하나의 소스 선택라인(SSL)을 공유할 수 있다. 워드라인들(WL1 내지 WLn)은 메모리 셀 트랜지스터들(MC1 내지 MCn)의 게이트 전극들로 이용될 수 있다. 드레인 선택라인(DSL1, DSL2)은 드레인 선택 트랜지스터(DST)의 게이트 전극으로 이용될 수 있고, 게이트분리막에 의해 제1드레인 선택라인(DSL1)과 제2드레인 선택라인(DSL2)으로 분리될 수 있다. 메모리 블록 내 복수의 드레인 선택 트랜지스터(DST) 중 일부는 제1드레인 선택라인(DSL1)을 공유할 수 있고, 나머지 드레인 선택 트랜지스터(DST)는 제2 드렝니 선택라인(DSL2)을 공유할 수 있다. 워드라인들(WL1 내지 WLn)은 평행하게 적층 배열될 수 있다. 소스 선택라인(SSL)은 워드라인들(WL1 내지 WLn) 하부에 배치될 수 있고, 드레인 선택라인(DSL)은 워드라인들(WL1 내지 WLn) 상부에 배치될 수 있다.
각각의 비트라인들(BL1 내지 BLm)은 그에 대응하는 제2방향(D2)으로 배열된 셀 스트링(SR)의 드레인 선택 트랜지스터들(DST)과 각각 연결될 수 있다. 예를 들어, 하나의 드레인 선택라인(DSL)에 공통으로 연결된 셀 스트링들(SR)은 서로 다른 비트라인들(BL1 내지 BLm)에 연결될 수 있다. 이에 따라, 드레인 선택라인(DSL) 하나를 선택하고, 비트 라인들(BL1 내지 BLm) 중 어느 하나를 선택하면, 복수의 셀 스트링들(SR) 중 어느 하나가 선택될 수 있다.
소스라인(SL)은 공통소스라인(CSL)에 전기적으로 연결된다. 소스라인(SL)은 공통소스라인(CSL)에 인가되는 동작 전압을 셀 스트링들(SR)에 전송할 수 있다. 여기서, 동작 전압은 소스 선택라인(SSL)의 전압 레벨에 따라 선택적으로 셀 스트링(SR)에 전달될 수 있다.
도 4a는 본 발명의 제1실시예에 따른 반도체 메모리 장치를 도시한 평면도이고, 도 4b는 본 발명의 제1실시예에 따른 반도체 메모리 장치의 변형예를 도시한 평면도이다. 도 5는 본 발명의 제1실시예에 따른 반도체 메모리 장치를 도 4a에 도시된 I-I' 절취선을 따라 도시한 단면도이다. 그리고, 도 6은 본 발명의 제1실시예에 따른 반도체 메모리 장치에서 게이트분리막에 인접한 제1채널기둥의 평면형상을 설명하기 위한 도면이다.
도 4a, 도 5 및 도 6에 도시된 바와 같이, 본 발명의 제1실시예에 따른 반도체 메모리 장치는 기판(100) 상에 형성된 소스라인막(102), 소스라인막(102) 상에 형성되어 층간절연막(104) 및 게이트도전막(106)이 복수회 교번 적층된 전극구조체(110), 전극구조체(110)를 관통하는 복수의 채널기둥들(120), 복수의 채널기둥들(120) 사이에 형성되어 전극구조체(110)에서 적어도 최상층에 위치하는 게이트도전막(106)을 분리하는 하나 이상의 게이트분리막(130), 전극구조체(110)를 관통하여 메모리 블록(BLK) 사이를 분리하는 슬릿구조체(140)를 포함할 수 있다. 이때, 복수의 채널기둥들(120) 중에서 게이트분리막(130)에 인접하게 위치하는 제1채널기둥(120A)의 평면형상은 볼록달(gibbous moon) 형상을 가질 수 있다. 또한, 도 4b에 도시된 바와 같이, 제1실시예의 변형예로서 복수의 채널기둥들(120) 중에서 슬릿구조체(140)에 인접하게 위치하는 제3채널기둥(120C)의 평면형상도 블록달 형상을 가질 수 있다.
기판(100)상에 형성된 소스라인막(102)은 메모리 블록(BLK)에 대응하는 평판형상을 가질 수 있다. 소스라인막(102)은 복수의 채널기둥들(120) 각각과 전기적으로 연결될 수 있다. 소스라인막(102)은 소스 선택 트랜지스터(SST)의 접합영역으로 작용할 수 있다. 소스라인막(102)은 도프드 반도체막을 포함할 수 있다. 예를 들어, 소스라인막(102)은 n형 불순물이 도핑된 실리콘막일 수 있다. 한편, 도면에 도시하지는 않았지만, 도 1b와 같이 소스라인막(102) 하부에 주변회로와 같이 소정의 구조물이 형성된 경우, 기판(100)과 소스라인막(102) 사이를 전기적으로 분리시키는 절연막이 삽입될 수 있다.
전극구조체(110)는 층간절연막(104) 및 게이트도전막(106)이 복수회 교번 적층된 구조물일 수 있다. 전극구조체(110)에서 최하층 및 최상층에는 층간절연막(104)이 위치할 수 있고, 최상층 층간절연막(104)은 상대적으로 더 두꺼운 두께를 가질 수 있다. 전극구조체(110)의 최상층에 위치하는 층간절연막(104)은 복수의 절연막들이 적층된 것일 수 있고, 복수의 절연막들 각각은 동일한 물질일 수 있다. 제1실시예에서 전극구조체(110)의 최하층에 위치하는 게이트도전막(106)은 소스 선택 트랜지스터(SST)의 게이트 또는 소스 선택라인(SSL)으로 작용할 수 있고, 최상층에 위치하는 게이트도전막(106)은 드레인 선택 트랜지스터(DST)의 게이트 또는 드레인 선택라인(DSL)으로 작용할 수 있다. 그리고, 소스 선택 트랜지스터(SST)의 게이트와 드레인 선택 트랜지스터(DST)의 게이트 사이에 위치하는 게이트도전막들(106)은 메모리 셀 트랜지스터(MC)의 게이트 또는 워드라인(WL)으로 작용할 수 있다.
복수의 채널기둥들(120)은 매트릭스 형태로 배치될 수 있다. 구체적으로, 복수의 채널기둥들(120)은 제1방향(D1)으로는 상호 정렬되고, 제2방향(D2)으로는 지그재그 배치될 수 있다.
복수의 채널기둥들(120) 각각은 전극구조체(110)를 관통하고 일부가 소스라인막(102) 내부로 연장된 오픈부(121), 오픈부(121) 표면을 따라 형성된 메모리막(122), 메모리막(122) 상에 형성된 채널막(123), 채널막(123) 상에서 오픈부(121) 일부를 갭필하는 코어막(124) 및 코어막(124) 상에 형성되어 나머지 오픈부(121)를 갭필하는 캡핑막(125)을 포함할 수 있다. 메모리막(122)은 터널절연막(미도시), 전하트랩막(미도시) 및 블록킹막(미도시)이 순차적으로 적층된 적층막일 수 있다. 터널절연막 및 블록킹막은 산화물을 포함할 수 있고, 전하트랩막은 질화물을 포함할 수 있다. 채널막(123)은 반도체막 예컨대, 실리콘막을 포함할 수 있고, 소스라인막(102)과 전기적으로 연결될 수 있다. 코어막(124)은 절연막을 포함할 수 있다. 그리고, 캡핑막(125)은 도프드 반도체막 예컨대, n형 불순물이 도핑된 실리콘막을 포함할 수 있고, 채널막(123)과 전기적으로 연결될 수 있다. 캡핑막(125)은 드레인 선택 트랜지스터(DST)의 접합영역으로 작용할 수 있다. 코어막(124)과 캡핑막(125)이 접하는 계면은 전극구조체(110)의 최상층에 위치하는 게이트도전막(106)의 표면보다 상부에 위치할 수 있다.
복수의 채널기둥들(120)은 게이트분리막(130)에 인접하게 배치되는 제1채널기둥(120A) 및 그 외 나머지 제2채널기둥(120B)을 포함할 수 있다. 제1채널기둥(120A)의 평면형상은 볼록달 형상을 가질 수 있고(도 6 참조), 제2채널기둥(120B)의 평면형상은 원형 또는 타원형일 수 있다. 제1채널기둥(120A)의 평면형상을 볼록달 형상으로 형성하는 것은 메모리 블록(BLK)의 사이즈를 감소시켜 반도체 메모리 장치의 집적도를 증가시킴과 동시에 제1채널기둥(120A)과 제2채널기둥(120B)의 형상을 최대한 유사하게 가져감으로써 복수의 메모리 셀 트랜지스터들(MC) 각각의 특성 편차가 발생하는 것을 방지하기 위함이다. 참고로, 도 6에서 점선으로 표시된 부분은 만월형태(Full moon shape) 또는 제2채널기둥(120B)의 평면형상에 대응하는 원형을 도시한 것으로, 제1실시예에 따른 제1채널기둥(120A)의 평면형상인 볼록달 형상을 명확하게 도시하기 위한 것이다.
도 6은 제1실시예에 따른 제1채널기둥(120A)의 평면형상인 볼록달 형상을 설명하기 위한 것으도, 제1채널기둥(120A)의 평면형상은 가장자리의 라인이 서로 다른 곡률을 갖는 둘 이상의 곡선(C1, C2)을 포함하는 단일폐곡선 형태를 가질 수 있다. 구체적으로, 제1채널기둥(120A)의 평면형상은 중심점(P)을 공유하고 상호 동일한 반지름(r)을 갖되, 중심각(θ1, θ2)의 크기가 서로 상이한 제1부채꼴 및 제2부채꼴이 결합된 형태를 가질 수 있다. 이때, 제1부채꼴 중심각(θ1)과 제2부채꼴 중심각(θ2)의 합은 360°이다. 여기서, 제1채널기둥(120A)과 게이트분리막(130) 사이의 공간을 확보하기 위해 제1부채꼴 현(C1)의 곡률은 제2부채꼴 현(C2)의 곡률과 상이할 수 있다. 제1부채꼴 현(C1)의 중심과 중심점(P) 사이의 제1거리(L1)보다 제2부채꼴 현(C2)의 중심과 중심점(P) 사이의 제2거리(L2)가 작을 수 있고, 현의 중심과 중심점(P) 사이의 거리가 짧은 제2부채꼴 현(C2)이 게이트분리막(130)의 측벽과 마주볼 수 있다. 도 4b에 도시된 변형예에서는 현의 중심과 중심점(P) 사이의 거리가 짧은 제2부채꼴 현(C2)이 슬릿구조체(140)의 측벽과 마주볼 수 있다.
참고로, 집적도 증가에 기인하여 제1채널기둥(120A)의 측벽이 게이트분리막(130)의 측벽에 접하거나, 또는 제1채널기둥(120A)이 게이트분리막(130)과 일부 중첩되는 경우 드레인 선택 트랜지스터(DST)의 게이트로 작용하는 게이트도전막(106)이 제1채널기둥(120A)을 완전히 둘러싸지 못하고, 제1채널기둥(120A)의 일부를 감싸는 형태를 갖기 때문에 동작 특성이 열화될 수 있다. 그러나, 제1실시예와 같이 제1채널기둥(120A)의 평면형상이 볼록달 형상을 갖는 경우, 제1채널기둥(120A)과 게이트분리막(130) 사이의 공간을 확보할 수 있기 때문에 드레인 선택 트랜지스터(DST)의 게이트로 작용하는 게이트도전막(106)이 제1채널기둥(120A)을 완전히 둘러싸는 GAA(gate all around) 구조를 가질 수 있다. 이를 통해, 드레인 선택 트랜지스터(DST)의 동작 특성을 향상시킬 수 있고, 게이트분리막(130)을 이용하여 드레인 선택라인(DSL)을 안정적으로 분리시킬 수 있다.
게이트분리막(130)은 메모리 블록(BLK) 내에서 드레인 선택 트랜지스터(DST)의 게이트 또는 드레인 선택라인(DSL)를 분리하는 역할을 수행할 수 있다. 게이트분리막(130)은 제1방향(D1)으로 연장된 라인타입의 패턴일 수 있다. 게이트분리막(130)은 전극구조체(110)에 형성되어 적어도 전극구조체(110)의 최상층에 위치하는 게이트도전막(106)을 분리하는 트렌치(132) 및 트렌치(132) 내부에 갭필된 분리절연막(134)을 포함할 수 있다. 트렌치(132)의 측벽은 게이트분리막(130)에 인접한 제1채널기둥(120A)의 측벽으로부터 이격될 수 있다. 즉, 트렌치(132)의 측벽은 게이트분리막(130)에 인접한 제1채널기둥(120A)의 측벽과 갭을 갖고 이웃할 수 있다. 트렌치(132)에 갭필된 분리절연막(134)은 층간절연막(104)과 동일한 물질일 수 있다. 제1실시예에서는 하나의 메모리 블록(BLK) 내에서 하나의 게이트분리막(130)이 중심에 위치하는 경우를 예시하였고, 게이트분리막(130)을 기준으로 일측 및 타측에 각각 배치된 복수의 채널기둥들(120)의 개수가 동일할 수 있다. 한편, 하나의 메모리 블록(BLK) 내에서 둘 이상의 게이트분리막(130)이 배치될 수도 있다. 예를 들어, 하나의 메모리 블록(BLK) 내에서 제2방향(D2)으로 16 로우(row)로 채널기둥들(120)이 배치되는 경우, 4 로우 단위로 총 3개의 게이트분리막(130)이 배치될 수도 있다.
슬릿구조체(140)는 복수의 메모리 블록(BLK)들 사이를 분리하는 역할을 수행할 수 있다. 슬릿구조체(140)는 제1방향(D1)으로 연장된 라인타입의 패턴일 수 있고, 제2방향(D2)으로 복수의 슬릿구조체(140)가 일정한 간격으로 상호 이격되어 배치될 수 있다. 슬릿구조체(140)는 전극구조체(110)를 관통하여 일부가 소스라인막(102) 내부로 연장된 슬릿트렌치(142), 슬릿트렌치(142) 측벽에 형성된 스페이서(144) 및 슬릿트렌치(142) 내부를 갭필하는 슬릿도전막(146)을 포함할 수 있다. 슬릿트렌치(142) 내부에 갭필된 슬릿도전막(146)은 소스라인막(102)과 전기적으로 연결될 수 있고, 공통소스라인(CSL)으로 작용할 수 있다.
상술한 바와 같이, 본 발명의 제1실시예에 따른 반도체 메모리 장치는 게이트분리막(130)에 인접한 제1채널기둥(120A)의 평면형상이 볼록달 형상을 갖기 때문에 게이트분리막(130)과 제1채널기둥(120A) 사이의 공간을 확보함과 동시에 메모리 블록(BLK)의 집적도를 증가시킬 수 있다. 이때, 제1채널기둥(120A)의 평면형상에 기인하여 게이트분리막(130)에 의해 분리된 게이트도전막(106)이 게이트분리막(130)에 인접한 제1채널기둥(120A)을 완전히 둘러싸는 GAA 구조를 갖도록 형성할 수 있기 때문에 집적도 증가에 기인한 반도체 메모리 장치의 동작 특성 열화를 방지할 수 있다.
또한, 제1채널기둥(120A)의 평면형상을 제2채널기둥(120B)의 평면형상과 최대한 유사한 형상을 갖도록 형성함에 따라 메모리 블록(BLK) 내 복수의 메모리 셀 트랜지스터들(MC) 사이에서 특성 편차가 발생하는 것을 방지할 수 있다.
또한, 제1실시예의 변형예에서 나타낸 바와 같이, 게이트분리막(130)과 인접한 제1채널기둥(120A)과 더불에서 슬릿구조체(140)에 인접한 제3채널기둥(120C)의 평면형상이 볼록달 형상을 갖도록 형성함에 따라 메모리 블록(BLK)의 집적도를 더욱더 증가시킬 수 있다.
도 7a 내지 도 7e는 본 발명의 제1실시예에 따른 반도체 메모리 장치의 제조방법을 도 4a에 도시된 I-I' 절취선을 따라 도시한 단면도이다.
도 7a에 도시된 바와 같이, 기판(10) 상에 예비-소스라인막(18)을 형성한다. 예비-소스라인막(18)은 제1소스라인막(12), 희생막(14) 및 제2소스라인막(16)이 순차적으로 적층된 적층막으로 형성할 수 있다. 제1소스라인막(12) 및 제2소스라인막(16)은 도프드 반도체막으로 형성할 수 있다. 예를 들어, 제1소스라인막(12) 및 제2소스라인막(16)은 n형 불순물이 도핑된 실리콘막으로 형성할 수 있다. 희생막(14)은 제1소스라인막(12) 및 제2소스라인막(16)과 식각선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 희생막(14)은 산화막, 질화막 및 산질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
다음으로, 예비-소스라인막(18) 상에 제1물질막(22) 및 제2물질막(24)이 복수회 교번 적층된 적층체(20)를 형성한다. 이때, 최하층 및 최상층에는 제1물질막(22)이 위치하도록 적층체(20)를 형성할 수 있고, 최상층에 위치하는 제1물질막(22)은 상대적으로 더 두꺼운 두께를 갖도록 형성할 수 있다. 제2물질막(24)은 워드라인, 선택라인, 패드 등의 도전막을 형성하기 위한 희생막(14)일 수 있고, 제1물질막(22)은 적층된 도전막을 상호 절연시키기 위한 층간절연막일 수 있다. 제1물질막(22) 및 제2물질막(24)은 상호간 식각 선택비가 높은 절연물질로 형성할 수 있다. 예를 들어, 제1물질막(22)들은 산화막으로 형성할 수 있고, 제2물질막(24)들은 산화막에 대해 식각 선택비가 높은 질화막으로 형성할 수 있다.
다음으로, 적층체(20) 상에 마스크패턴(미도시)을 형성한 후, 마스크패턴을 식각장벽으로 제1방향(D1)으로 연장된 라인타입의 트렌치(26)를 형성한다. 이때, 트렌치(26)는 적어도 최상층에 위치하는 제2물질막(24)을 관통하도록 형성할 수 있다. 즉, 트렌치(26)는 셀 스트링에서 직렬로 연결되는 드레인 선택 트랜지스터(DST)의 개수에 대응하여 최상층에 위치하는 제2물질막(24)으로부터 트렌치(26)가 관통하는 제2물질막(24)의 층수가 결정될 수 있다. 제1실시예에서는 셀 스트링이 하나의 드레인 선택 트랜지스터(DST)를 구비하는 예시하였다.
다음으로, 마스크패턴(미도시)을 제거한 후, 트렌치(26) 내부를 갭필하도록 분리절연막(28)을 형성한다. 분리절연막(28)은 산화막, 질화막 및 산질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 이때, 분리절연막(28)은 제1물질막(22)과 동일한 물질로 형성할 수 있다. 예를 들어, 분리절연막(28)은 산화막으로 형성할 수 있다.
이로써, 복수의 채널기둥들(40)을 형성하기 이전에 트렌치(26) 및 분리절연막(28)을 포함하는 게이트분리막(30)을 형성할 수 있다.
도 7b에 도시된 바와 같이, 적층체(20) 상에 마스크패턴(미도시)을 형성한 후, 마스크패턴을 식각장벽으로 적층체(20), 제2소스라인막(16), 희생막(14) 및 제1소스라인막(12) 일부를 식각하여 복수의 오픈부들(32)을 형성한다. 복수의 오픈부들(32) 각각은 적층체(20), 제2소스라인막(16) 및 희생막(14)을 관통하고, 일부가 제1소스라인막(12) 내부로 연장된 홀 타입(hole type)의 형상을 가질 수 있다.
여기서, 복수의 오픈부들(32) 중 게이트분리막(30)에 인접하게 형성되는 오픈부들(32) 각각의 평면형상은 볼록달 형상을 가질 수 있다. 게이트분리막(30)에 인접하게 형성되는 오픈부들(32) 각각의 측벽은 게이트분리막(30)의 측벽으로부터 이격되도록 형성할 수 있다. 그리고, 복수의 오픈부들(32) 중 게이트분리막(30)에 인접하게 형성되는 오픈부들(32)을 제외한 나머지 오픈부들(32) 각각의 평면형상은 원형 또는 타원형일 수 있다.
다음으로, 마스크패턴(미도시)을 제거한 후, 오픈부(32) 표면을 따라 메모리막(34)을 형성한다. 메모리막(34)은 터널절연막(미도시), 전하트랩막(미도시) 및 블록킹막(미도시)이 순차적으로 적층된 적층으로 형성할 수 있다. 터널절연막 및 블록킹막은 산화물을 포함할 수 있고, 전하트랩막은 질화물을 포함할 수 있다.
다음으로, 메모리막(34) 상에 채널막(36)을 형성한다. 채널막(36)은 반도체막으로 형성할 수 있다. 예를 들어, 채널막(36)은 실리콘막으로 형성할 수 있다.
다음으로, 채널막(36) 상에 오픈부(32)를 갭필하는 코어막(37)을 형성한다. 코어막(37)은 산화막, 질화막 및 산질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
다음으로, 코어막(37)을 일부 리세스한 후, 리세스된 공간에 캡핑막(38)을 형성한다. 캡핑막(38)은 도프드 반도체막으로 형성할 수 있다. 예를 들어, 캡핑막(38)은 n형 불순물이 도핑된 실리콘막으로 형성할 수 있다. 이때, 코어막(37)과 캡핑막(38)이 접하는 계면은 적층체(20)에서 최상층에 위치하는 제2물질막(24)의 표면보다 상부에 위치할 수 있다.
이로써, 적층체(20)를 관통하고, 각각 오픈부(32), 메모리막(34), 채널막(36), 코어막(37) 및 캡핑막(38)을 포함하는 복수의 채널기둥들(40)을 형성할 수 있다.
도 7c에 도시된 바와 같이, 적층체(20) 상에 마스크패턴(미도시)을 형성한 후, 마스크패턴을 식각장벽으로 적층체(20)를 식각하여 슬릿트렌치(42)를 형성한다. 슬릿트렌치(42)는 제1방향(D1)으로 연장된 라인타입의 패턴일 수 있고, 제2방향(D2)으로 게이트분리막(30) 양측에 형성할 수 있다. 슬릿트렌치(42)는 적층체(20) 및 제2소스라인막(16)으 관통하고, 일부가 희생막(14) 내부로 연장된 형태를 가질 수 있다.
다음으로, 마스크패턴(미도시)을 제거한 후, 슬릿트렌치(42)를 통해 적층체(20)에서 제2물질막(24)을 제거한다. 이어서, 제2물질막(24)이 제거된 공간에 도전물질을 갭필하여 복수의 게이트도전막(44)을 형성한다.
이로써, 층간절연막으로 작용하는 제1물질막(22) 및 게이트도전막(44)이 복수회 교번 적층된 전극구조체(20A)를 형성할 수 있다.
도 7d에 도시된 바와 같이, 슬릿트렌치(42) 측벽에 스페이서(46)를 형성한다. 스페이서(46)는 산화막, 질화막 및 산질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 다중막으로 형성할 수 있다.
다음으로, 슬릿트렌치(42)를 통해 예비-소스라인막(18)의 희생막(14)을 제거한 후, 희생막(14)을 제거함에 따라 노출된 메모리막(34)을 식각하여 복수의 채널기둥들(40) 각각의 채널막(36)을 노출시킨다.
도 7e에 도시된 바와 같이, 희생막(14)이 제거된 공간에 도전물질을 갭필하여 제1소스라인막(12), 제2소스라인막(16) 및 채널막(36)과 전기적으로 연결된 제3소스라인막(48)을 형성한다. 이로써, 제1소스라인막(12) 내지 제3소스라인막(48)을 포함하는 소스라인막(18A)을 형성할 수 있다.
다음으로, 슬릿트렌치(42) 내부에 소스라인막(18A)과 전기적으로 연결된 슬릿도전막(52)을 갭필한다. 슬릿도전막(52)은 공통소스라인(CSL)으로 작용할 수 있다.
이로써, 슬릿트렌치(42), 스페이서(46) 및 슬릿도전막(52)을 포함하는 슬릿구조체(50)를 형성할 수 있다. 이후, 공지된 반도체 메모리 제조기술을 이용하여 반도체 메모리 장치를 완성할 수 있다.
도 8a는 본 발명의 제2실시예에 따른 반도체 메모리 장치를 도시한 평면도이고, 도 8b는 본 발명의 제2실시예에 따른 반도체 메모리 장치의 변형예를 도시한 평면도이다. 그리고, 도 9는 본 발명의 제2실시예에 따른 반도체 메모리 장치를 도 8a에 도시된 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면도이다. 이하에서는, 설명의 편의를 위해 본 발명의 제1실시예와 동일한 구성에 대해서는 동일한 도면부호를 사용하여 상세한 설명을 생략하기로 한다.
도 8a 및 도 9에 도시된 바와 같이, 본 발명의 제2실시예에 따른 반도체 메모리 장치는 기판(100) 상에 형성된 소스라인막(102), 소스라인막(102) 상에 형성되어 층간절연막(104) 및 게이트도전막(106)이 복수회 교번 적층된 전극구조체(110), 전극구조체(110)를 관통하는 복수의 채널기둥들(120), 복수의 채널기둥들(120) 사이에 형성되어 전극구조체(110)에서 적어도 최상층에 위치하는 게이트도전막(106)을 분리하는 게이트분리막(200), 전극구조체(110)를 관통하여 메모리 블록(BLK) 사이를 분리하는 슬릿구조체(140)를 포함할 수 있다. 이때, 복수의 채널기둥들(120) 중에서 게이트분리막(200)에 인접하게 위치하는 제1채널기둥(120A)의 평면형상은 볼록달(gibbous moon) 형상을 가질 수 있다. 또한, 도 8b에 도시된 바와 같이, 변형예로서 복수의 채널기둥들(120) 중에서 슬릿구조체(140)에 인접하게 위치하는 제3채널기둥(120C)의 평면형상도 블록달 형상을 가질 수 있다.
제2실시예에 따른 반도체 메모리 장치에서 게이트분리막(200)은 메모리 블록(BLK) 내에서 드레인 선택 트랜지스터(DST)의 게이트 또는 드레인 선택라인(DSL)를 분리하는 역할을 수행할 수 있다. 게이트분리막(200)은 제1방향(D1)으로 연장된 라인타입의 패턴일 수 있다. 게이트분리막(200)은 'T'자 단면형상을 가질 수 있다. 구체적으로, 게이트분리막(200)은 전극구조체(110)에서 최상층 층간절연막(104)에 형성된 제1트렌치(202), 제1트렌치(202) 측벽에 형성된 스페이서(206), 제1트렌치(202) 저면으로부터 연장되어 제1트렌치(202)보다 작은 선폭을 갖고, 적어도 전극구조체(110)의 최상층에 위치하는 게이트도전막(106)을 분리하는 제2트렌치(204), 제1트렌치(202) 및 제2트렌치(204) 내부에 갭필된 분리절연막(208)을 포함할 수 있다. 제1트렌치(202)의 측벽은 게이트분리막(200)에 인접한 제1채널기둥(120A) 측벽에 접할 수 있고, 제2트렌치(204)의 측벽은 게이트분리막(200)에 인접한 제1채널기둥(120A)의 측벽으로부터 이격될 수 있다. 즉, 제2트렌치(204)의 측벽은 게이트분리막(200)에 인접한 제1채널기둥(120A)의 측벽과 갭을 갖고 이웃할 수 있다. 제1트렌치(202) 및 제2트렌치(204)에 갭필된 분리절연막(208)은 층간절연막(104)과 동일한 물질일 수 있다. 제1트렌치(202)의 측벽에 형성된 스페이서(206)는 산화막, 질화막 및 산질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 다중막일 수 있다. 제1트렌치(202) 측벽에 형성된 스페이서(144)는 분리절연막(208) 및 층간절연막(104)과 동일한 물질일 수도 있다. 제2실시예에서는 하나의 메모리 블록(BLK) 내에서 하나의 게이트분리막(200)이 중심에 위치하는 경우를 예시하였고, 게이트분리막(200)을 기준으로 일측 및 타측에 각각 배치된 복수의 채널기둥들(120)의 개수가 동일할 수 있다. 한편, 하나의 메모리 블록(BLK) 내에서 둘 이상의 게이트분리막(200)이 배치될 수도 있다. 예를 들어, 하나의 메모리 블록(BLK) 내에서 제2방향(D2)으로 16 로우로 채널기둥들(120)이 배치되는 경우, 4 로우 단위로 총 3개의 게이트분리막(200)이 배치될 수도 있다.
한편, 제2실시예 및 그 변형예에서 게이트분리막(200)을 제외한 나머지 구조물들은 제1실시예와 동일할 수 있다.
상술한 바와 같이, 본 발명의 제2실시예에 따른 반도체 메모리 장치는 게이트분리막(200)에 인접한 제1채널기둥(120A)의 평면형상이 볼록달 형상을 갖기 때문에 게이트분리막(200)과 제1채널기둥(120A) 사이의 공간을 확보함과 동시에 메모리 블록(BLK)의 집적도를 증가시킬 수 있다. 이때, 제1채널기둥(120A)의 평면형상에 기인하여 게이트분리막(200)에 의해 분리된 게이트도전막(106)이 게이트분리막(200)에 인접한 제1채널기둥(120A)을 완전히 둘러싸는 GAA 구조를 갖도록 형성할 수 있기 때문에 집적도 증가에 기인한 반도체 메모리 장치의 동작 특성 열화를 방지할 수 있다.
또한, 제1채널기둥(120A)의 평면형상을 제2채널기둥(120B)의 평면형상과 최대한 유사한 형상을 갖도록 형성함에 따라 메모리 블록(BLK) 내 복수의 메모리 셀 트랜지스터들(MC) 사이에서 특성 편차가 발생하는 것을 방지할 수 있다.
또한, 제2실시예의 변형예에서 나타낸 바와 같이, 게이트분리막(200)과 인접한 제1채널기둥(120A)과 더불에서 슬릿구조체(140)에 인접한 제3채널기둥(120C)의 평면형상이 볼록달 형상을 갖도록 형성함에 따라 메모리 블록(BLK)의 집적도를 더욱더 증가시킬 수 있다.
또한, 게이트분리막(200)이 'T'자 단면형상을 갖도록 제1트렌치(202), 스페이서(206), 제2트렌치(204) 및 분리절연막(208)을 포함함으로서 메모리 블록의 집적도를 보다 용이하게 증가시킬 수 있고, 집적도 증가에 기인한 반도체 메모리 장치의 동작 특성 열화를 보다 효과적으로 방지할 수 있다.
도 10a 내지 도 10c는 본 발명의 제2실시예에 따른 반도체 메모리 장치의 제조방법을 도 8a에 도시된 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면도이다.
도 10a에 도시된 바와 같이, 기판(10) 상에 예비-소스라인막(18)을 형성한다. 예비-소스라인막(18)은 제1소스라인막(12), 희생막(14) 및 제2소스라인막(16)이 순차적으로 적층된 적층막으로 형성할 수 있다.
다음으로, 예비-소스라인막(18) 상에 제1물질막(22) 및 제2물질막(24)이 복수회 교번 적층된 적층체(20)를 형성한다. 일례로, 제1물질막(22)은 산화막일 수 있고, 제2물질막(24)은 질화막일 수 있다.
다음으로, 적층체(20) 상에 마스크패턴(미도시)을 형성한 후, 마스크패턴을 식각장벽으로 제1방향(D1)으로 연장된 라인타입의 제1트렌치(62)를 형성한다. 이때, 제1트렌치(62)는 적층체(20)의 최상층에 위치하는 제1물질막(22)에 형성할 수 있다. 즉, 제1트렌치(62)의 저면은 적층체(20)의 최상층에 위치하는 제2물질막(24)의 표면보다 상부에 위치할 수 있다.
다음으로, 제1트렌치(62) 측벽에 스페이서(64)를 형성한다. 스페이서(64)는 산화막, 질화막 및 산질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 다중막으로 형성할 수 있다. 일례로, 스페이서(64)는 제1물질막(22)과 동일한 물질로 형성할 수 있다.
도 10b에 도시된 바와 같이, 마스크패턴(미도시) 및 스페이서(64)를 식각장벽으로 적층체(20)를 식각하여 제1트렌치(62) 저면으로부터 연장되어 제1트렌치(62)보다 작은 선폭을 갖고, 적어도 적층체(20)의 최상층에 위치하는 제2물질막(24)을 분리하는 제2트렌치(66)를 형성한다. 제1트렌치(62) 및 제2트렌치(66)는 서로 연결되어 'T'자 단면형상을 가질 수 있다.
다음으로, 마스크패턴(미도시)을 제거한 후, 제1트렌치(62) 및 제2트렌치(66) 내부를 갭필하도록 분리절연막(68)을 형성한다. 분리절연막(68)은 산화막, 질화막 및 산질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 이때, 분리절연막(68)은 제1물질막(22)과 동일한 물질로 형성할 수 있다. 예를 들어, 분리절연막(68)은 산화막으로 형성할 수 있다.
이로써, 복수의 채널기둥들(40)을 형성하기 이전에 제1트렌치(62), 스페이서(64), 제2트렌치(66) 및 분리절연막(68)을 포함하는 'T'자 단면형상을 갖는 게이트분리막(60)을 형성할 수 있다.
도 10c에 도시된 바와 같이, 적층체(20) 상에 마스크패턴(미도시)을 형성한 후, 마스크패턴을 식각장벽으로 적층체(20), 제2소스라인막(16), 희생막(14) 및 제1소스라인막(12) 일부를 식각하여 복수의 오픈부들(32)을 형성한다. 복수의 오픈부들(32) 각각은 적층체(20), 제2소스라인막(16) 및 희생막(14)을 관통하고, 일부가 제1소스라인막(12) 내부로 연장된 홀 타입(hole type)의 형상을 가질 수 있다.
여기서, 복수의 오픈부들(32) 중 게이트분리막(60)에 인접하게 형성되는 오픈부들(32) 각각의 평면형상은 볼록달 형상을 가질 수 있다. 게이트분리막(60)에 인접하게 형성되는 오픈부들(32) 각각의 측벽은 게이트분리막(60)의 제1트렌치(62) 측벽에 접할 수 있고, 제2트렌치(66) 측벽으로부터 이격될 수 있다. 즉, 적층체(20)를 식각하여 복수의 오픈부들(32)을 형성하는 과성에서 게이트분리막(60)에 인접한 오픈부들(32) 각각은 제1트렌치(62) 측벽에 형성된 스페이서(64) 및 제1트렌치(62)에 갭필된 게이트분리막(60) 일부를 함께 식각할 수 있다. 그리고, 복수의 오픈부들(32) 중 게이트분리막(60)에 인접하게 형성되는 오픈부들(32)을 제외한 나머지 오픈부들(32) 각각의 평면형상은 원형 또는 타원형일 수 있다.
다음으로, 마스크패턴(미도시)을 제거한 후, 오픈부(32) 표면을 따라 메모리막(34)을 형성한다. 메모리막(34)은 터널절연막(미도시), 전하트랩막(미도시) 및 블록킹막(미도시)이 순차적으로 적층된 적층으로 형성할 수 있다. 터널절연막 및 블록킹막은 산화물을 포함할 수 있고, 전하트랩막은 질화물을 포함할 수 있다.
다음으로, 메모리막(34) 상에 채널막(36)을 형성한다. 채널막(36)은 반도체막으로 형성할 수 있다. 예를 들어, 채널막(36)은 실리콘막으로 형성할 수 있다.
다음으로, 채널막(36) 상에 오픈부(32)를 갭필하는 코어막(37)을 형성한다. 코어막(37)은 산화막, 질화막 및 산질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
다음으로, 코어막(37)을 일부 리세스한 후, 리세스된 공간에 캡핑막(38)을 형성한다. 캡핑막(38)은 도프드 반도체막으로 형성할 수 있다. 예를 들어, 캡핑막(38)은 n형 불순물이 도핑된 실리콘막으로 형성할 수 있다. 이때, 코어막(37)과 캡핑막(38)이 접하는 계면은 적층체(20)에서 최상층에 위치하는 제2물질막(24)의 표면보다 상부에 위치할 수 있다.
이로써, 적층체(20)를 관통하고, 각각 오픈부(32), 메모리막(34), 채널막(36), 코어막(37) 및 캡핑막(38)을 포함하는 복수의 채널기둥들(40)을 형성할 수 있다.
이후, 도 7c 내지 도 7e를 참조하여 설명한 바와 같이, 제1실시예에 따른 반도체 메모리 장치의 제조방법 및 공지된 반도체 메모리 제조기술을 이용하여 반도체 메모리 장치를 완성할 수 있다.
도 11a는 본 발명의 제3실시예에 따른 반도체 메모리 장치를 도시한 평면도이고, 도 11b는 본 발명의 제3실시예에 따른 반도체 메모리 장치의 변형예를 도시한 평면도이다. 그리고, 도 12는 본 발명의 제3실시예에 따른 반도체 메모리 장치를 도 11a에 도시된 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면도이다. 이하에서는, 설명의 편의를 위해 본 발명의 제1실시예와 동일한 구성에 대해서는 동일한 도면부호를 사용하여 상세한 설명을 생략하기로 한다.
도 11a 및 도 12에 도시된 바와 같이, 본 발명의 제3실시예에 따른 반도체 메모리 장치는 기판(100) 상에 형성된 소스라인막(102), 소스라인막(102) 상에 형성되어 층간절연막(104) 및 게이트도전막(106)이 복수회 교번 적층된 전극구조체(110), 전극구조체(110)를 관통하는 복수의 채널기둥들(120), 복수의 채널기둥들(120) 사이에 형성되어 전극구조체(110)에서 적어도 최상층에 위치하는 게이트도전막(106)을 분리하는 게이트분리막(300), 전극구조체(110)를 관통하여 메모리 블록(BLK) 사이를 분리하는 슬릿구조체(140)를 포함할 수 있다. 이때, 복수의 채널기둥들(120) 중에서 게이트분리막(200)에 인접하게 위치하는 제1채널기둥(120A)의 평면형상은 볼록달(gibbous moon) 형상을 가질 수 있다. 또한, 도 11b에 도시된 바와 같이, 변형예로서 복수의 채널기둥들(120) 중에서 슬릿구조체(140)에 인접하게 위치하는 제3채널기둥(120C)의 평면형상도 블록달 형상을 가질 수 있다.
제3실시예에 따른 반도체 메모리 장치에서 게이트분리막(300)은 메모리 블록(BLK) 내에서 드레인 선택 트랜지스터(DST)의 게이트 또는 드레인 선택라인(DSL)를 분리하는 역할을 수행할 수 있다. 게이트분리막(300)은 제1방향(D1)으로 연장된 라인타입의 패턴일 수 있다. 이때, 게이트분리막(300)은 제1채널기둥(120A) 일부와 중첩되어 게이트분리막(300)의 측벽은 물결형상을 가질 수 있다. 구체적으로, 게이트분리막(300)은 전극구조체(110)에 형성되어 적어도 전극구조체(110)의 최상층에 위치하는 게이트도전막(106)을 분리하는 트렌치(302) 및 트렌치(302) 내부에 갭필된 분리절연막(304)을 포함할 수 있다. 트렌치(302)의 측벽은 게이트분리막(300)에 인접한 제1채널기둥(120A)의 측벽 일부와 접할 수 있다. 여기서, 게이트분리막(300)의 측벽과 게이트분리막(300)에 인접한 제1채널기둥(120A)의 측벽이 서로 접하는 형상을 갖기 때문에 전극구조체(110)에서 최상층에 위치하는 게이트도전막(106)은 제1채널기둥(120A) 일부를 감싸는 구조를 가질 수 있다. 따라서, 동작시 제1채널기둥(120A)에 인가되는 바이어스는 나머지 채널기둥들(120) 즉, 제2채널기둥(120B) 및 제3채널기둥(12C)에 인가되는 바이어스와 상이할 수 있다.
트렌치(302)에 갭필된 분리절연막(304)은 층간절연막(104)과 동일한 물질일 수 있다. 제3실시예에서는 하나의 메모리 블록(BLK) 내에 하나의 게이트분리막(300)이 중심에 위치하는 경우를 예시하였고, 게이트분리막(300)을 기준으로 일측 및 타측에 각각 배치된 복수의 채널기둥들(120)의 개수가 동일할 수 있다. 한편, 하나의 메모리 블록(BLK) 내에서 둘 이상의 게이트분리막(300)이 배치될 수도 있다. 예를 들어, 하나의 메모리 블록(BLK) 내에서 제2방향(D2)으로 16 로우로 채널기둥들(120)이 배치되는 경우, 4 로우 단위로 총 3개의 게이트분리막(300)이 배치될 수도 있다.
한편, 제3실시예 및 그 변형예에서 게이트분리막(300)을 제외한 나머지 구조물들은 제1실시예와 동일할 수 있다.
상술한 바와 같이, 본 발명의 제3실시예에 따른 반도체 메모리 장치는 게이트분리막(300)의 측벽과 제1채널기둥(120A)의 측벽이 접하는 구조를 갖기 때문에 메모리 블록(BLK)의 집적도를 보다 용이하게 증가시킬 수 있다.
또한, 게이트분리막(300)에 인접한 제1채널기둥(120A)의 평면형상이 볼록달 형상을 갖기 때문에 게이트분리막(300)의 측벽과 제1채널기둥(120A)의 측벽이 접하는 구조에서 채널기둥들(120)보다 게이트분리막(300)을 먼저 형성하더라도, 제1채널기둥(120A) 형성공정시 과도하게 게이트분리막(300)이 손실되는 것을 방지하여 구조적 안정성을 향상시킬 수 있다.
또한, 제1채널기둥(120A)의 평면형상을 제2채널기둥(120B)의 평면형상과 최대한 유사한 형상을 갖도록 형성함에 따라 메모리 블록(BLK) 내 복수의 메모리 셀 트랜지스터들(MC) 사이에서 특성 편차가 발생하는 것을 방지할 수 있다.
또한, 제3실시예의 변형예에서 나타낸 바와 같이, 게이트분리막(300)과 인접한 제1채널기둥(120A)과 더불에서 슬릿구조체(140)에 인접한 제3채널기둥(120C)의 평면형상이 볼록달 형상을 갖도록 형성함에 따라 메모리 블록(BLK)의 집적도를 더욱더 증가시킬 수 있다.
도 13은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 4a 내지 도 12를 참조하여 설명한 구조를 가질 수 있다. 실시예로서, 메모리 장치(1200)는 층간절연막 및 게이트도전막이 복수회 교번 적층된 전극구조체, 상기 전극구조체를 관통하는 복수의 채널기둥들 및 상기 복수의 채널기둥들 사이에 형성되고, 적어도 상기 전극구조체의 최상층에 위치하는 게이트도전막을 분리하는 하나 이상의 게이트분리막을 포함하며, 상기 복수의 채널기둥들 중 상기 게이트분리막에 인접한 채널기둥들 각각의 평면형상은 볼록달(gibbous moon) 형상을 가질 수 있다. 메모리 장치(1200)의 구조는 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus)프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 실시예에 따른 메모리 시스템(1000)은 집적도를 증가시킴과 동시에 집적도를 증가시킴에 따른 구조적 불안정성 및 동작 특성 열화를 방지할 수 있는 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 특성 또한 향상시킬 수 있다.
도 14는 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 14를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200')는 앞서 도 4a 내지 도 12를 참조하여 설명한 구조를 가질 수 있다. 실시예로서, 메모리 장치(1200')는 층간절연막 및 게이트도전막이 복수회 교번 적층된 전극구조체, 상기 전극구조체를 관통하는 복수의 채널기둥들 및 상기 복수의 채널기둥들 사이에 형성되고, 적어도 상기 전극구조체의 최상층에 위치하는 게이트도전막을 분리하는 하나 이상의 게이트분리막을 포함하며, 상기 복수의 채널기둥들 중 상기 게이트분리막에 인접한 채널기둥들 각각의 평면형상은 볼록달(gibbous moon) 형상을 가질 수 있다. 메모리 장치(1200')의 구조는 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 실시예에 따른 메모리 시스템(1000')은 집적도를 증가시킴과 동시에 집적도를 증가시킴에 따른 구조적 불안정성 및 동작 특성 열화를 방지할 수 있는 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 동작 속도를 더욱더 향상시킬 수 있다.
도 15는 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치는(2100)는 앞서 도 4a 내지 도 12를 참조하여 설명한 구조를 가질 수 있다. 실시예로서, 메모리 장치(2100)는 층간절연막 및 게이트도전막이 복수회 교번 적층된 전극구조체, 상기 전극구조체를 관통하는 복수의 채널기둥들 및 상기 복수의 채널기둥들 사이에 형성되고, 적어도 상기 전극구조체의 최상층에 위치하는 게이트도전막을 분리하는 하나 이상의 게이트분리막을 포함하며, 상기 복수의 채널기둥들 중 상기 게이트분리막에 인접한 채널기둥들 각각의 평면형상은 볼록달(gibbous moon) 형상을 가질 수 있다. 메모리 장치(2100)의 구조는 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 14를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable MultimediaPlayer), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audiorecorder), 디지털 음성 재생기(digital audioplayer), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도를 증가시킴과 동시에 집적도를 증가시킴에 따른 구조적 불안정성 및 동작 특성 열화를 방지할 수 있는 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 16은 본 발명의 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 16을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치는(3500)는 앞서 도 4a 내지 도 12를 참조하여 설명한 구조를 가질 수 있다. 실시예로서, 메모리 장치(3500)는 층간절연막 및 게이트도전막이 복수회 교번 적층된 전극구조체, 상기 전극구조체를 관통하는 복수의 채널기둥들 및 상기 복수의 채널기둥들 사이에 형성되고, 적어도 상기 전극구조체의 최상층에 위치하는 게이트도전막을 분리하는 하나 이상의 게이트분리막을 포함하며, 상기 복수의 채널기둥들 중 상기 게이트분리막에 인접한 채널기둥들 각각의 평면형상은 볼록달(gibbous moon) 형상을 가질 수 있다. 메모리 장치(3500)의 구조는 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도를 증가시킴과 동시에 집적도를 증가시킴에 따른 구조적 불안정성 및 동작 특성 열화를 방지할 수 있는 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100 : 기판 102 : 소스라인막
104 : 층간절연막 106 : 게이트도전막
110 : 전극구조체 120 : 채널기둥
120A : 제1채널기둥 120B : 제2채널기둥
120C : 제3채널기둥 121 : 오픈부
122 : 메모리막 123 : 채널막
124 : 코어막 125 : 캡핑막
130 : 게이트분리막 132 : 트렌치
134 : 분리절연막 140 : 슬릿구조체
142 : 슬릿트렌치 144 : 스페이서
146 : 슬릿도전막

Claims (23)

  1. 층간절연막 및 게이트도전막이 복수회 교번 적층된 전극구조체;
    상기 전극구조체를 관통하는 복수의 채널기둥들; 및
    상기 복수의 채널기둥들 사이에 형성되고, 적어도 상기 전극구조체의 최상층에 위치하는 게이트도전막을 분리하는 하나 이상의 게이트분리막을 포함하며,
    상기 복수의 채널기둥들 중 상기 게이트분리막에 인접한 채널기둥들 각각의 평면형상은 볼록달(gibbous moon) 형상을 갖는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 게이트분리막 양측에 위치하여 상기 전극구조체를 관통하는 슬릿구조체를 더 포함하고, 상기 복수의 채널기둥들 중 상기 슬릿구조체에 인접한 채널기둥들 각각의 평면형상은 볼록달 형상을 갖는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 게이트분리막에 인접한 채널기둥들 각각의 평면형상은 가장자리 라인이 서로 다른 곡률을 갖는 둘 이상의 곡선을 포함하는 단일폐곡선 형태를 갖는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 게이트분리막에 인접한 채널기둥들 각각의 평면형상은 중심점을 공유하고 상호 동일한 반지름을 갖되, 중심각의 크기가 상이한 제1부채꼴 및 제2부채꼴을 포함하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 제1부채꼴 현의 곡률은 상기 제2부채꼴 현의 곡률과 상이하며, 상기 제1부채꼴 중심각과 상기 제2부채꼴 중심각의 합이 360°인 반도체 메모리 장치.
  6. 제4항에 있어서,
    상기 제1부채꼴 현의 중심과 상기 중심점 사이의 제1거리보다 상기 제2부채꼴 현의 중심과 상기 중심점 사이의 제2거리가 작고, 상기 제2부채꼴 현이 상기 게이트분리막의 측벽과 마주보는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 게이트분리막은,
    상기 전극구조체에 형성되어 적어도 상기 전극구조체의 최상층에 위치하는 게이트도전막을 분리하는 트렌치; 및
    상기 트렌치 내부에 갭필된 분리절연막을 포함하고,
    상기 트렌치의 측벽은 상기 게이트분리막에 인접한 채널기둥들 각각의 측벽으로부터 이격된 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 게이트분리막은,
    상기 전극구조체에 형성되어 적어도 상기 전극구조체의 최상층에 위치하는 게이트도전막을 분리하는 트렌치; 및
    상기 트렌치 내부에 갭필된 분리절연막을 포함하고,
    상기 트렌치의 측벽은 상기 게이트분리막에 인접한 채널기둥들 각각의 측벽에 접하는 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 게이트분리막은,
    상기 전극구조체의 최상층 층간절연막에 형성된 제1트렌치;
    상기 제1트렌치 측벽에 형성된 스페이서;
    상기 제1트렌치 저면으로부터 연장되어 상기 제1트렌치보다 작은 선폭을 갖고, 적어도 상기 전극구조체의 최상층에 위치하는 게이트도전막을 분리하는 제2트렌치; 및
    상기 제1트렌치 및 상기 제2트렌치 내부에 갭필된 분리절연막
    을 포함하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 제1트렌치의 측벽은 상기 게이트분리막에 인접한 채널기둥들 각각의 측벽에 접하고, 상기 제2트렌치의 측벽은 상기 게이트분리막에 인접한 채널기둥들 각각의 측벽으로부터 이격된 반도체 메모리 장치.
  11. 제1항에 있어서,
    상기 복수의 채널기둥들 중 상기 게이트분리막에 인접한 채널기둥들 이외의 나머지 채널기둥들 각각의 평면형상은 원형 또는 타원형을 갖는 반도체 메모리 장치.
  12. 제1항에 있어서,
    상기 복수의 채널기둥들 각각은,
    상기 전극구조체를 관통하는 오픈부;
    상기 오픈부의 표면을 따라 형성되고, 터널절연막, 전하트랩막 및 블록킹막이 순차적으로 적층된 메모리막;
    상기 메모리막 상에 형성된 채널막;
    상기 채널막 상에 형성되어 상기 오픈부를 일부 갭필하는 코어막; 및
    상기 코어막 상에 형성되어 나머지 상기 오픈부를 갭필하고, 상기 채널막과 전기적으로 연결된 캡핑막
    을 포함하는 반도체 메모리 장치.
  13. 기판 상에 층간절연막 및 희생막을 복수회 교번 적층하여 적층체를 형성하는 단계;
    상기 적층체를 선택적으로 식각하여 적어도 최상층에 위치하는 상기 희생막을 분리하는 게이트분리막을 형성하는 단계;
    상기 적층체를 관통하는 복수의 채널기둥들을 형성하되, 상기 복수의 채널기둥들 중 상기 게이트분리막에 인접한 채널기둥들 각각의 평면형상이 볼록달(gibbous moon) 형상을 갖도록 형성하는 단계; 및
    상기 희생막을 게이트도전막으로 대체하는 단계
    를 포함하는 반도체 메모리 장치 제조방법.
  14. 제13항에 있어서,
    상기 게이트분리막 양측에 상기 전극구조체를 관통하는 슬릿구조체를 형성하는 단계를 더 포함하고, 상기 적층체를 관통하는 복수의 채널기둥들을 형성하는 단계에서 상기 상기 복수의 채널기둥들 중 상기 슬릿구조체에 인접한 채널기둥들 각각의 평면형상은 볼록달 형상을 갖도록 형성하는 반도체 메모리 장치 제조방법.
  15. 제13항에 있어서,
    상기 적층체를 관통하는 복수의 채널기둥들을 형성하는 단계에서 상기 게이트분리막에 인접한 채널기둥들 각각의 평면형상은 가장자리 라인이 서로 다른 곡률을 갖는 둘 이상의 곡선을 포함하는 단일폐곡선 형태를 갖도록 형성하는 반도체 메모리 장치 제조방법.
  16. 제13항에 있어서,
    상기 적층체를 관통하는 복수의 채널기둥들을 형성하는 단계에서 상기 게이트분리막에 인접한 채널기둥들 각각의 평면형상은 중심점을 공유하고 상호 동일한 반지름을 갖되, 중심각의 크기가 상이한 제1부채꼴 및 제2부채꼴을 포함하는 반도체 메모리 장치 제조방법.
  17. 제16항에 있어서,
    상기 제1부채꼴 현의 곡률은 상기 제2부채꼴 현의 곡률과 상이하며, 상기 제1부채꼴 중심각과 상기 제2부채꼴 중심각의 합이 360°인 반도체 메모리 장치 제조방법.
  18. 제16항에 있어서,
    상기 제1부채꼴 현의 중심과 상기 중심점 사이의 제1거리보다 상기 제2부채꼴 현의 중심과 상기 중심점 사이의 제2거리가 작고, 상기 제2부채꼴 현이 상기 게이트분리막의 측벽과 마주보는 반도체 메모리 장치 제조방법.
  19. 제13항에 있어서,
    상기 게이트분리막을 형성하는 단계는,
    상기 적층체를 선택적으로 식각하여 적어도 최상층에 위치하는 상기 희생막을 분리하는 트렌치를 형성하는 단계; 및
    상기 트렌치 내부에 분리절연막을 갭필하는 단계
    를 포함하는 반도체 메모리 장치 제조방법.
  20. 제13항에 있어서,
    상기 적층체를 관통하는 복수의 채널기둥들을 형성하는 단계에서 상기 게이트분리막에 인접하게 형성되는 채널기둥들 각각의 측벽은 상기 게이트분리막으로부터 이격되도록 형성하는 반도체 메모리 장치 제조방법.
  21. 제13항에 있어서,
    상기 적층체를 관통하는 복수의 채널기둥들을 형성하는 단계에서 상기 게이트분리막에 인접하게 형성되는 채널기둥들 각각의 측벽이 상기 게이트분리막에 접하도록 형성하는 반도체 메모리 장치 제조방법.
  22. 제13항에 있어서,
    상기 게이트분리막을 형성하는 단계는,
    상기 적층체에서 최상층 층간절연막을 선택적으로 식각하여 제1트렌치를 형성하는 단계;
    상기 제1트렌치 측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 식각장벽으로 상기 적층체를 식각하여 상기 제1트렌치 저면으로부터 연장되어 상기 제1트렌치보다 작은 선폭을 갖고, 적어도 상기 적층체의 최상층에 위치하는 상기 희생막을 분리하는 제2트렌치; 및
    상기 제1트렌치 및 상기 제2트렌치 내부에 분리절연막을 갭필하는 단계
    를 포함하는 반도체 메모리 장치 제조방법.
  23. 제22항에 있어서,
    상기 적층체를 관통하는 복수의 채널기둥들을 형성하는 단계에서 상기 게이트분리막에 인접한 채널기둥들 각각의 측벽 일부는 상기 제1트렌치의 측벽에는 접하고, 상기 제2트렌치의 측벽으로부터 이격되도록 형성하는 반도체 메모리 장치 제조방법.
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