KR20190013025A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 장치는 제1 슬릿에 의해 서로 분리된 제1 및 제2 수직 도전패턴들; 상기 제1 수직 도전패턴으로부터 상기 제1 슬릿의 일측에 배치된 제1 영역을 향하여 연장된 적어도 하나의 제1 하프(half) 도전패턴들; 및 상기 제2 수직 도전패턴으로부터 상기 제1 슬릿의 타측에 배치된 제2 영역을 향하여 연장된 적어도 하나의 제2 하프 도전패턴들을 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 메모리 셀 트랜지스터들을 포함한다. 3차원 반도체 장치는 서로 다른 제1 내지 제3 방향으로 배열된 메모리 셀 트랜지스터들을 포함할 수 있다. 3차원 반도체 장치는 메모리 셀 트랜지스터들에 접근하기 위해 셀렉트 라인들 및 워드 라인들 등의 배선들을 포함한다.
본 발명의 실시 예는 집적도를 높이고 동작 신뢰성을 개선할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 제1 슬릿에 의해 서로 분리된 제1 및 제2 수직 도전패턴들; 상기 제1 수직 도전패턴으로부터 상기 제1 슬릿의 일측에 배치된 제1 영역을 향하여 연장된 적어도 하나의 제1 하프(half) 도전패턴들; 및 상기 제2 수직 도전패턴으로부터 상기 제1 슬릿의 타측에 배치된 제2 영역을 향하여 연장된 적어도 하나의 제2 하프 도전패턴들을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 적어도 한 쌍의 제1 물질막 및 제2 물질막을 교대로 적층하여 제1 적층체를 형성하는 단계; 및 상기 제1 물질막 및 상기 제2 물질막을 관통하여, 상기 제1 적층체를 제1 및 제2 서브 적층체들로 분리하고, 수직 패턴들로 덮이는 양측벽을 갖는 제1 슬릿을 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따르면, 제1 슬릿의 측벽 상에 형성된 수직 도전패턴들을 통해 제1 슬릿에 인접하게 배치된 셀렉트 트랜지스터의 전기적 특성을 개선하여 반도체 장치의 동작 신뢰성을 개선할 수 있다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치의 개략적인 회로도들이다.
도 2a 내지 도 3b는 본 발명의 실시 예들에 따른 반도체 장치를 나타내는 사시도들이다.
도 4는 본 발명의 실시 예에 따른 하프 도전패턴들, 수직 도전패턴들 및 홀들의 구조를 설명하기 위한 사시도이다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 수직 도전패턴들 및 셀 플러그들의 배열을 설명하기 위한 확대 단면도들이다.
도 6a 내지 도 6k는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 7a 내지 도 7c는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 8a 내지 도 8c는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치의 개략적인 회로도들이다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 비트 라인들(BL1 내지 BL4)과 소스 영역(SA) 사이에 연결된 다수의 메모리 스트링들(SR11 내지 SR14, SR21 내지 SR24)을 포함한다. 도 1a 및 도 1b는 서로 나란한 4개의 비트 라인들(BL1 내지 BL4)을 도시하고 있으나, 비트 라인들의 개수는 이에 제한되지 않는다. 메모리 스트링들은 제1 하프(half) 그룹(HG1)과 제2 하프 그룹(HG2)으로 구분된다.
제1 하프 그룹(HG1)에 포함된 제1 메모리 스트링들(SR11 내지 SR14)은 비트 라인들(BL1 내지 BL4)에 각각 연결될 수 있다. 제2 하프 그룹(HG2)에 포함된 제2 메모리 스트링들(SR21 내지 SR24)은 비트 라인들(BL1 내지 BL4)에 각각 연결될 수 있다.
제1 메모리 스트링들(SR11 내지 SR14)과 제2 메모리 스트링들(SR21 내지 SR24)은 집적도 향상을 위해 지그재그형으로 배열될 수 있다. 제1 메모리 스트링들(SR11 내지 SR14)과 제2 메모리 스트링들(SR21 내지 SR24)의 배열은 채널기둥들의 배열에 의해 정의된다. 채널기둥들의 배열은 도 2a 내지 도 3b를 참조하여 후술한다.
제1 메모리 스트링들(SR11 내지 SR14)과 제2 메모리 스트링들(SR21 내지 SR24) 각각은 채널기둥에 의해 직렬로 연결된 소스 셀렉트 트랜지스터(SSTa, SSTb 또는 SSTc), 다수의 메모리 셀 트랜지스터들(MC1 내지 MCn; n은 2이상의 자연수), 및 드레인 셀렉트 트랜지스터(DSTa, DSTb 또는 DSTc)를 포함할 수 있다. 제1 메모리 스트링들(SR11 내지 SR14)과 제2 메모리 스트링들(SR21 내지 SR24) 각각은 하나의 드레인 셀렉트 트랜지스터(DSTa) 또는 직렬로 연결된 2개 이상의 드레인 셀렉트 트랜지스터들(DSTa 내지 DSTc)을 포함할 수 있다. 제1 메모리 스트링들(SR11 내지 SR14)과 제2 메모리 스트링들(SR21 내지 SR24) 각각은 하나의 소스 셀렉트 트랜지스터(SSTa) 또는 직렬로 연결된 2개 이상의 소스 셀렉트 트랜지스터들(SSTa 내지 SSTc)을 포함할 수 있다.
메모리 셀 트랜지스터들(MC1 내지 MCn)의 게이트들은 워드 라인들(WL1 내지 WLn)에 연결된다. 제1 하프 그룹(HG1)과 제2 하프 그룹(HG2)은 워드 라인들(WL1 내지 WLn) 각각을 공유한다.
도 1a를 참조하면, 소스 셀렉트 트랜지스터들(SSTa, SSTb, SSTc)의 게이트들은 소스 셀렉트 라인들(SSLa, SSLb, SSLc)에 각각 연결된다. 소스 셀렉트 라인들(SSLa, SSLb, SSLc)은 개별적으로 제어되거나, 서로 연결되어 동시에 제어될 수 있다. 제1 하프 그룹(HG1)과 제2 하프 그룹(HG2)은 소스 셀렉트 라인들(SSLa, SSLb, SSLc) 각각을 공유할 수 있다.
제1 메모리 스트링들(SR11 내지 SR14)에 포함된 드레인 셀렉트 트랜지스터들(DSTa, DSTb, DSTc)의 게이트들은 제1 드레인 셀렉트 라인(DSL1)에 공통으로 연결된다. 제2 메모리 스트링들(SR21 내지 SR24)에 포함된 드레인 셀렉트 트랜지스터들(DSTa, DSTb, DSTc)의 게이트들은 제2 드레인 셀렉트 라인(DSL2)에 공통으로 연결된다. 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)은 개별적으로 제어된다.
도 1a에서 상술한 구조에 따르면, 제1 하프 그룹(HG1)과 제2 하프 그룹(HG2)은 소스 셀렉트 라인(SSLa, SSLb 또는 SSLc)을 공유하지만, 서로 다른 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)에 의해 제어된다. 보다 구체적으로, 제1 드레인 셀렉트 라인(DSL1)은 제1 하프 그룹(HG1)과 비트 라인들(BL1 내지 BL4) 사이의 전기적인 연결을 제어하고, 제2 드레인 셀렉트 라인(DSL2)은 제2 하프 그룹(HG2)과 비트 라인들(BL1 내지 BL4) 사이의 전기적인 연결을 제어할 수 있다. 이로써, 하나의 비트 라인을 선택하고, 제1 및 제2 드레인 셀렉트 라인들(DSL1 및 DSL2) 중 하나를 선택하면, 제1 메모리 스트링들(SR11 내지 SR14) 및 제2 메모리 스트링들(SR21 내지 SR24) 중 하나가 선택될 수 있다.
도 1b를 참조하면, 드레인 셀렉트 트랜지스터들(DSTa, DSTb, DSTc)의 게이트들은 드레인 셀렉트 라인들(DSLa, DSLb, DSLc)에 각각 연결된다. 드레인 셀렉트 라인들(DSLa, DSLb, DSLc)은 개별적으로 제어되거나, 서로 연결되어 동시에 제어될 수 있다. 제1 하프 그룹(HG1)과 제2 하프 그룹(HG2)은 드레인 셀렉트 라인들(DSLa, DSLb, DSLc) 각각을 공유할 수 있다.
제1 메모리 스트링들(SR11 내지 SR14)에 포함된 소스 셀렉트 트랜지스터들(SSTa, SSTb, SSTc)의 게이트들은 제1 소스 셀렉트 라인(SSL1)에 공통으로 연결된다. 제2 메모리 스트링들(SR21 내지 SR24)에 포함된 소스 셀렉트 트랜지스터들(SSTa, SSTb, SSTc)의 게이트들은 제2 소스 셀렉트 라인(SSL2)에 공통으로 연결된다. 제1 소스 셀렉트 라인(SSL1) 및 제2 소스 셀렉트 라인(SSL2)은 개별적으로 제어된다.
도 1b에서 상술한 구조에 따르면, 제1 하프 그룹(HG1)과 제2 하프 그룹(HG2)은 드레인 셀렉트 라인(DSLa, DSLb 또는 DSLc)을 공유하지만, 서로 다른 제1 소스 셀렉트 라인(SSL1) 및 제2 소스 셀렉트 라인(SSL2)에 의해 제어된다. 보다 구체적으로, 제1 소스 셀렉트 라인(SSL1)은 제1 하프 그룹(HG1)과 소스 영역(SA) 사이의 전기적인 연결을 제어하고, 제2 소스 셀렉트 라인(SSL2)은 제2 하프 그룹(HG2)과 소스 영역(SA) 사이의 전기적인 연결을 제어할 수 있다. 이로써, 하나의 비트 라인을 선택하고, 제1 및 제2 소스 셀렉트 라인들(SSL1 및 SSL2) 중 하나를 선택하면, 제1 메모리 스트링들(SR11 내지 SR14) 및 제2 메모리 스트링들(SR21 내지 SR24) 중 하나가 선택될 수 있다.
도 2a 내지 도 3b는 본 발명의 실시 예들에 따른 반도체 장치를 나타내는 사시도들이다. 보다 구체적으로, 도 2a 및 도 2b는 도 1a에 도시된 회로를 구성하는 반도체 장치의 구조를 설명하기 위한 사시도들이며, 도 3a 및 도 3b는 도 1b에 도시된 회로를 구성하는 반도체 장치의 구조를 설명하기 위한 사시도들이다.
도 2a 내지 도 3b를 참조하면, 제1 하프 그룹(HG1) 및 제2 하프 그룹(HG2)은 셀 플러그들(CP) 및 게이트 그룹(GG)을 포함할 수 있다. 셀 플러그들(CP) 각각은 제1 방향(I)을 따라 연장될 수 있다. 셀 플러그들(CP)은 제1 방향(I)에 교차되는 제2 방향(Ⅱ) 및 제3 방향(Ⅲ)을 따라 지그재그로 배열될 수 있다. 제2 방향(Ⅱ) 및 제3 방향(Ⅲ)은 서로 교차될 수 있다. 제3 방향(Ⅲ)을 따라 일렬로 배열된 셀 플러그들(CP)은 열을 구성한다. 셀 플러그들(CP)로 구성된 열들은 제2 방향(Ⅱ)으로 지그재그로 배치될 수 있다.
제1 하프 그룹(HG1)은 제1 내지 K 열들의 셀 플러그들(CP)을 포함하고, 제2 하프 그룹(HG2)은 제K+1 내지 2K 열들의 셀 플러그들(CP)을 포함할 수 있다. 도면은 K값이 4인 경우를 예로 들어 도시하였다. 보다 구체적으로, 도면은 제1 하프 그룹(HG1)이 제1 내지 제4 열(1 내지 4)의 셀 플러그들(CP)을 포함하고, 제2 하프 그룹(HG2)가 제5 내지 제8 열(5 내지 8)의 셀 플러그들(CP)을 포함하는 경우를 도시하였다. 그러나, 본 발명은 이에 제한되지 않고, K값은 2이상의 자연수 일 수 있다. 셀 플러그들(CP)은 게이트 그룹(GG)을 관통하여 소스 영역(SA)에 연결된다.
제1 하프 그룹(HG1) 및 제2 하프 그룹(HG2) 각각은 제2 방향(Ⅱ)으로 서로 이웃한 제1 슬릿(도 2a 및 도 2b에 도시된 S1T 또는 도 3a 및 도 3b에 도시된 S1L)과 제2 슬릿(S2) 사이에 배치된다. 본 발명의 실시 예에 따른 반도체 장치는 제제2 슬릿들(S2)에 의해 분리된 다수의 게이트 그룹들(GG)을 포함할 수 있다. 각각의 게이트 그룹(GG)은 서로 이웃한 제2 슬릿들(S2) 사이에 배치될 수 있다.
게이트 그룹(GG)은 소스 영역(SA)과 비트 라인(BL1) 사이에 배치될 수 있다. 인식의 편의를 위해, 도면에는 하나의 비트 라인(BL1)을 예시하였다. 비트 라인(BL1)과 셀 플러그들(CP)의 연결관계는 다양하게 설계될 수 있다. 도면에는 비트 라인(BL1)과 셀 플러그들(CP)의 구체적인 연결관계를 도시하지 않았으나, 비트 라인(BL1)은 그에 대응되는 셀 플러그(CP)에 직접 접촉되거나, 컨택 플러그를 경유하여 그에 대응되는 셀 플러그(CP)에 전기적으로 연결될 수 있다. 하나의 비트 라인(BL1)은 제1 하프 그룹(HG1)의 셀 플러그들(CP) 중 하나와 제2 하프 그룹(HG2)의 셀 플러그들(CP) 중 하나에 공통으로 연결될 수 있다. 비트 라인(BL1)은 전기적인 신호를 전송할 수 있도록 도전물로 형성된다.
게이트 그룹(GG)은 수평 도전패턴들(HR), 적어도 하나의 제1 하프 도전패턴들(HFa1 내지 HFc1), 적어도 하나의 제2 하프 도전패턴들(HFa2 내지 HFc2), 제1 수직 도전패턴(PP1) 및 제2 수직 도전패턴(PP2)을 포함한다. 제1 수직 도전패턴(PP1)과 제2 수직 도전패턴(PP2)은 서로 이웃한 제2 슬릿들(S2) 사이에 배치된 제1 슬릿(S1T 또는 S1L)에 의해 서로 분리된다. 이하, 제1 슬릿(S1T 또는 S1L)의 일측에 인접하고 제1 하프 그룹(HG1)이 배치된 영역을 반도체 장치의 제1 영역으로 정의하고, 제1 슬릿(S1T 또는 S1L)의 타측에 인접하고 제2 하프 그룹(HG2)이 배치된 영역을 반도체 장치의 제2 영역으로 정의한다.
제1 수직 도전패턴(PP1)과 제2 수직 도전패턴(PP2)은 제2 방향(Ⅱ)으로 연장되어 다수의 셀 플러그들(CP)에 마주한다. 제1 수직 도전패턴(PP1) 및 제2 수직 도전패턴(PP2)은 제1 도전물로 형성될 수 있다. 제1 도전물은 도프트 실리콘막, 금속 실리사이드막 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 저저항 배선을 위한, 제1 도전물로서 텅스텐 등이 이용될 수 있다. 제1 수직 도전패턴(PP1)과 제2 수직 도전패턴(PP2)은 제1 슬릿(S1T 또는 S1L)을 기준으로 대칭된 구조로 형성될 수 있다.
제1 하프 도전패턴들(HFa1 내지 HFc1) 각각은 제1 수직 도전패턴(PP1)으로부터 제1 영역을 향하여 연장된다. 제1 수직 도전패턴(PP1)은 제1 하프 도전패턴들(HFa1 내지 HFc1)보다 제1 방향(I)으로 돌출될 수 있다. 제1 하프 도전패턴들(HFa1 내지 HFc1)은 제1 방향(I)으로 서로 이격되어 적층될 수 있다.
제2 하프 도전패턴들(HFa2 내지 HFc2) 각각은 제2 수직 도전패턴(PP2)으로부터 제2 영역을 향하여 연장된다. 제2 수직 도전패턴(PP2)은 제2 하프 도전패턴들(HFa2 내지 HFc2)보다 제1 방향(I)으로 돌출될 수 있다. 제2 하프 도전패턴들(HFa2 내지 HFc2)은 제1 방향(I)으로 서로 이격되어 적층될 수 있다. 제2 하프 도전패턴들(HFa2 내지 HFc2)은 제1 하프 도전패턴들(HFa1 내지 HFc1)과 동일한 층에 배치될 수 있다.
수평 도전패턴들(HR) 각각은 서로 이웃한 제2 슬릿들(S2) 사이에 배치되고, 제1 영역으로부터 제2 영역을 향하여 연장된다. 수평 도전패턴들(HR) 각각은 제1 하프 도전패턴들(HFa1 내지 HFc1) 및 제2 하프 도전패턴들(HFa2 내지 HFc2)에 중첩된다. 제1 슬릿(S1T 또는 S1L)은 수평 도전패턴들(HR)을 관통하지 않도록 형성된다. 수평 도전패턴들(HR)은 제1 방향(I)으로 서로 이격되어 적층될 수 있다.
제1 하프 그룹(HG1)의 셀 플러그들(CP)은 제1 하프 도전패턴들(HFa1 내지 HFc1)을 관통하여 소스 영역(SA)을 향해 연장된다. 제2 하프 그룹(HG2)의 셀 플러그들(CP)은 제2 하프 도전패턴들(HFa2 내지 HFc2)을 관통하여 소스 영역(SA)을 향해 연장된다. 제1 하프 그룹(HG1) 및 제2 하프 그룹(HG2)의 셀 플러그들(CP)은 수평 도전패턴들(HR) 각각을 공유한다. 수평 도전패턴들(HR) 각각은 제1 및 제2 하프 그룹들(HG1, HG2)의 셀 플러그들(CP)에 의해 관통된다.
도 2a 및 도 2b를 참조하면, 제1 하프 도전패턴들(HFa1 내지 HFc1) 및 제1 수직 도전패턴(PP1)은 비트 라인(BL1)에 인접한 제1 드레인 셀렉트 라인(DSL1)을 형성할 수 있다. 제2 하프 도전패턴들(HFa2 내지 HFc2) 및 제2 수직 도전패턴(PP2)은 비트 라인(BL1)에 인접한 제2 드레인 셀렉트 라인(DSL2)을 형성할 수 있다. 제1 드레인 셀렉트 라인(DSL1)과 제2 드레인 셀렉트 라인(DSL2)은 제1 슬릿(S1T)을 기준으로 대칭된 구조로 형성될 수 있다.
수평 도전패턴들(HR)은 워드 라인들(WL1 내지 WLn) 및 적어도 한층의 소스 셀렉트 라인들(SSLa, SSLb, SSLc)을 포함할 수 있다. 워드 라인들(WL1 내지 WLn)은 제1 및 제2 하프 도전패턴들(HFa1 내지 HFc1 및 HFa2 내지 HFc2)과 소스 영역(SA) 사이에 서로 이격되어 적층된다. 소스 셀렉트 라인들(SSLa, SSLb, SSLc)은 워드 라인들(WL1 내지 WLn)과 소스 영역(SA) 사이에 배치된다. 소스 셀렉트 라인들(SSLa, SSLb, SSLc)은 서로 이격되어 적층된다.
도 3a 및 도 3b를 참조하면, 제1 하프 도전패턴들((HFa1 내지 HFc1) 및 제1 수직 도전패턴(PP1)은 소스 영역(SA)에 인접한 제1 소스 셀렉트 라인(SSL1)을 형성할 수 있다. 제2 하프 도전패턴들(HFa2 내지 HFc2) 및 제2 수직 도전패턴(PP2)은 소스 영역(SA)에 인접한 제2 소스 셀렉트 라인(SSL2)을 형성할 수 있다. 제1 소스 셀렉트 라인(SSL1)과 제2 소스 셀렉트 라인(SSL2)은 제1 슬릿(S1L)을 기준으로 대칭된 구조로 형성될 수 있다.
수평 도전패턴들(HR)은 워드 라인들(WL1 내지 WLn) 및 적어도 한층의 드레인 셀렉트 라인들(DSLa, DSLb, DSLc)을 포함할 수 있다. 워드 라인들(WL1 내지 WLn)은 제1 및 제2 하프 도전패턴들(HFa1 내지 HFc1 및 HFa2 내지 HFc2)과 비트 라인(BL1) 사이에 서로 이격되어 적층된다. 드레인 셀렉트 라인들(DSLa, DSLb, DSLc)은 워드 라인들(WL1 내지 WLn)과 비트 라인(BL1) 사이에 배치된다. 드레인 셀렉트 라인들(DSLa, DSLb, DSLc)은 서로 이격되어 적층된다.
도 2a 내지 도 3b를 참조하면, 제1 및 제2 하프 도전패턴들(HFa1 내지 HFc1 및 HFa2 내지 HFc2)과 수평 도전패턴들(HR)은 제2 도전물로 형성될 수 있다. 제2 도전물은 제1 도전물과 동일하거나, 제1 도전물과 상이한 물질일 수 있다. 제2 도전물은 도프트 실리콘, 실리사이드, 및 금속 중 적어도 어느 하나를 포함할 수 있다. 저저항 배선을 위해, 제2 도전물은 텅스텐 등과 같이 저항이 낮은 금속을 포함할 수 있다.
셀 플러그들(CP) 각각은 채널기둥(CH)을 포함할 수 있다. 셀 플러그들(CP)의 채널기둥들(CH)은 제1 채널기둥들과 제2 채널기둥들로 구분될 수 있다. 제1 채널기둥들은 제1 하프 그룹(HG1)에 속하여, 제1 영역에서 제1 하프 도전패턴들(HFa1 내지 HFc1)을 관통한다. 제2 채널기둥들은 제2 하프 그룹(HG2)에 속하여, 제2 영역에서 제2 하프 도전패턴들(HFa2 내지 HFc2)을 관통한다.
채널기둥(CH)은 반도체막으로 형성될 수 있다. 예를 들어, 채널기둥(CH)은 실리콘막으로 형성될 수 있다. 채널기둥(CH)은 게이트 그룹(GG)을 관통하는 홀 내부에 배치된다.
채널기둥(CH)은 게이트 그룹(GG)을 관통하는 코어 절연막(CO)을 감싸는 박막일 수 있다. 코어 절연막(CP)은 게이트 그룹(GG)을 관통하는 홀의 중심 영역을 채울 수 있으며, 채널기둥(CH)은 홀의 표면 형상을 따라 형성될 수 있다. 코어 절연막(CO)은 채널기둥(CH)보다 낮은 높이로 형성될 수 있다. 이 경우, 셀 플러그들(CP) 각각은 캡핑도전패턴(CAP)을 더 포함할 수 있다. 캡핑도전패턴(CAP)은 코어 절연막(CO)의 상면 및 채널기둥(CH)의 상단에 의해 정의되는 홀의 상단 중심부를 채우도록 코어 절연막(CO) 상에 형성될 수 있다. 캡핑도전패턴(CAP)은 채널기둥(CH)에 직접 접촉될 수 있다. 캡핑도전패턴(CAP)은 제1 도전형의 불순물이 도핑된 반도체막으로 형성될 수 있다. 제1 도전형의 불순물은 n 타입 불순물일 수 있다. 보다 구체적으로, 캡핑도전패턴(CAP)은 n형 불순물이 도핑된 도프트 실리콘막일 수 있다. 캡핑도전패턴(CAP)은 드레인 정션으로 이용될 수 있다.
한편, 도면에 도시되진 않았으나, 캡핑도전패턴(CAP) 및 코어 절연막(CO)은 생략될 수 있다. 이 경우, 채널기둥(CH)은 홀의 중심 영역을 완전히 채우도록 형성될 수 있다.
도 2a 및 도 3a를 참조하면, 채널기둥(CH)은 소스 영역(SA) 내부로 연장될 수 있다. 소스 영역(SA)의 일부는 채널기둥(CH)의 측벽에 접촉되도록 채널기둥(CH)의 측벽을 향하여 돌출될 수 있다.
셀 플러그들(CP) 각각은 제1 다층 메모리 패턴(ML1) 및 제2 다층 메모리 패턴(ML2)을 더 포함할 수 있다. 제1 다층 메모리 패턴(ML1)은 채널기둥(CH)과 게이트 그룹(GG)의 계면을 따라 연장될 수 있다. 제2 다층 메모리 패턴(ML2)은 채널기둥(CH)과 소스 영역(SA)의 계면을 따라 연장될 수 있다. 제1 다층 메모리 패턴(ML1)과 제2 다층 메모리 패턴(ML2)은 채널기둥(CH)의 측벽을 향해 돌출되어 채널기둥(CH)의 측벽에 접촉되도록 돌출된 소스 영역(SA)의 컨택부에 의해 서로 분리될 수 있다. 소스 영역(SA)과 채널기둥(CH) 사이의 제2 다층 메모리 패턴(ML2)은 게이트 절연막으로 이용될 수 있다.
도 2b 및 도 3b를 참조하면, 채널기둥(CH)은 소스 영역(SA)에 접촉된 바닥면을 포함할 수 있다. 셀 플러그들(CP) 각각은 채널기둥(CH)의 측벽을 감싸는 다층 메모리 패턴(ML)을 포함할 수 있다. 다층 메모리 패턴(ML)은 채널기둥(CH)과 게이트 그룹(GG)의 계면을 따라 연장될 수 있다. 채널기둥(CH)의 바닥면은 다층 메모리 패턴(ML)을 관통하여 소스 영역(SA)에 직접 접촉될 수 있다.
도 2a 내지 도 3b에 도시되진 않았으나, 수평 도전패턴들(HR), 제1 하프 도전패턴들(HFa1 내지 HFc1) 및 제2 하프 도전패턴들(HFa2 내지 HFc2) 각각과 다층 메모리 패턴(ML1 또는 ML) 사이에 이들의 직접적인 접촉을 방지하는 베리어막이 더 형성될 수 있다. 베리어막은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등을 포함할 수 있다.
도 2a 내지 도 3b를 참조하면, 드레인 셀렉트 라인(DSL1, DSL2, DSLa, DSLb 또는 DSLc)과 소스 셀렉트 라인(SSLa, SSLb, SSLc, SSL1 또는 SSL2) 사이에 배치된 다층 메모리 패턴(ML1 또는 ML)의 일부는 게이트 절연막으로 이용될 수 있다.
다층 메모리 패턴들(ML1, ML2, ML) 각각은 채널기둥(CH)을 감싸는 터널 절연막, 터널 절연막을 감싸는 데이터 저장막, 및 데이터 저장막을 감싸는 블로킹 절연막을 포함할 수 있다. 데이터 저장막은 워드 라인들(WL1 내지 WLn)과 채널기둥(CH) 사이의 전압 차이에 의해 유발되는 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩이 가능한 질화막으로 형성될 수 있다. 이외에도, 데이터 저장막은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 블로킹 절연막은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막을 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
소스 영역(SA)은 제2 방향(Ⅱ) 및 제3 방향(Ⅲ)을 따라 확장될 수 있다. 소스 영역(SA)은 제1 도전형의 불순물을 포함하는 적어도 하나의 도프트 실리콘막으로 형성될 수 있다. 제1 도전형의 불순물은 n형 불순물일 수 있다. 제2 슬릿들(S2)은 소스 영역(SA)까지 연장될 수 있다. 도면에 도시되진 않았으나, 소스 영역(SA)은 제2 슬릿들(S2) 내부에 배치된 소스 컨택 라인(미도시)으로부터 전기적인 신호를 인가받을 수 있다.
제1 슬릿(S1T 또는 S1L)은 제1 하프 도전패턴들(HFa1 내지 HFc1)과 제2 하프 도전패턴들(HFa2 내지 HFc2) 사이를 분리하되, 수평도전패턴들(HR)을 분리하지 않도록, 제1 방향(I)으로 제2 슬릿(S2)보다 짧게 형성된다.
본 발명의 실시 예는 제1 슬릿(S1T 또는 S1L)이 차지하는 수평적인 공간을 최소화할 수 있는 폭으로 제1 슬릿(S1T 또는 S1L)을 형성한다. 이에 따라, 제1 수직 도전패턴(PP1)과 제2 수직 도전패턴(PP2) 사이에서 개구된 제1 슬릿(S1T 또는 S1L)의 제1 폭(W1)은 게이트 그룹들(GG) 사이에서 개구된 제2 슬릿(S2)의 제2 폭(W2)보다 좁을 수 있다. 본 발명의 실시 예는 제1 슬릿(S1T 또는 S1L)이 차지하는 수평적인 공간을 최소화함으로써 반도체 장치의 집적도를 향상시킬 수 있다.
본 발명의 실시 예는 제1 슬릿(S1T 또는 S1L)에 인접한 제K열(4)과 제K+1열(5) 사이에 셀 플러그들(CP)와 동일한 구조의 더미 플러그를 배치하지 않는다. 본 발명의 실시 예는 더미 플러그의 배치를 생략하여 반도체 장치의 집적도를 향상시킬 수 있다. 더미 플러그의 배치가 생략되어, 제K열(4)과 제K+1열(5) 사이가 가까워질 수 있다. 이 경우, 제K열(4)과 제K+1열(5)이 제1 슬릿(S1T 또는 S1L)의 배치영역을 침범할 수 있다. 이와 같이, 제K열(4)과 제K+1열(5)의 오버레이 마진이 충분히 확보되지 않으면, 제1 슬릿(S1T 또는 S1L)을 향하는 제K열(4)의 일측과 제K+1열(5)의 일측이 제1 하프 도전패턴들(HFa1 내지 HFc1)과 제2 하프 도전패턴들(HFa2 내지 HFc2)로 덮이지 않을 수 있다. 본 발명의 실시 예에 따르면, 제1 슬릿(S1T 또는 S1L)의 양측벽 상에 형성되는 제1 수직 도전패턴(PP1)과 제2 수직 도전패턴(PP2)으로 제K열(4)과 제K+1열(5)의 측벽을 덮을 수 있다. 따라서, 본 발명의 실시 예는 더미 플러그를 생략하여 제K열(4)과 제K+1열(5)의 오버레이 마진이 부족하더라도, 제K열(4)과 제K+1열(5)을 따라 배치된 셀렉트 트랜지스터의 전기적 특성을 제1 수직 도전패턴(PP1)과 제2 수직 도전패턴(PP2)을 통해 확보할 수 있다.
도 4는 본 발명의 실시 예에 따른 하프 도전패턴들, 수직 도전패턴들 및 홀들의 구조를 설명하기 위한 사시도이다. 도 4에 도시된 구조는 도 2a 및 도 2b에 도시된 제1 및 제2 드레인 셀렉트 라인들에 적용되거나, 도 3a 및 도 3b에 도시된 제1 및 제2 소스 셀렉트 라인들에 적용될 수 있다.
도 4를 참조하면, 제1 수직 도전패턴(PP1)으로부터 제1 영역(A1)을 향해 연장된 제1 하프 도전패턴들(HFa1 내지 HFc1)은 제1 내지 K 열들의 홀들(H1 내지 H4)에 의해 관통될 수 있다. 제2 수직 도전패턴(PP2)으로부터 제2 영역(A2)을 향해 연장된 제2 하프 도전패턴들(HFa2 내지 HFc2)은 제K+1 내지 2K 열들의 홀들(H5 내지 H8)에 의해 관통될 수 있다. 제1 내지 2K 열들의 홀들(H1 내지 H8)의 배열은 도 2a 내지 도 3b에서 상술한 제1 내지 2K 열들의 셀 플러그들의 배열과 동일하다. 도 2a 내지 도 3b에 도시된 제1 내지 K 열들(1 내지 4)에 포함된 제1 채널기둥들은 제1 내지 제K 열들의 홀들(H1 내지 H4)의 내부에 배치된다. 도 2a 내지 도 3b에 도시된 제K+1 내지 2K 열들(5 내지 8)에 포함된 제2 채널기둥들은 제K+1 내지 2K 열들의 홀들(H5 내지 H8)의 내부에 배치된다.
제1 하프 도전패턴들(HFa1 내지 HFc1)을 관통하는 제1 내지 제K 열들의 홀들(H5 내지 H4) 중 제K 열의 홀(H4)이 제1 수직 도전패턴(PP1)에 인접하여 배치된다. 제2 하프 도전패턴들(HFa2 내지 HFc2)을 관통하는 제K+1 내지 2K 열들의 홀들(H6 내지 H8) 중 제K+1열의 홀(H5)이 제2 수직 도전패턴(PP2)에 인접하여 배치된다.
제1 내지 2K 열들의 홀들(H1 내지 H8)은 반도체 장치의 고집적화를 위해 최소화된 거리로 이격될 수 있다. 특히, 제1 수직 도전패턴(PP1)에 인접하게 배치된 제K열의 홀(H4)은 제1 수직 도전패턴(PP1)의 측벽과 공면을 이루는 측벽을 포함할 수 있다. 또한, 제2 수직 도전패턴(PP2)에 인접하게 배치된 제K+1열의 홀(H5)은 제2 수직 도전패턴(PP2)의 측벽과 공면을 이루는 측벽을 포함할 수 있다.
제1 내지 K-1 열들의 홀들(H1 내지 H3)은 제1 수직 도전패턴(PP1)으로부터 이격되어 배치되고, 제K+2 내지 2K 열들의 홀들(H6 내지 H8)은 제2 수직 도전패턴(PP2)으로부터 이격되어 배치된다.
제1 수직 도전패턴(PP1)은 제1 하프 도전패턴들(HFa1 내지 HFc1) 중 최상층 하프 도전패턴(HFc1)보다 제1 방향(I)으로 돌출될 수 있다. 제2 수직 도전패턴(PP2)은 제2 하프 도전패턴들(HFa2 내지 HFc2) 중 최상층 하프 도전패턴(HFc2)보다 제1 방향(I)으로 돌출될 수 있다. 도면에 도시하진 않았으나, 제1 수직 도전패턴(PP1) 및 제2 수직 도전패턴(PP2) 각각의 높이는 최상층 하프 도전패턴들(HFc1, HFc2)보다 돌출되지 않도록 제어될 수 있다. 예를 들어, 제1 수직 도전패턴(PP1) 및 제2 수직 도전패턴(PP2) 각각의 높이는 최상층 하프 도전패턴들(HFc1, HFc2)의 상면과 동일한 높이로 제어될 수 있다. 또는 제1 수직 도전패턴(PP1) 및 제2 수직 도전패턴(PP2) 각각의 높이는 최상층 하프 도전패턴들(HFc1, HFc2)의 상면보다 낮게 제어될 수 있다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 수직 도전패턴들 및 셀 플러그들의 배열을 설명하기 위한 확대 단면도들이다. 도 5a에 도시된 셀 플러그들은 도 2a 내지 도 3b에 도시된 제K열(4)과 제K+1열(5)에 대응된다. 도 5b에 도시된 셀 플러그들은 도 2a 내지 도 3b에 도시된 제K-1열(3)과 제K+2열(6)에 대응된다. 인식의 편의를 위해, 도 5a 및 도 5b는 제K열의 셀 플러그를 CP4로, 제K+1열의 셀 플러그를 CP5로, 제K-1열의 셀 플러그를 CP3로, 제K+2열의 셀 플러그를 CP6로 나타낸다. 또한, 도 5a 및 도 5b는 제K열의 셀 플러그(CP4) 및 제K-1열의 셀 플러그(CP3)의 제1 채널기둥들을 CH14 및 CH13로 나타내고, 제K+1열의 셀 플러그(CP5) 및 제K+2열의 셀 플러그(CP6)의 제2 채널기둥들을 CH25 및 CH26로 나타낸다.
도 5a 및 도 5b를 참조하면, 제1 채널기둥들(CH14, CH13)은 제1 하프 도전패턴들(HFa1 내지 HFc1)을 관통하는 홀들(H4, H3) 내부에 배치되고, 제2 채널기둥들(CH25, CH26)은 제2 하프 도전패턴들(HFa2 내지 HFc2)을 관통하는 홀들(H5, H6) 내부에 배치된다. 제1 채널기둥들(CH14, CH13) 및 제2 채널기둥들(CH25, CH26) 각각은 도 2a 내지 도 3b에서 상술한 바와 같이 터널 절연막(TI), 데이터 저장막(DL), 및 블로킹 절연막(BI)을 포함하는 다층 메모리 패턴으로 둘러싸인다.
반도체 장치의 고집적화를 위해, 본 발명의 실시 예는 셀 플러그들(CP3, CP4, CP5, CP6)을 가능한 조밀하게 배치할 수 있다. 이 경우, 도 5a에 도시된 바와 같이 제1 슬릿(S1T 또는 S1L)에 인접한 제K열의 홀(H4)의 측벽 일부는 제1 수직 도전패턴(PP1)의 측벽과 공면을 이루고, 제1 슬릿(S1T 또는 S1L)에 인접한 제K+1열의 홀(H5)의 측벽 일부는 제2 수직 도전패턴(PP2)의 측벽과 공면을 이룰 수 있다.
도 5a를 참조하면, 제1 슬릿(S1T 또는 S1L)의 양측벽 상에 형성된 제1 수직 도전패턴(PP1) 및 제2 수직 도전패턴(PP2)은 제1 슬릿(S1T 또는 S1L)에 인접한 제K열의 제1 채널기둥(CH14) 및 제K+1열의 제2 채널기둥(CH25)에 의해 정의되는 셀렉트 트랜지스터들의 전기적인 특성을 개선할 수 있다.
본 발명의 실시 예와 다르게, 제1 수직 도전패턴(PP1) 및 제2 수직 도전패턴(PP2)이 생략되고, 제1 슬릿(S1T 또는 S1L)을 향하는 제K열의 홀(H4)과 제K+1열의 홀(H5)의 측벽들 일부가 도전패턴에 중첩되지 않을 수 있다. 이 경우, 반도체 장치의 동작 동안, 제1 슬릿(S1T 또는 S1L)을 향하는 제K열의 제1 채널기둥(CH14) 및 제K+1열의 제2 채널기둥(CH25)의 일부에 채널이 형성되지 않아 동작 불량이 야기될 수 있다.
본 발명의 실시 예는, 제1 슬릿(S1T 또는 S1L)을 향하는 제K열의 제1 채널기둥(CH14)에 마주하는 제1 수직 도전패턴(PP1)을 통해 제K열의 제1 채널기둥(CH14)에 의해 정의되는 셀렉트 트랜지스터의 오프 특성 및 온 전류를 확보하여 반도체 장치의 동작 신뢰성을 개선할 수 있다. 또한, 본 발명의 실시 예는 제1 슬릿(S1T 또는 S1L)을 향하는 제K+1열의 제2 채널기둥(CH25)에 마주하는 제2 수직 도전패턴(PP2)을 통해 제K+1열의 제2 채널기둥(CH25)에 의해 정의되는 셀렉트 트랜지스터의 오프 특성 및 온 전류를 확보하여 반도체 장치의 동작 신뢰성을 개선할 수 있다.
제K열의 제1 채널기둥(CH14)과 제1 수직 도전패턴(PP1) 사이와, 제K+1열의 제2 채널기둥(CH25)과 제2 수직 도전패턴(PP2) 사이는 제1 거리(L1)로 이격될 수 있다.
도 5b를 참조하면, 도 5a에서 상술한 제K열의 제1 채널기둥(CH14)을 제외한 나머지 제1 채널기둥들(예를 들어, CH3)은 제1 수직 도전패턴(PP1)으로부터 제1 거리(L1)보다 큰 제2 거리(L2)로 이격될 수 있다. 도 5a에서 상술한 제K+1열의 제2 채널기둥(CH25)을 제외한 나머지 제2 채널기둥들(예를 들어, CH26)은 제2 수직 도전패턴(PP2)으로부터 제1 거리(L1)보다 큰 제2 거리(L2)로 이격될 수 있다.
도 5a 및 도 5b를 참조하면, 제1 하프 도전패턴들(HFa1 내지 HFc1)은 서로 다른 높이에 배치될 수 있다. 제2 하프 도전패턴들(HFa2 내지 HFc2) 또한 서로 다른 높이에 배치될 수 있다. 제1 하프 도전패턴들(HFa1 내지 HFc1) 및 제2 하프 도전패턴들(HFa2 내지 HFc2)은 계단 구조로 패터닝되지 않고, 제1 하프 도전패턴들(HFa1 내지 HFc1) 중 한층과 제2 하프 도전패턴들(HFa2 내지 HFc2) 중 한층에 컨택 플러그들(미도시)이 각각 접촉될 수 있다.
본 발명의 실시 예에 따르면, 제1 하프 도전패턴들(HFa1 내지 HFc1)은 제1 슬릿(S1T 또는 S1L)의 측벽에 배치된 제1 수직 도전패턴(PP1)에 의해 서로 연결된다. 이에 따라, 제1 하프 도전패턴들(HFa1 내지 HFc1)의 적층 수와 무관하게, 제1 하프 도전패턴들(HFa1 내지 HFc1) 중 어느 하나의 패턴에 전기적인 신호를 인가함으로써, 제1 하프 도전패턴들(HFa1 내지 HFc1) 및 제1 수직 도전패턴(PP1) 모두에 전기적인 신호를 전달할 수 있다. 제2 하프 도전패턴들(HFa2 내지 HFc2)은 제2 수직 도전패턴(PP2)에 의해 서로 연결된다. 따라서, 제2 하프 도전패턴들(HFa2 내지 HFc2) 중 어느 하나의 패턴에 전기적인 신호를 인가함으로써, 제2 하프 도전패턴들(HFa2 내지 HFc2) 및 제2 수직 도전패턴(PP2) 모두에 전기적인 신호를 전달할 수 있다.
도 6a 내지 도 6k는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 도 6a 내지 도 6k는 도 2a에 도시된 반도체 장치의 제조방법 일례를 나타낸다.
도 6a를 참조하면, 제1 소스막(101)이 제공된다. 도면에 도시되진 않았으나, 제1 소스막(101)은 구동 회로가 형성된 기판 상에 형성될 수 있다. 제1 소스막(101)은 제1 도전형의 불순물을 포함하는 도프트 실리콘막일 수 있다. 제1 도전형의 불순물을 n형 불순물일 수 있다. 제1 소스막(101)을 형성하기 전, 제1 도전형과 다른 제2 도전형의 불순물을 포함하는 웰 구조(미도시)를 기판 상에 형성할 수 있다. 이 경우, 제1 소스막(101)은 웰 구조 상에 배치된다. 도면에 도시되진 않았으나, 기판과 웰 구조 사이에는 구동 회로를 구성하는 트랜지스터들 및 구동 회로를 덮는 절연막, 구동 회로에 연결된 컨택 플러그들 및 라우팅 배선들이 배치될 수 있다. 상기에서 제2 도전형의 불순물은 p형 불순물일 수 있다.
이어서, 제1 소스막(101) 상에 희생 소스막(105)을 형성할 수 있다. 희생 소스막(105)은 제1 소스막(101)과 다른 식각률을 갖는 물질막으로 형성될 수 있다. 예를 들어 희생 소스막(105)은 언도프 실리콘막일 수 있다. 희생 소스막(105)을 형성하기 전, 제1 소스막(101) 상에 보호막(103)을 먼저 형성할 수 있다. 보호막(103)은 제1 소스막(101) 및 희생 소스막(105)과 다른 식각률을 갖는 물질막으로 형성될 수 있다. 예를 들어, 보호막(103)은 산화막으로 형성될 수 있다.
이 후, 희생 소스막(105) 상에 소스 절연막(107)을 형성할 수 있다. 이어서, 소스 절연막(107) 상에 적층 그룹(SG)을 형성할 수 있다. 적층 그룹(SG)은 제1 적층체(ST1) 및 제2 적층체(ST2)를 포함할 수 있다. 제1 적층체(ST1)는 하프 도전패턴들을 위한 적층체로 정의하고, 제2 적층체(ST2)는 수평 도전패턴들을 위한 적층체로 정의한다.
제1 적층체(ST1)는 적어도 한 쌍의 제1 물질막(115) 및 제2 물질막(117)을 교대로 적층하여 형성할 수 있다. 제2 적층체(ST2)는 제3 물질막들(111) 및 제4 물질막들(113)을 교대로 적층하여 형성할 수 있다. 제2 적층체(ST2)는 제1 적층체(ST1)를 형성하는 단계 이전에 형성될 수 있다.
제1 물질막(115) 및 제3 물질막(111)은 동일한 물질로 형성될 수 있다. 제2 물질막(117) 및 제4 물질막(113)은 동일한 물질로 형성될 수 있다. 제2 물질막(117) 및 제4 물질막(113)은 제1 물질막(115) 및 제3 물질막(111)과 상이한 물질로 형성될 수 있다.
제1 경우로서, 제2 물질막(117) 및 제4 물질막(113)은 제1 절연물로 형성되고, 제1 물질막(115) 및 제3 물질막(111)은 제2 물질막(117) 및 제4 물질막(113)과 다른 식각률을 갖는 희생용 제2 절연물로 형성될 수 있다. 제1 절연물은 층간 절연막 역할을 할 수 있는 다양한 물질 중 선택될 수 있으며, 예를 들어 실리콘 산화막을 포함할 수 있다. 제2 절연물은 제1 절연물과 식각률 차이가 큰 다양한 물질 중 선택될 수 있으며, 예를 들어 실리콘 질화막을 포함할 수 있다.
제2 경우로서, 제2 물질막(117) 및 제4 물질막(113)은 상술한 제1 절연물로 형성되고, 제1 물질막(115) 및 제3 물질막(111)은 도전물로 형성될 수 있다. 도전물은 도프트 실리콘막, 금속 실리사이드막, 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 저저항 배선을 위해 도전물로서 텅스텐 등의 저저항 금속이 이용될 수 있다.
제3 경우로서, 제1 물질막(115) 및 제3 물질막(111)은 게이트 도전물로 형성되고, 제2 물질막(117) 및 제4 물질막(113)은 제1 물질막(115) 및 제3 물질막(111)과 다른 식각률을 갖는 희생 도전물로 형성될 수 있다. 게이트 도전물은 도프트 실리콘막, 금속 실리사이드막 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 희생 도전물은 게이트 도전물과 식각률 차이가 큰 다양한 물질 중 선택될 수 있다. 보다 구체적으로, 게이트 도전물은 도프트 실리콘막으로 형성되고, 희생 도전물은 언도프 실리콘막으로 형성될 수 있다.
이어서, 적층 그룹(SG) 상에 마스크막(121) 및 식각 정지막(123)을 순차로 적층할 수 있다. 마스크막(121)은 질화막을 포함할 수 있다. 식각 정지막(123)은 실리콘막을 포함할 수 있다.
도 6b를 참조하면, 포토 리소그래피 공정을 이용하여 식각 정지막(123) 포토레지스트 패턴(127)을 형성한다. 이 후, 포토레지스트 패턴(127)을 식각 베리어로 이용한 식각 공정으로 식각 정지막(123), 하드 마스크막(121) 및 제1 적층체(ST1)를 식각한다. 이로써, 제1 예비 슬릿(129A)이 형성될 수 있다. 제1 예비 슬릿(129A)은 도 2a 내지 도 3b에 도시된 제3 방향(Ⅲ)을 따라 웨이브 형으로 형성되거나, 스트레이트 형으로 형성될 수 있다.
제1 예비 슬릿(129A)은 제1 적층체(ST1)의 최하층에 배치된 제1 물질막(115)의 상면을 노출시키는 깊이로 형성되며, 제1 적층체(ST1)를 완전히 관통하지 않을 수 있다. 즉, 제2 적층체(ST2)와 제1 예비 슬릿(129A) 사이에 한 층의 제1 물질막(115)이 잔류될 수 있다.
도 6c를 참조하면, 제1 예비 슬릿(129A) 형성 후, 포토레지스트 패턴을 제거하여 식각 정지막(123)을 노출시킬 수 있다. 이어서, 잔류하는 제1 적층체(ST1), 마스크막(121) 및 식각 정지막(123)에 의해 정의되는 제1 예비 슬릿(129A)의 표면 상에 제5 물질막(131)을 형성한다. 제5 물질막(131)은 제1 예비 슬릿(129A)의 중심 영역을 채우지 않는 두께로 형성되고, 식각 정지막(123)의 상부면 상부로 연장될 수 있다.
도 6a에서 상술한 제1 경우에, 제5 물질막(131)은 제2 물질막(117) 및 제4 물질막(113)과 식각률이 다른 희생물로 형성될 수 있다. 희생물은 도 6a에서 상술한 제2 절연물로 형성될 수 있다. 또는 도 6a에서 상술한 제1 경우에, 제5 물질막(131)은 제2 물질막(117) 및 제4 물질막(113)과 식각률이 다른 제1 도전물로 형성될 수 있다. 도 6a에서 상술한 제2 및 제3 경우에도 제5 물질막(131)은 제1 도전물로 형성될 수 있다. 제1 도전물은 도프트 실리콘막, 금속막 및 금속 실리사이드막 등 다양한 도전물 중 선택될 수 있다.
제5 물질막(131)이 제1 도전물로 형성된 경우, 제1 도전물을 형성하기 전 베리어막(미도시)을 더 형성할 수 있다. 이 경우, 제5 물질막(131)은 베리어막 상에 형성될 수 있다. 베리어막은 제2 물질막(117)이 배치된 층에 형성되는 제1 절연물과 제1 도전물 사이의 직접적인 접촉을 방지할 수 있다. 베리어막은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등을 포함할 수 있다.
도 6d를 참조하면, 에치-백(etch-back) 공정을 이용하여 제5 물질막을 식각한다. 이로써, 제5 물질막은 제1 예비 슬릿(129A)의 양측벽 상에 수직 패턴들(131P)로서 잔류되고, 식각 정지막(123)의 상면이 노출될 수 있다. 수직 패턴들(131P)은 제1 예비 슬릿(129A)보다 낮은 높이로 잔류할 수 있다.
에치-백 공정은 제1 적층체(ST1)의 최하층에 배치된 제1 물질막(115)이 식각되어 제1 예비 슬릿(129A)으로부터 연장된 슬릿 연장부(129B)가 정의될 수 있도록 제어될 수 있다. 또는 에치-백 공정과 구분되는 별도의 식각 공정을 통해 제1 적층체(ST1)의 최하층에 배치된 제1 물질막(115)을 식각하여 제1 예비 슬릿(129A)으로부터 연장된 슬릿 연장부(129B)를 형성할 수 있다. 슬릿 연장부(129B)는 제2 적층체(ST2)의 최상층에 형성된 제4 물질막(113)의 상면을 노출시킬 수 있다.
상술한 제1 예비 슬릿(129A) 및 슬릿 연장부(129B)를 포함하는 제1 슬릿(129)은 수직 패턴들(131P)을 서로 분리시킬 수 있다. 또한, 제1 슬릿(129)은 제1 적층체(ST1)를 완전히 관통하여, 제1 적층체(ST1)를 제1 서브 적층체(SUB1)와 제2 서브 적층체(SUB2)로 분리할 수 있다. 수직 패턴들(131P)은 제1 서브 적층체(SUB1)의 측벽과 제2 서브 적층체(SUB2)의 측벽 상에 각각 배치된다.
도 6e를 참조하면, 제1 슬릿(129)의 내부를 채우는 슬릿 절연막(141)을 형성한다. 슬릿 절연막(141)은 산화막으로 형성될 수 있다. 슬릿 절연막(141)은 식각 정지막(123) 노출시 정지되는 평탄화 공정을 통해 평탄화될 수 있다. 평탄화 공정으로서 화학적기계적 연마(CMP: Chemical Mechanical Polishing)방식이 이용될 수 있다.
슬릿 절연막(141)은 수직 패턴들(131P) 사이를 분리한다. 슬릿 절연막(141)은 제1 서브 적층체(SUB1)와 제2 서브 적층체(SUB2) 사이를 분리한다.
도 6f를 참조하면, 제1 적층체(ST1) 및 제2 적층체(ST2)를 포함하는 적층그룹(SG) 내에 제2 방향(Ⅱ)으로 교대로 배치된 제1 영역들(A1) 및 제2 영역들(A2)이 정의될 수 있다. 슬릿 절연막(141)은 제1 영역(A1)과 제2 영역(A2)의 경계에 배치된다. 제1 서브 적층체(SUB1)와 제2 서브 적층체(SUB2) 각각은 하나의 제1 영역(A1)과 하나의 제2 영역(A2)을 포함할 수 있다.
슬릿 절연막(141) 형성 후, 포토 리소그래피 공정을 이용하여 제1 내지 2K열들의 홀들(H1 내지 H8)의 레이아웃을 정의하는 포토레지스트 패턴(미도시)을 식각 정지막(123) 상에 형성할 수 있다. 이 후, 포토레지스트 패턴을 식각 베리어로 이용한 식각 공정으로 제1 서브 적층체(SUB1), 제2 서브 적층체(SUB2) 및 제2 적층체(ST2)를 식각하여 제1 내지 2K열들의 홀들(H1 내지 H8)을 형성한다. 제1 내지 2K열들의 홀들(H1 내지 H8)을 형성한 후, 포토레지스 패턴을 제거할 수 있다.
제1 내지 2K열들의 홀들(H1 내지 H8)은 식각 정지막(123), 마스크막(121)을 관통할 수 있다. 제1 내지 2K열들의 홀들(H1 내지 H8)은 소스 절연막(107), 희생 소스막(105) 및 보호막(103)을 관통하여 제1 소스막(101) 내부로 연장될 수 있다.
제1 내지 2K열들의 홀들(H1 내지 H8)은 도 4에서 상술한 바와 같이 지그재그로 배치될 수 있다. 제1 내지 K열들의 홀들(H1 내지 H4)은 제1 영역들(A1) 각각에 배치되고, 제K+1 내지 2K열들의 홀들(H5 내지 H8)은 제2 영역들(A2) 각각에 배치된다. 도 6f는 절취선에 대응되는 제1 열의 홀들(H1), 제K 열의 홀(H4), 제K+1 열의 홀(H4) 및 제2K 열의 홀들(H8)을 나타낸다.
제1 내지 2K열들의 홀들(H1 내지 H8)은 반도체 장치의 고집적화를 위해 최소화된 거리로 이격될 수 있다. 이 경우, 슬릿 절연막(141)에 인접한 제K열의 홀(H4) 및 제K+1열의 홀(H5) 사이에 오버레이 마진 확보를 위한 공간을 확보하기 위한 더미 홀을 배치하지 않는다. 더미 홀을 배치하지 않으면 제K열의 홀(H4) 및 제K+1열의 홀(H5) 사이를 최대한 가깝게 배치할 수 있으므로 수평 공간을 효율적으로 활용할 수 있다.
제K열의 홀(H4) 및 제K+1열의 홀(H5) 사이를 가깝게 배치하는 경우, 오버레이 마진이 확보되지 않아, 슬릿 절연막(141)을 향하는 제K열의 홀(H4) 및 제K+1열의 홀(H5)의 측벽들이 제1 서브 적층체(SUB1) 및 제2 서브 적층체(SUB2)로 덮이지 않고, 슬릿 절연막(141)의 양측벽 및 수직 패턴들(131P)의 측벽들과 공면을 이룰 수 있다.
도 6g를 참조하면, 도 6f에 도시된 제1 내지 2K열들의 홀들(H1 내지 H8) 내부에 제1 내지 2K열들의 셀 플러그들(CP1 내지 CP8)을 형성한다. 제1 내지 2K열들의 셀 플러그들(CP1 내지 CP8)의 배열은 도 6f에서 상술한 제1 내지 2K열들의 홀들(H1 내지 H8)의 배열과 동일하다.
제1 내지 2K열들의 셀 플러그들(CP1 내지 CP8) 각각은 다층 메모리막(161), 채널기둥(163), 코어 절연막(165), 및 캡핑도전패턴(167)을 포함할 수 있다. 다층 메모리막(161)은 도 2a 내지 도 3b와, 도 5a 및 도 5b에서 상술한 바와 같이 블로킹 절연막, 데이터 저장막 및 터널 절연막을 포함할 수 있다.
다층 메모리막(161)은 채널기둥(163)의 외벽을 감싸도록 형성될 수 있다. 채널기둥(163)에 의해 정의된 중심 영역 내에 코어 절연막(165) 및 캡핑도전패턴(167)이 배치될 수 있다. 캡핑도전패턴(167)은 코어 절연막(165) 상에 배치될 수 있다.
셀 플러그들(CP1 내지 CP8)을 형성하는 단계는 도 6f에 도시된 홀들(H1 내지 H8)의 표면들 및 식각 정지막(123)의 표면을 따라 블로킹 절연막, 데이터 저장막, 터널 절연막 및 채널막을 순차로 적층하는 단계를 포함할 수 있다. 채널막은 반도체막으로 형성될 수 있으며, 예를 들어 실리콘막을 포함할 수 있다. 셀 플러그들(CP1 내지 CP8)을 형성하는 단계는 채널막에 의해 개구된 홀들(H1 내지 H8)의 중심 영역을 코어 절연막(165)으로 채우는 단계를 포함할 수 있다. 코어 절연막(169)은 리세스되어 그 높이가 홀들(H1 내지 H8)보다 낮아질 수 있다. 셀 플러그들(CP1 내지 CP8)을 형성하는 단계는 채널막 및 코어 절연막(165)에 의해 정의된 홀들(H1 내지 H8)의 상단 중심 영역을 채우는 캡핑막을 형성하는 단계를 포함할 수 있다. 캡핑막은 제1 도전형의 불순물이 도핑된 반도체막으로 형성될 수 있다. 예를 들어, 캡핑막은 n형 불순물이 도핑된 도프트 실리콘막으로 형성될 수 있다. 셀 플러그들(CP1 내지 CP8)을 형성하는 단계는 마스크막(121)이 노출될 때까지 CMP방식등의 평탄화 공정을 실시하는 단계를 포함할 수 있다. 평탄화 공정에 의해 캡핑막은 캡핑도전패턴(167)으로서 홀들(H1 내지 H8) 내부에만 잔류되고, 채널막은 채널기둥(163)으로서 홀들(H1 내지 H8) 내부에만 잔류되고, 블로킹 절연막, 데이터 저장막 및 터널 절연막은 다층 메모리막(161)으로서 홀들(H1 내지 H8) 내부에만 잔류된다. 평탄화 공정에 의해 식각 정지막(123)이 제거되어 마스크막(121)이 노출될 수 있다.
채널기둥(163)은 제1 서브 적층체(SUB1) 및 제2 서브 적층체(SUB2)로부터 제3 물질막들(111) 및 제4 물질막들(113)을 포함하는 제2 적층체(ST2)를 관통하여 제1 소스막(101) 내부까지 연장될 수 있다. 슬릿 절연막(141)을 향하는 제K열의 셀 플러그(CP4) 및 제K+1열의 셀 플러그(CP5) 각각의 채널기둥(163)의 측벽은 제1 서브 적층체(SUB1) 및 제2 서브 적층체(SUB2)로 덮이지 않고, 수직 패턴들(131P)에 의해 덮일 수 있다.
도 6h를 참조하면, 도 6g에 도시된 마스크막(121)을 제거하고, 셀 플러그들(CP1 내지 CP8) 및 슬릿 절연막(141)을 덮는 상부 절연막(171)을 제1 서브 적층체(SUB1) 및 제2 서브 적층체(SUB2) 상에 형성할 수 있다. 도면에 도시하진 않았으나, 상부 절연막(171)을 형성하기 전, 제1 서브 적층체(SUB1), 제2 서브 적층체(SUB2), 및 제2 적층체(ST2)를 패터닝하여, 제2 적층체(ST2)의 적어도 일부에 컨택 플러그들이 접촉될 영역을 정의하는 계단 구조를 형성할 수 있다. 상부 절연막(171)은 계단 구조를 덮도록 형성되고, 표면이 평탄화될 수 있다.
도 6i를 참조하면, 서로 이웃한 제1 열의 셀 플러그(CP1)와 제K 열의 셀 플러그(CP8) 사이에 제2 슬릿(175)을 형성한다. 제2 슬릿(175)은 상부 절연막(171)으로부터 도 6h에 도시된 제1 서브 적층체(SUB1) 및 제2 적층체(ST2)를 관통하여 희생 소스막(105)을 노출할 수 있다. 또 다른 제2 슬릿(175)은 상부 절연막(171)으로부터 도 6h에 도시된 제2 서브 적층체(SUB2) 및 제2 적층체(ST2)를 관통하여 희생 소스막(105)을 노출할 수 있다.
이어지는 후속 공정은 다양하게 실시될 수 있다. 도 6i 및 도 6j는 제2 물질막(117) 및 제4 물질막(113)이 도 6a에서 상술한 제1 경우와 같이 제1 절연물로 형성되고, 제1 물질막(도 6a의 115) 및 제3 물질막(도 6a의 111)이 도 6a에서 상술한 제1 경우와 같이 희생용 제2 절연물로 형성되고, 수직 패턴들(도 6h의 131P)이 희생용 제2 절연물로 형성된 경우에 후속 공정 일 예를 나타낸다.
도 6i를 참조하면, 제2 슬릿들(175)을 통해 제1 물질막, 제3 물질막 및 수직 패턴들을 선택적으로 제거하여 제1 및 제2 수평 개구부들(OP_H1 및 OP_H2) 및 수직 개구부들(OP_P)을 정의한다. 제1 수평 개구부들(OP_H1)은 제1 물질막들이 제거된 영역에 정의된다. 제2 수평 개구부들(OP_H2)은 제3 물질막들이 제거된 영역에 정의된다. 수직 개구부들(OP_P)은 수직 패턴들이 제거된 영역에 정의된다. 수직 개구부들(OP_P)에 의해 슬릿 절연막(141)을 향하는 제K열의 셀 플러그(CP4)와 제K+1열의 셀 플러그(CP5)의 측벽이 노출될 수 있다. 제1 수평 개구부들(OP_H1)은 슬릿 절연막(141)을 사이에 두고 대칭된 구조로 정의될 수 있다. 제2 수평 개구부들(OP_H2)은 슬릿 절연막(141) 아래에 중첩되도록 연장된다.
도 6j를 참조하면, 도 6i에 도시된 제1 및 제2 수평 개구부들(OP_H1 및 OP_H2) 및 수직 개구부들(OP_P) 각각을 제2 도전물(177)로 채울 수 있다. 제2 도전물(177)은 도프트 실리콘막, 금속 실리사이드막, 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 저저항 배선을 위해 제2 도전물로서 텅스텐 등의 저저항 금속이 이용될 수 있다. 제2 도전물(177)을 형성하기 전, 베리어막(미도시)이 더 형성될 수 있다. 베리어막은 제1 다층 메모리 패턴(ML1)과 제2 도전물(177) 사이의 직접적인 접촉을 방지할 수 있다. 베리어막은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등을 포함할 수 있다.
제1 수평 개구부들(OP_H1) 각각의 내부에 배치되는 제2 도전물(177)은 하프 도전패턴(177HF)으로 정의된다. 제2 수평 개구부들(OP_H2) 각각의 내부에 배치되는 제2 도전물(177)은 수평 도전패턴(177HR)으로 정의된다. 수직 개구부들(OP_P)각각의 내부에 배치되는 제2 도전물(177)은 수직 도전패턴(177P)으로 정의된다.
도 6i 및 도 6j에서 상술한 예와 같이 제1 물질막들, 제3 물질막들 및 수직패턴들 각각을 제2 슬릿들(175)을 통해 제2 도전물(177)로 대체함으로써, 도 2a에 도시된 게이트 그룹들(GG)이 형성될 수 있다.
다른 예로서, 제2 물질막 및 제4 물질막은 제1 절연물로 형성되고, 제1 물질막 및 제3 물질막이 도전물로 형성되고, 수직 패턴들이 제1 도전물로 형성될 수 있다. 이 경우, 제1 물질막, 제3 물질막 및 수직패턴들 각각을 제2 도전물로 대체하는 과정을 생략하더라도, 제1 물질막 및 제3 물질막은 제2 슬릿들에 의해 도 2a에 도시된 게이트 그룹들(GG)로 분리될 수 있고, 수직 패턴들 자체가 하프 도전패턴들을 연결하는 수직 도전패턴들로서 이용될 수 있다.
또 다른 예로서, 제1 물질막 및 제3 물질막은 게이트 도전물로 형성되고, 제2 물질막 및 제4 물질막은 희생 도전물로 형성되고, 수직 패턴들이 제1 도전물로 형성될 수 있다. 이 경우, 제1 물질막, 제3 물질막 및 수직패턴들 각각을 제2 도전물로 대체하는 과정을 생략하더라도, 제1 물질막 및 제3 물질막은 제2 슬릿들에 의해 도 2a에 도시된 게이트 그룹들(GG)로 분리될 수 있고, 수직 패턴들 자체가 하프 도전패턴들을 연결하는 수직 도전패턴들로서 이용될 수 있다. 또한 제2 슬릿들을 통해 제2 물질막 및 제4 물질막을 구성하는 희생 도전물들 각각이 제1 절연물로 대체될 수 있다.
상술한 바와 같이 다양한 방식으로 게이트 그룹들을 형성한 후, 도 6j에 도시된 바와 같이 제2 슬릿들(175)을 통해 소스 희생막 및 보호막을 제거할 수 있다. 이로써, 소스 절연막(107)과 제1 소스막(101) 사이의 수평 공간(181)이 노출될 수 있다. 이어서, 수평 공간(181)을 통해 노출된 셀 플러그들(CP1 내지 CP8) 각각의 다층 메모리막을 식각하여 다층 메모리막을 제1 다층 메모리 패턴(ML1)과 제2 다층 메모리 패턴(ML2)으로 분리하고, 채널기둥(163)의 측벽을 노출한다.
도 6k를 참조하면, 도 6j에 도시된 수평 공간(181)을 제2 소스막(185)으로 채운다. 제2 소스막(185)은 제1 소스막(101) 및 채널기둥(163)에 직접 접촉될 수 있다. 제2 소스막(185)은 반도체막으로 형성될 수 있다. 예를 들어, 제2 소스막(185)은 실리콘막으로 형성될 수 있다. 제2 소스막(185)은 제1 소스막(101)으로부터 확산된 제1 도전형의 도펀트를 포함할 수 있다. 제1 및 제2 소스막들(101, 185)은 도 2a에 도시된 소스 영역(SA)을 정의할 수 있다.
도 7a 내지 도 7c는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 도 7a 내지 도 7c는 도 3b에 도시된 반도체 장치의 제조방법 일례를 나타낸다.
도 7a를 참조하면, 소스막(201)이 제공된다. 도면에 도시되진 않았으나, 소스막(201)은 구동 회로가 형성된 기판 상에 형성될 수 있다. 소스막(201)은 제1 도전형의 불순물을 포함하는 도프트 실리콘막일 수 있다. 제1 도전형의 불순물을 n형 불순물일 수 있다. 소스막(201)은 도 3b에 도시된 소스 영역(SA)을 형성할 수 있다.
이어서, 소스막(201) 상에 소스 절연막(207)을 형성할 수 있다. 소스 절연막(207)을 형성한 후, 제1 적층체(ST1)를 형성할 수 있다. 제1 적층체(ST1)는 하프 도전패턴들을 위한 적층체로 정의된다. 제1 적층체(ST1)는 도 6a에서 상술한 바와 같이 적어도 한 쌍의 제1 물질막(211) 및 제2 물질막(213)을 교대로 적층하여 형성할 수 있다.
이 후, 도 6b 및 도 6e에서 상술한 공정들을 이용하여, 제1 슬릿(229), 수직 패턴들(221P), 및 슬릿 절연막(231)을 형성한다. 제1 슬릿(229)은 제1 적층체(ST1)를 관통하여, 제1 적층체(ST1)를 제1 서브 적층체(SUB1)와 제2 서브 적층체(SUB2)로 분리한다. 수직 패턴들(221P)은 제1 서브 적층체(SUB1)의 측벽과 제2 서브 적층체(SUB2)의 측벽 상에 각각 배치된다. 슬릿 절연막(231)은 제1 슬릿(229)을 채우고 수직 패턴들(221P) 사이에 배치된다.
도 7b를 참조하면, 제1 슬릿(229) 및 슬릿 절연막(231)을 형성한 후, 제3 물질막들(241) 및 제4 물질막들(243)을 교대로 적층하여 제2 적층체(ST2)를 형성한다. 제2 적층체(ST2)는 슬릿 절연막(231), 제1 서브 적층체(SUB1) 및 제2 적층체(SUB2) 위에 중첩되도록 연장된다. 제3 물질막들(241) 및 제4 물질막들(243)의 물성은 도 6a에서 상술한 바와 동일하다.
이 후, 제2 적층체(ST2) 상에 마스크막(251)을 형성하고, 포토리소그래피 공정을 이용하여 마스크막(251)을 패터닝하여 제1 내지 2K 열들의 홀들(H1 내지 H8)이 배치될 영역을 정의한다.
이어서, 도 6f에서 상술한 공정들을 이용하여 제1 내지 2K 열들의 홀들(H1 내지 H8)을 형성한다. 제1 내지 2K 열들의 홀들(H1 내지 H8)의 배열은 도 6f에서 상술한 바와 동일하다.
이 후, 제1 내지 2K 열들의 홀들(H1 내지 H8) 내부에 제1 내지 2K 열들의 셀 플러그들(CP1 내지 CP8)을 형성한다. 제1 내지 2K 열들의 셀 플러그들(CP1 내지 CP8)의 배열은 도 6g에서 상술한 바와 동일하다.
제1 내지 2K 열들의 셀 플러그들(CP1 내지 CP8) 각각은 다층 메모리 패턴(261), 채널기둥(263), 코어 절연막(265), 및 캡핑도전패턴(267)을 포함할 수 있다. 다층 메모리 패턴(261)은 도 2a 내지 도 3b와, 도 5a 및 도 5b에서 상술한 바와 같이 블로킹 절연막, 데이터 저장막 및 터널 절연막을 포함할 수 있다.
다층 메모리 패턴(261)은 제1 내지 2K 열들의 홀들(H1 내지 H8) 각각의 측벽 상에 형성된다. 다층 메모리 패턴(261)에 의해 정의된 제1 내지 2K 열들의 홀들(H1 내지 H8) 각각의 중심영역을 통해 소스막(201)이 노출된다. 채널기둥(263)은 다층 메모리 패턴(261) 상에 소스막(201)에 접촉되도록 형성된다. 채널기둥(263)은 다층 메모리 패턴(261)으로 둘러싸인 측벽을 갖는다. 코어 절연막(265) 및 캡핑도전패턴(267)은 도 6g에서 상술한 바와 동일한 구조로 형성된다. 다층 메모리 패턴(261), 채널기둥(263), 코어 절연막(265), 및 캡핑도전패턴(267)의 물성은 도 6g에서 상술한 바와 동일하다.
도 7c를 참조하면, 도 7b에서 상술한 마스크막(251)을 제거한 후, 셀 플러그들(CP1 내지 CP8)을 덮는 상부 절연막(271)을 형성한다. 이 후, 서로 인접하게 배치된 제1 열의 셀 플러그들(CP1)과 제K 열의 셀 플러그들(CP8) 사이에 제2 슬릿들(275)을 형성한다. 제2 슬릿들(275)은 소스막(201)을 노출하도록 연장된다.
이어지는 후속 공정은 도 6i 및 도 6j에서 상술한 바와 같이 다양하게 실시될 수 있다. 도 6i 및 도 6j에서 상술한 다양한 공정들을 이용하여 하프 도전패턴(HF), 수평 도전패턴들(HR) 및 수직 도전패턴들(PP)을 포함하는 게이트 그룹들(GG)이 형성된다. 게이트 그룹들(GG)은 제2 슬릿들(275)에 의해 서로 분리된다.
도 2b 및 도 3a에 도시된 반도체 장치들은 도 6a 내지 도 6k 및 도 7a 내지 도 7c에서 상술한 공정들을 변형하여 형성할 수 있다.
개략적으로 설명하면, 도 2b에 도시된 반도체 장치를 형성하는 방법은 도 7a에 도시된 소스막(201) 및 소스 절연막(207) 상에 도 6a에 도시된 제2 적층체(ST2)를 형성한 이 후, 도 6a에 도시된 제1 적층체(ST1)를 형성하는 단계를 포함할 수 있다. 도 2b에 도시된 반도체 장치를 형성하기 위해, 도 6a 내지 도 6e에서 상술한 공정들을 이용하여 제1 슬릿을 통해 제1 적층체(ST1)를 제1 서브 적층체(SUB1)와 제2 서브 적층체(SUB2)로 분리할 수 있다. 제1 슬릿은 수직 패턴들로 덮이는 양측벽을 가지며, 슬릿 절연막으로 채워질 수 있다. 이어서, 도 2b에 도시된 반도체 장치를 형성하기 위해, 도 7b에서 상술한 구조의 셀 플러그들을 형성할 수 있다. 이 후, 도 6h 내지 도 6j에서 상술한 공정들을 이용하여 수평 패턴들, 하프 패턴들 및 수직 도전패턴들을 형성할 수 있다.
도 3a에 도시된 반도체 장치를 형성하는 방법은 도 6a에 도시된 제1 소스막(101), 보호막(103), 희생 소스막(105) 및 소스 절연막(107) 상에 도 7a에 도시된 제1 서브 적층체(SUB1)와 제2 서브 적층체(SUB2)를 형성하는 단계를 포함할 수 있다. 제1 서브 적층체(SUB1)와 제2 서브 적층체(SUB2)는 제1 슬릿에 의해 분리되고, 제1 슬릿은 수직 패턴들로 덮이는 양측벽을 가지며, 슬릿 절연막으로 채워질 수 있다. 이어서, 도 7b에 도시된 제2 적층체(ST2)를 제1 서브 적층체(SUB1)와 제2 서브 적층체(SUB2) 상에 배치한다. 이 후, 도 3a 도시된 반도체 장치를 형성하기 위해, 도 6f 내지 도 6k에서 상술한 공정들을 진행할 수 있다.
도 8a 내지 도 8c는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 도 8a 내지 도 8c는 하프 도전 패턴들 및 수직 도전패턴들의 형성 공정 일례를 도시한 것이며, 도 2a 내지 도 3b에 도시된 구조를 형성하는데 이용될 수 있다.
도 8a를 참조하면, 하부막(300) 상에 제1 적층체(ST1)를 형성한다. 하부막(300)은 도 6a에서 상술한 제1 적층체(ST1) 아래에 배치된 막들이거나, 도 7a에서 상술한 제1 적층체(ST1) 아래에 배치된 막들일 수 있다.
제1 적층체(ST1)는 제1 물질막들(311) 및 제2 물질막들(313)을 교대로 적층하여 형성할 수 있다. 제1 경우로서, 제2 물질막(313)은 제1 절연물로 형성되고, 제1 물질막(311)은 제2 물질막(313)과 다른 식각률을 갖는 희생용 제2 절연물로 형성될 수 있다. 제1 절연물 및 제2 절연물은 도 6a에서 상술한 바와 동일하다.
이어서, 도 6b 내지 도 6e에서 상술한 공정들을 이용하여 제1 적층체(ST1)를제1 서브 적층체(SUB1)와 제2 서브 적층체(SUB2)로 분리할 수 있다. 제1 서브 적층체(SUB1)와 제2 서브 적층체(SUB2)는 제1 적층체(ST1)를 관통하는 슬릿 절연막(323)에 의해 서로 분리될 수 있다. 제1 서브 적층체(SUB1)와 제2 서브 적층체(SUB2)를 향하는 슬릿 절연막(323)의 양측벽에 수직 도전패턴들(PP)이 배치된다.
상기의 수직 도전패턴들(PP)은 제1 도전물로 형성될 수 있다. 제2 물질막(313)은 제1 도전물과 다른 식각률을 갖는 물질일 수 있다. 수직 도전패턴들(PP)은 제1 서브 적층체(SUB1)와 제2 서브 적층체(SUB2)의 최하층에 배치된 제1 물질막들(111)의 상면에 접촉될 수 있다. 수직 도전패턴들(PP)은 슬릿 절연막(323)에 의해 덮일 수 있다.
도 8b를 참조하면, 제1 내지 2K 열들의 셀 플러그들(CP1 내지 CP8)을 형성한다. 제1 내지 2K 열들의 셀 플러그들(CP1 내지 CP8)의 배열은 도 6g에서 상술한 바와 동일하다.
이어서, 서로 인접하게 배치된 제1 열의 셀 플러그들(CP1)과 제K 열의 셀 플러그들(CP8) 사이에 제2 슬릿들(375)을 형성한다. 이 후, 제2 슬릿들(375)을 통해 노출된 제2 물질막들을 제거하여 제1 및 제2 개구부들(OP1, OP2)을 정의한다. 제1 개구부들(OP1)은 제2 슬릿들(375)에 연결되어 수직 패턴들(PP)의 측벽들을 향해 연장된다. 제2 개구부들(OP2)은 제2 슬릿들(375)에 연결되어 수직 패턴들(PP)의 바닥면들을 향해 연장된다.
도 8c를 참조하면, 도 8b에 도시된 제1 및 제2 개구부들(OP1, OP2) 각각을 제2 도전물(377)로 채울 수 있다. 제2 도전물(377)은 수직 도전패턴들(PP)을 구성하는 제1 도전물과 상이한 공정으로 형성되므로 제1 도전물과 상이한 도전물로 형성될 수 있다.
제1 개구부들(OP1) 각각의 내부에 배치되는 제2 도전물(377)은 상부 하프 도전패턴(HF_U)으로 정의되고, 제2 개구부들(OP2) 각각의 내부에 배치되는 제2 도전물(377)은 하부 하프 도전패턴(HF_L)으로 정의된다. 상부 하프 도전패턴(HF_U)은 수직 도전패턴(PP)의 측벽을 향해 연장된다. 하부 하프 도전패턴(HF_L)은 수직 도전패턴(PP)의 바닥면에 연결된다. 하부 하프 도전패턴(HF_L)은 상부 하프 도전패턴(HF_U)에 비해 제2 방향(Ⅱ)으로 더 길게 연장된다.
상술한 바와 같이 제2 물질막 및 수직 도전패턴(PP)을 제외하고, 제2 슬릿들(375)을 통해 제1 물질막을 제2 도전물로 교체할 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1a 및 도 1b에서 상술한 회로 중 적어도 하나를 구성하고, 도 2a 내지 도 3b에서 상술한 구조들 중 적어도 하나를 포함할 수 있다. 보다 구체적으로 메모리 소자(1120)는 수직 도전패턴으로부터 연장된 적어도 하나의 하프 도전패턴을 포함할 수 있다. 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 10은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 9를 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
SA: 소스 영역 BL1 내지 BL4: 비트 라인
S1, 129, 229: 제1 슬릿 S2, 175, 275, 375: 제2 슬릿
CH, 163, 263:채널기둥 H1 내지 H8: 홀
HF_a1 내지 HFc2, 177HF, HF, HF_L, HF_U: 하프 도전패턴
PP1, PP2, 177P, PP: 수직 도전패턴 HR, 177HR, HR: 수평 도전패턴
CP, CP1 내지 CP8: 셀 플러그 A1 및 A2: 제1 및 제2 영역들
DSL1, DSL2, DSLa, DSLb, DSLc: 드레인 셀렉트 라인
SSL1, SSL2, SSLa, SSLb, SSLc: 소스 셀렉트 라인
WL1 내지 WLn: 워드 라인 115, 211, 311: 제1 물질막
117, 213, 313: 제2 물질막 111, 241: 제3 물질막
113, 243: 제4 물질막 ST1 및 ST2: 제1 및 제2 적층체
SUB1 및 SUB2: 제1 및 제2 서브 적층체 131P, 221P: 수직 패턴
141, 231, 323: 슬릿 절연막

Claims (20)

  1. 제1 슬릿에 의해 서로 분리된 제1 및 제2 수직 도전패턴들;
    상기 제1 수직 도전패턴으로부터 상기 제1 슬릿의 일측에 배치된 제1 영역을 향하여 연장된 적어도 하나의 제1 하프(half) 도전패턴들; 및
    상기 제2 수직 도전패턴으로부터 상기 제1 슬릿의 타측에 배치된 제2 영역을 향하여 연장된 적어도 하나의 제2 하프 도전패턴들을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제1 하프 도전패턴들을 관통하여 상기 제1 영역에 배치된 제1 채널기둥들; 및
    상기 제2 하프 도전패턴을 관통하여 상기 제2 영역에 배치된 제2 채널기둥들을 더 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제1 채널기둥들은 상기 제1 하프 도전패턴들을 관통하는 제1 내지 제K열의 홀들 내부에 배치되고,
    상기 제2 채널기둥들은 상기 제2 하프 도전패턴들을 관통하는 제K+1 내지 제2K열의 홀들 내부에 배치되는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제1 슬릿에 인접한 상기 제K열의 홀은 상기 제1 수직 도전패턴의 측벽과 공면을 이루는 측벽을 포함하고,
    상기 제2 슬릿에 인접한 상기 제K+1열의 홀은 상기 제2 수직 도전패턴의 측벽과 공면을 이루는 측벽을 포함하는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 제1 내지 제K-1열의 홀들 각각은 상기 제1 수직 도전패턴으로부터 이격되어 배치되고,
    상기 제K+2 내지 제2K열의 홀들 각각은 상기 제2 수직 도전패턴으로부터 이격되어 배치된 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제1 하프 도전패턴들 및 상기 제2 하프 도전패턴들에 중첩되도록 상기 제1 영역으로부터 상기 제2 영역을 향하여 연장되고, 서로 이격되어 적층된 수평 도전패턴들을 더 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제1 하프 도전패턴들, 상기 제2 하프 도전패턴들 및 상기 수평 도전패턴들보다 위에 배치된 비트 라인들; 및
    상기 제1 하프 도전패턴들, 상기 제2 하프 도전패턴들 및 상기 수평 도전패턴들보다 아래에 배치된 소스 영역을 더 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제1 하프 도전패턴들 및 상기 제1 수직 도전패턴은 상기 비트 라인에 인접한 제1 드레인 셀렉트 라인을 형성하고,
    상기 제2 하프 도전패턴들 및 상기 제2 수직 도전패턴은 상기 비트 라인에 인접한 제2 드레인 셀렉트 라인을 형성하고,
    상기 수평 도전패턴들은
    상기 제1 하프 도전패턴들 및 상기 제2 하프 도전패턴들과 상기 소스 영역 사이에 적층된 워드 라인들; 및
    상기 워드 라인들과 상기 소스 영역 사이에 배치된 적어도 한층의 소스 셀렉트 라인을 포함하는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제1 하프 도전패턴들 및 상기 제1 수직 도전패턴은 상기 소스 영역에 인접한 제1 소스 셀렉트 라인을 형성하고,
    상기 제2 하프 도전패턴들 및 상기 제2 수직 도전패턴은 상기 소스 영역에 인접한 제2 소스 셀렉트 라인을 형성하고,
    상기 수평 도전패턴들은
    상기 제1 하프 도전패턴들 및 상기 제2 하프 도전패턴들과 상기 비트 라인 사이에 적층된 워드 라인들; 및
    상기 워드 라인들과 상기 비트 라인 사이에 배치된 적어도 한층의 드레인 셀렉트 라인을 포함하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제1 하프 도전 패턴들 또는 상기 제2 하프 도전 패턴들은 서로 상에 이격되어 적층된 반도체 장치.
  11. 적어도 한 쌍의 제1 물질막 및 제2 물질막을 교대로 적층하여 제1 적층체를 형성하는 단계; 및
    상기 제1 물질막 및 상기 제2 물질막을 관통하여, 상기 제1 적층체를 제1 및 제2 서브 적층체들로 분리하고, 수직 패턴들로 덮이는 양측벽을 갖는 제1 슬릿을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 수직 패턴들로 덮이는 양측벽을 갖는 제1 슬릿을 형성하는 단계는
    상기 제1 적층체의 최하층에 배치된 상기 제1 물질막의 상면을 노출하는 깊이로 제1 적층체를 관통하는 제1 예비 슬릿을 형성하는 단계;
    상기 제1 예비 슬릿을 통해 정의된 상기 제1 적층체의 측벽들 상에 상기 수직 패턴들을 형성하는 단계; 및
    상기 수직 패턴들 사이의 상기 제1 예비 슬릿을 통해 노출된 상기 제1 적층체의 최하층을 식각하여 슬릿 연장부를 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  13. 제 11 항에 있어서,
    상기 제1 서브 적층체를 관통하는 제1 채널기둥들과 상기 제2 서브 적층체를 관통하는 제2 채널기둥들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  14. 제 11 항에 있어서,
    상기 제2 물질막을 구성하는 절연물과 다른 식각률을 갖는 희생물로 형성된 상기 제1 물질막 및 상기 수직 패턴들 각각을 도전물로 교체하는 단계를 더 포함하는 반도체 장치의 제조방법.
  15. 제 11 항에 있어서,
    상기 제2 물질막을 구성하는 절연물, 및 상기 수직 패턴들 각각을 구성하는 제1 도전물과 다른 식각률을 갖는 희생물로 형성된 상기 제1 물질막을 제2 도전물로 교체하는 단계를 더 포함하는 반도체 장치의 제조방법.
  16. 제 11 항에 있어서,
    상기 제1 적층체를 형성하는 단계 이전, 또는 상기 제1 슬릿을 형성하는 단계 이 후,
    제3 물질막들 및 제4 물질막들을 교대로 적층하여 제2 적층체를 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 제1 서브 적층체 및 상기 제2 서브 적층체를 관통하는 제2 슬릿들을 형성하는 단계를 더 포함하고,
    상기 제2 슬릿들은 상기 제2 적층체를 관통하도록 연장되는 반도체 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 제2 물질막 및 상기 제4 물질막들 각각을 구성하는 절연물과 다른 식각률을 갖는 희생물로 형성된 상기 제1 물질막, 상기 제3 물질막들 및 상기 수직 패턴들 각각을 상기 제2 슬릿들을 통해 도전물로 교체하는 단계를 더 포함하는 반도체 장치의 제조방법.
  19. 제 17 항에 있어서,
    상기 제1 서브 적층체 및 상기 제2 서브 적층체를 관통하는 홀들을 형성하는 단계; 및
    상기 홀들 내부에 채널기둥들을 형성하는 단계를 더 포함하고,
    상기 홀들 및 상기 채널기둥들은 상기 제2 적층체를 관통하도록 연장되는 반도체 장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 홀들 중 상기 제1 슬릿에 인접한 적어도 하나의 홀은, 상기 수직 패턴들 중 어느 하나와 공면을 이루는 측벽을 갖는 반도체 장치의 제조방법.
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