KR20190041287A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR20190041287A
KR20190041287A KR1020170132696A KR20170132696A KR20190041287A KR 20190041287 A KR20190041287 A KR 20190041287A KR 1020170132696 A KR1020170132696 A KR 1020170132696A KR 20170132696 A KR20170132696 A KR 20170132696A KR 20190041287 A KR20190041287 A KR 20190041287A
Authority
KR
South Korea
Prior art keywords
film
pattern
channel
conductive
doped semiconductor
Prior art date
Application number
KR1020170132696A
Other languages
English (en)
Other versions
KR102442214B1 (ko
Inventor
최강식
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020170132696A priority Critical patent/KR102442214B1/ko
Priority to US16/011,884 priority patent/US10861866B2/en
Priority to CN201810749926.9A priority patent/CN109659308B/zh
Publication of KR20190041287A publication Critical patent/KR20190041287A/ko
Application granted granted Critical
Publication of KR102442214B1 publication Critical patent/KR102442214B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H01L27/11551—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H01L27/11521—
    • H01L27/11526—
    • H01L27/11568—
    • H01L27/11578—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

본 발명의 실시 예에 따른 반도체 장치는 제1 방향을 따라 연장된 채널기둥; 상기 채널기둥을 감싸는 제1 도전패턴; 상기 제1 도전패턴 상에서 상기 채널기둥을 감싸고, 상기 제1 방향을 따라 서로 이격되어 적층된 제2 도전패턴들; 및 상기 제1 도전패턴과 상기 제2 도전패턴들 사이에 배치된 식각 정지패턴을 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 다수의 메모리 셀 트랜지스터들을 포함한다. 메모리 셀 트랜지스터들은 셀렉트 트랜지스터들 사이에 직렬로 연결되어 메모리 스트링을 구성할 수 있다. 반도체 장치의 고집적화를 위해, 3차원 반도체 장치가 제안된 바 있다. 메모리 셀 트랜지스터들 및 셀렉트 트랜지스터들의 게이트 전극들은 서로 상에 적층되어 3차원 반도체 장치를 형성할 수 있다. 메모리 셀 트랜지스터들 및 셀렉트 트랜지스터들은 채널패턴에 의해 서로 직렬로 연결될 수 있다. 채널패턴은 비트 라인과 소스 라인 사이에 연결되어 메모리 스트링의 채널 역할을 할 수 있다. 3차원 반도체 장치를 형성함에 있어서 공정의 난이도를 낮추기 위한 다양한 기술들이 개발되고 있다.
본 발명의 실시 예는 공정의 3차원 반도체 장치의 제조공정 난이도를 낮출 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 제1 방향을 따라 연장된 채널기둥; 상기 채널기둥을 감싸는 제1 도전패턴; 상기 제1 도전패턴 상에서 상기 채널기둥을 감싸고, 상기 제1 방향을 따라 서로 이격되어 적층된 제2 도전패턴들; 및 상기 제1 도전패턴과 상기 제2 도전패턴들 사이에 배치된 식각 정지패턴을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 웰 도프트 반도체막 내부로부터 제1 방향을 따라 연장된 제1 채널기둥 및 제2 채널기둥; 상기 웰 도프트 반도체막 상에서 상기 제1 채널기둥을 감싸는 제1 게이트 적층체; 상기 웰 도프트 반도체막 상에서 상기 제2 채널기둥을 감싸는 제2 게이트 적층체; 상기 웰 도프트 반도체막과 상기 제1 게이트 적층체 사이와 상기 웰 도프트 반도체막과 상기 제2 게이트 적층체 사이에서 상기 제1 채널기둥 및 상기 제2 채널기둥을 각각 감싸는 콘택 채널막들; 상기 제1 게이트 적층체와 상기 제2 게이트 적층체 사이의 슬릿; 및 상기 슬릿의 측벽 상에 형성된 측벽 절연막을 포함하고, 상기 제1 및 제2 게이트 적층체들 각각은 상기 제1 방향을 따라 교대로 적층된 층간 절연막들과 게이트 전극들, 및 상기 제1 방향으로 이웃한 상기 게이트 전극들 사이에 배치된 식각 정지패턴을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 제1 희생막 및 제1 층간 절연막을 포함하는 제1 적층체를 형성하는 단계; 상기 제1 적층체 상에 폴리 실리콘막을 형성하는 단계; 상기 폴리 실리콘막 상에 제2 층간 절연막들 및 제2 희생막들이 교대로 적층된 제2 적층체를 형성하는 단계; 상기 제2 적층체, 상기 폴리 실리콘막 및 상기 제2 적층체를 관통하는 슬릿을 형성하는 단계; 및 상기 슬릿을 통해 상기 제1 희생막 및 상기 제2 희생막들을 도전패턴들로 대체하는 단계를 포함할 수 있다.
본 발명의 실시 예는 채널기둥을 감싸며 적층된 패턴들 사이에 식각 정지패턴을 배치함으로써, 반도체 장치의 슬릿 깊이 제어를 위한 제조공정 난이도를 낮출 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 다양한 영역들을 설명하기 위한 평면도이다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 반도체 장치를 나타내는 사시도들이다.
도 3a 및 도 3b는 도 2a 및 도 2b에 도시된 A영역 및 B영역을 확대한 도면들이다.
도 4a 및 도 4b는 본 발명의 실시 예들에 따른 반도체 장치의 영역별 구조물을 설명하기 위한 단면도들이다.
도 5는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 개략적으로 설명하기 위한 순서도이다.
도 6a 내지 도 13c는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 14a 및 도 14b는 본 발명의 다른 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 다양한 영역들을 설명하기 위한 평면도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 서로 인접한 제1 영역(AR1) 및 제2 영역(AR2)을 포함할 수 있다. 제1 영역(AR1)은 셀 어레이 영역(CAR) 및 적어도 하나의 콘택 영역(CTR)을 포함할 수 있다. 콘택 영역(CTR)은 셀 어레이 영역(CAR)으로부터 연장될 수 있다. 제2 영역(AR2)은 적어도 하나의 저항 소자 영역(RAR)을 포함할 수 있다.
제1 영역(AR1)은 메모리 셀 트랜지스터들 및 셀렉트 트랜지스터들의 게이트 전극들이 배치되는 영역이다. 게이트 전극들 각각은 셀 어레이 영역(CAR)으로부터 콘택 영역(CTR)을 향해 연장될 수 있다. 게이트 전극들에 대응되는 도전 패턴들의 구조는 도 2a 및 도 2b를 참조하여 구체적으로 후술한다.
셀 어레이 영역(CAR)은 채널기둥들이 배치되는 영역이다. 채널기둥들 각각은 제1 방향(I)으로 연장될 수 있으며, 채널기둥들은 제1 방향(I)에 수직한 제2 방향(Ⅱ) 및 제3 방향(Ⅲ)을 따라 다양한 레이아웃으로 배열될 수 있다. 채널기둥들에 대한 설명은 도 2a 및 도 2b를 참조하여 구체적으로 설명한다.
콘택 영역(CTR)은 셀 어레이 영역(CAR)에서 채널기둥들을 감싸는 게이트 전극들의 단부가 배치되는 영역이다. 게이트 전극들의 단부는 계단 구조를 이룰 수 있다. 게이트 전극들로 형성된 계단 구조는 도 4a 및 도 4b를 참조하여 구체적으로 후술한다.
제2 영역(AR2)은 게이트 전극들 미배치 영역이다. 제2 영역(AR2)에 주변 회로들을 구성하는 소자들이 배치될 수 있다. 예를 들어, 제2 영역(AR2)은 저항 소자가 배치되는 저항 소자 영역(RAR)을 포함할 수 있다. 반도체 장치는 원하는 레벨의 바이어스를 생성하기 위해, 동작전압을 인가하는 회로 또는 동작전압을 제어하는 회로에 레지스터를 사용한다. 대표적으로 레지스터는 전압 분배를 위해 펌프 제어 회로(Pump regulator circuit)에 사용된다. 레지스터를 구성하는 레지스터 패턴은 폴리 실리콘막으로 형성될 수 있다. 도 4a 및 도 4b를 참조하여 레지스터 패턴에 대해 구체적으로 후술한다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 반도체 장치를 나타내는 사시도들이다. 특히, 도 2a 및 도 2b는 도 1에 도시된 셀 어레이 영역(CAR)에 형성되는 구조물을 나타내는 사시도들이다.
도 2a 및 도 2b를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 웰 도프트 반도체막(WD), 웰 도프트 반도체막(WD)의 내부로부터 제1 방향(I)을 따라 연장된 셀 플러그들(PL), 셀 플러그들(PL)을 감싸는 게이트 적층체들(GST1, GST2), 게이트 적층체들(GST1, GST2) 사이에 배치된 소스 도펀트 영역(SDA), 및 소스 도펀트 영역(SDA)에 접촉된 소스콘택라인(SCL)을 포함할 수 있다.
게이트 적층체들(GST1, GST2)은 웰 도프트 반도체막(WD)과 비트 라인들(미도시) 사이에 배치된다. 도 2a 및 도 2b는 인식의 편의를 위해, 비트 라인들에 대한 도시를 생략하였으나, 비트 라인들은 게이트 적층체들(GST1, GST2) 상부에 배치되어 각각 그에 대응하는 셀 플러그들(PL) 중 적어도 어느 하나에 연결될 수 있다. 비트 라인들과 셀 플러그들(PL) 사이에 배치되는 연결구조는 다양하게 설계될 수 있다. 도 2a 및 도 2b는 두개의 게이트 적층체들(GST1, GST2)을 예시하고 있으나, 본 발명의 실시 예에 따른 반도체 장치는 슬릿들(SI)에 의해 분리된 다수의 게이트 적층체들을 포함할 수 있다. 도 2a 및 도 2b는 인식의 편의를 위해, 슬릿들(SI) 중 하나의 슬릿 내부에 배치된 측벽 절연막(SWI) 및 소스콘택라인(SCL)의 도식을 생략하였다.
웰 도프트 반도체막(WD)은 게이트 적층체들(GST1, GST2) 아래에 배치되고, 게이트 적층체들(GST1, GST2)로부터 이격되어 배치될 수 있다. 셀 플러그들(PL)은 웰 도프트 반도체막(WD)의 내부로 연장될 수 있다. 즉, 셀 플러그들(PL) 각각의 하부는 웰 도프트 반도체막(WD)으로 둘러싸일 수 있다.
웰 도프트 반도체막(WD)은 제1 도전형의 도펀트를 포함하는 적어도 하나의 도프트 실리콘막으로 형성될 수 있다. 웰 도프트 반도체막(WD)이 웰(well) 바디로 이용될 수 있도록, 제1 도전형의 도펀트는 p형 도펀트일 수 있다. 제1 도전형의 도펀트 농도는 웰 도프트 반도체막(WD) 내부에서 게이트 적층체들(GST1, GST2)에 가까워질수록 낮아진다. 보다 구체적으로 제1 도전형의 도펀트는 웰 도프트 반도체막(WD)의 하부에서 상부를 향하여 점진적으로 감소하는 농도로 웰 도프트 반도체막(WD) 내부에 분포될 수 있다.
셀 플러그들(PL)은 게이트 적층체들(GST1, GST2)을 관통한다. 셀 플러그들(PL) 각각은 채널기둥(PCH), 제1 다층 메모리 패턴(ML1), 제2 다층 메모리 패턴(ML2), 및 캡핑패턴(CAP)을 포함할 수 있다.
채널기둥(PCH)은 게이트 적층체들(GST1, GST2)을 관통하고, 웰 도프트 반도체막(WD) 내부로 연장될 수 있다. 채널기둥(PCH)은 반도체막으로 형성될 수 있다. 예를 들어, 채널기둥(PCH)은 실리콘막으로 형성될 수 있다. 채널기둥(PCH)은 코어 절연막(CO)을 감싸는 박막일 수 있다. 코어 절연막(CO)은 채널기둥(PCH)보다 낮은 높이로 형성될 수 있다. 이 경우, 반도체 장치는 캡핑패턴(CAP)을 더 포함할 수 있다. 캡핑패턴(CAP)은 코어 절연막(CO) 위에 배치되고, 채널기둥(PCH)의 상단 중심부를 채우도록 형성될 수 있다. 캡핑패턴(CAP)은 채널기둥(PCH)에 직접 접촉될 수 있다. 캡핑패턴(CAP)은 제2 도전형의 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 제1 도전형과 제2 도전형은 서로 상반된다. 제2 도전형의 도펀트는 n형 일 수 있다. 보다 구체적으로, 캡핑패턴(CAP)은 n형 도프트 실리콘막일 수 있다. 캡핑패턴(CAP)은 드레인 정션으로 이용될 수 있다.
한편, 도면에 도시되진 않았으나, 캡핑패턴(CAP) 및 코어 절연막(CO)은 생략될 수 있다. 이 경우, 채널기둥(PCH)은 게이트 적층체들(GST1, GST2)를 관통하는 홀의 중심 영역을 완전히 채우도록 형성될 수 있다.
제1 다층 메모리 패턴(ML1)은 채널기둥(PCH)의 상단 외벽을 감싸고, 제2 다층 메모리 패턴(ML2)은 채널기둥(PCH)의 하단 외벽을 감싼다. 보다 구체적으로, 제1 다층 메모리 패턴(ML1)은 게이트 적층체들(GST1, GST2) 각각과 채널기둥(PCH) 사이의 계면을 따라 연장된다. 제2 다층 메모리 패턴(ML2)은 웰 도프트 반도체막(WD)과 채널기둥(PCH) 사이의 계면을 따라 연장된다. 제1 및 제2 다층 메모리 패턴들(ML1 및 ML2)은 서로 동일한 물질막들로 형성될 수 있다. 제1 및 제2 다층 메모리 패턴들(ML1 및 ML2) 각각을 구성하는 물질막들에 대한 설명은 도 3a 및 도 3b를 참조하여 후술한다.
웰 도프트 반도체막(WD)과 채널기둥(PCH)은 채널 콘택막(CHC)에 의해 서로 연결될 수 있다. 채널 콘택막(CHC)은 웰 도프트 반도체막(WD)과 게이트 적층체들(GST1, GST2) 사이의 공간에 배치된다. 채널 콘택막(CHC)은 웰 도프트 반도체막(WD)의 상면에 직접 접촉된다. 채널 콘택막(CHC)은 제1 다층 메모리 패턴(ML1)과 제2 다층 메모리 패턴(ML2) 사이에서 채널기둥(PCH) 측벽에 직접 접촉되고, 채널기둥(PCH)을 감싸도록 형성된다.
채널 콘택막(CHC)과 게이트 적층체들(GST1, GST2) 사이에 수평 채널막(HCH)이 더 형성될 수 있다. 수평 채널막(HCH)은 채널기둥(PCH)을 감싼다. 채널기둥(PCH) 및 수평 채널막(HCH)은 채널패턴(CH)으로 이용될 수 있다. 채널패턴(CH)은 반도체 장치의 동작시 전류 이동 경로를 제공할 수 있다.
채널 콘택막(CHC) 및 수평 채널막(HCH)은 도프트 반도체막 또는 언도프트 반도체막으로 형성될 수 있다. 예를 들어, 채널 콘택막(CHC) 및 수평 채널막(HCH)은 도프트 실리콘막 또는 언도프트 실리콘막으로 형성될 수 있다. 채널 콘택막(CHC) 및 수평 채널막(HCH)은 웰 도프트 반도체막(WD)으로부터 확산된 제1 도전형 도펀트를 포함할 수 있다.
게이트 적층체들(GST1, GST2) 각각은 채널기둥(PCH)을 감싼다. 게이트 적층체들(GST1, GST2) 각각은 게이트 절연막(GI), 층간 절연막들(ILD1, ILD2), 도전 패턴들(CP1, CP2), 및 적어도 하나의 식각 정지패턴(ES)을 포함할 수 있다. 층간 절연막들(ILD1, ILD2) 및 도전 패턴들(CP1, CP2)은 제1 방향(I)을 따라 교대로 적층될 수 있다.
도전 패턴들(CP1, CP2)은 식각 정지패턴(ES) 아래에 배치된 제1 도전패턴(CP1) 및 식각 정지패턴(ES) 위에서 제1 방향(I)으로 서로 이격되어 적층된 제2 도전패턴들(CP2)로 구분될 수 있다. 식각 정지패턴(ES)은 제1 방향(I)으로 서로 이웃한 제1 도전패턴(CP1) 및 제2 도전패턴(CP2) 사이에 배치된다.
도전 패턴들(CP1, CP2)은 게이트 전극들로 이용된다. 보다 구체적으로, 제1 도전패턴(CP1)은 도전패턴들(CP1, CP2) 중 웰 도프트 반도체막(WD)에 가장 가깝게 배치된 패턴으로서, 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 제2 도전패턴들(CP2)은 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 드레인 셀렉트 라인(DSL)은 워드 라인들(WL) 위에 배치된다. 워드 라인들(WL)은 드레인 셀렉트 라인(DSL)과 식각 정지막(ES) 사이에 배치될 수 있다. 식각 정지패턴(ES)은 소스 셀렉트 라인(SSL)과 워드 라인들(WL) 사이에 배치될 수 있다.
층간 절연막들(ILD1, ILD2)은 산화막 등의 절연물로 형성될 수 있다. 층간 절연막들(ILD1, ILD2)은 제1 및 제2 층간 절연막들로 구분될 수 있다. 제1 층간 절연막(ILD1)은 제1 방향(I)으로 서로 이웃한 제1 도전패턴(CP1)과 식각 정지패턴(ES) 사이에 배치되고, 제2 층간 절연막들(ILD2)은 식각 정지패턴(ES) 상에 배치된다. 제2 층간 절연막들(ILD2)은 제1 방향(I)으로 서로 이격되어 적층된 제2 도전패턴들(CP2) 각각의 상부 및 하부에 배치된다. 상술한 구조에 따르면, 제2 도전패턴들(CP2) 및 제2 층간 절연막들(ILD2)은 제1 방향(I)으로 한층씩 교대로 적층된다.
게이트 절연막(GI)은 제1 도전패턴(CP)과 웰 도프트 반도체막(WD) 사이에 배치될 수 있다. 게이트 절연막(GI)은 실리콘 산화막으로 형성될 수 있다.
제1 도전패턴(CP1) 및 제2 도전패턴들(CP2)은 동일한 도전물로 형성된다. 식각 정지패턴(ES)은 제1 도전패턴(CP1) 및 제2 도전패턴들(CP2)과 다른 도전물로 형성될 수 있다. 식각 정지패턴(ES)은 슬릿(SI) 형성 공정을 고려하여 식각 정지막 역할을 할 수 있는 물질막으로 형성될 수 있다. 식각 정지패턴(ES)은 층간 절연막들(ILD1, ILD2)과 다른 식각률을 갖는 물질로 형성될 수 있다. 공정의 간소화를 위해, 식각 정지패턴(ES)은 저항소자영역에 배치되는 레지스터 패턴과 동일한 물질로 형성될 수 있다. 레지스터 패턴은 도 4a 및 도 4b를 참조하여 구체적으로 후술한다.
예를 들어, 식각 정지패턴(ES)은 폴리 실리콘막으로 형성될 수 있다. 폴리 실리콘막은 도펀트를 포함할 수 있다. 예를 들어, 폴리 실리콘막은 n형 도펀트를 포함할 수 있다.
식각 정지패턴(ES)은 슬릿(SI)을 형성하기 위한 식각 공정 시, 식각 정지막 역할을 할 수 있도록 충분히 두껍게 형성된다. 보다 구체적으로, 식각 정지패턴(ES)은 제1 도전패턴(CP1) 및 제2 도전패턴들(CP2) 각각보다 두껍게 형성될 수 있다.
제1 및 제2 도전패턴들(CP1 및 CP2)은 저항이 낮은 도전물로 형성된다. 보다 구체적으로, 제1 및 제2 도전패턴들(CP1 및 CP2)은 저항이 낮은 금속막을 포함할 수 있다. 예를 들어, 제1 및 제2 도전패턴들(CP1 및 CP2)은 텅스텐으로 형성될 수 있다.
게이트 적층체들(GST1, GST2)은 슬릿(SI)에 의해 서로 분리된다. 예를 들어, 슬릿(SI)은 제2 방향(Ⅱ)으로 서로 이웃한 제1 게이트 적층체(GST1)와 제2 게이트 적층체(GST2) 사이에 배치되어 이들을 서로 분리할 수 있다.
제1 게이트 적층체(GST1)에 의해 둘러싸이는 다수의 채널기둥들(PCH)을 제1 채널기둥들로 정의하고, 제2 게이트 적층체(GST2)에 의해 둘러싸인 다수의 채널기둥들(PCH)을 제2 채널기둥들로 정의할 수 있다. 제1 채널기둥들을 감싸는 채널 콘택막(CHC)과 제2 채널기둥들을 감싸는 채널 콘택막(CHC)은 슬릿(SI)에 의해 서로 분리될 수 있다.
게이트 적층체들(GST1, GST2) 및 슬릿(SI)은 제3 방향(Ⅲ)으로 연장될 수 있다. 슬릿(SI)은 웰 도프트 반도체막(WD)의 상면까지 연장될 수 있다.
제조공정의 특성 상, 슬릿(SI)에 인접한 식각 정지패턴(ES)의 측벽에 제1 산화영역(OX1)이 잔류할 수 있다. 제조공정의 특성 상, 슬릿(SI)에 인접한 채널 콘택막(CHC)의 측벽 및 수평 채널막(HCH)의 측벽을 따라 제2 산화영역(OX2)이 잔류할 수 있다. 제2 산화영역(OX2)은 슬릿(SI)의 바닥면을 따라 연장될 수 있다.
슬릿(SI)의 측벽 상에 측벽 절연막(SWI)이 배치될 수 있다. 측벽 절연막(SWI)은 게이트 적층체들(GST1, GST2) 각각의 측벽 상에 배치될 수 있다. 측벽 절연막(SWI)은 제1 방향(I) 및 제3 방향(Ⅲ)을 따라 연장될 수 있다. 측벽 절연막(SWI)은 수평 채널막(HCH)의 측벽 및 채널 콘택막(CHC)의 측벽을 따라 연장될 수 있다.
소스콘택라인(SCL)은 슬릿(SI) 내부에서 측벽 절연막(SWI) 상에 배치된다. 이러한 구조에 따르면, 측벽 절연막(SWI)은 채널 콘택막(CHC), 수평 채널막(HCH), 및 게이트 적층체(GST1 또는 GST2)를 포함하는 적층체와 소스콘택라인(SCL) 사이에 배치되어 소스콘택라인(SCL)을 게이트 적층체(GST1 또는 GST2)로부터 절연시킬 수 있다. 소스콘택라인(SCL)은 웰 도프트 반도체막(WD) 내부에 형성된 소스 도펀트 영역(SDA)에 접촉되고, 제1 방향(I) 및 제3 방향(Ⅲ)을 따라 연장될 수 있다. 소스콘택라인(SCL)은 실리사이드막, 금속막, 및 도프트 실리콘막 등 다양한 물질로 형성될 수 있다.
소스 도펀트 영역(SDA)은 제1 도전형과 상반된 제2 도전형의 도펀트를 포함한다. 제2 도전형의 도펀트는 n형 도펀트이다. 소스 도펀트 영역(SDA)은 채널 콘택막(CHC) 및 수평 채널막(HCH) 내부까지 확장될 수 있다. 보다 구체적으로, 소스 도펀트 영역(SDA)은 제1 소스 영역(S1) 및 제2 소스 영역(S2)을 포함할 수 있다. 제1 소스 영역(S1)은 측벽 절연막(SWI)에 인접한 채널 콘택막(CHC), 수평 채널막(HCH) 및 웰 도프트 반도체막(WD) 각각의 내부에 정의될 수 있다. 제2 소스 영역(S2)은 소스콘택라인(SCL)에 인접한 웰 도프트 반도체막(WD) 내부에 정의될 수 있다. 소스콘택라인(SCL)은 제2 소스 영역(S2)에 직접 접촉될 수 있다. 제2 소스영역(S2)은 소스콘택라인(SCL)과 소스 도펀트 영역(SDA) 사이의 오믹 콘택을 위해 제1 소스영역(S1)보다 높은 농도의 제2 도전형 도펀트를 포함할 수 있다.
제조공정의 특성상, 층간 절연막들(ILD1, ILD2) 및 게이트 절연막(GI)과 제1 및 제2 도전패턴들(CP1 및 CP2) 사이의 계면들, 층간 절연막들(ILD1, ILD2) 및 게이트 절연막(GI)과 측벽 절연막(SWI) 사이의 계면들, 제1 다층 메모리패턴(ML1)과 제1 및 제2 도전패턴들(CP1 및 CP2) 사이의 계면들, 및 식각 정지패턴(ES)과 측벽 절연막(SWI) 사이의 계면을 따라 제2 블로킹 절연막(BI2)이 연장될 수 있다. 제2 블로킹 절연막(BI2)은 소스콘택라인(SCL) 및 측벽 절연막(SWI)을 향하는 제1 및 제2 도전패턴들(CP1 및 CP2)의 측벽들을 개구하는 형태로 형성될 수 있다.
식각 정지패턴(ES)은 셀 어레이 영역에서 다양한 형태로 배치될 수 있다.
예를 들어, 도 2a를 참조하면, 제1 도전패턴(CP1) 및 제2 도전패턴들(CP2) 각각은 슬릿(SI)에 인접한 슬릿측 단부를 가질 수 있다. 식각 정지 패턴(ES)은 제1 도전패턴(CP1) 및 제2 도전패턴들(CP2) 각각의 슬릿측 단부에 중첩되되, 셀 플러그들(PL)을 감싸지 않도록 배치될 수 있다. 이 경우, 게이트 적층체들(GST1, GST2) 각각의 식각 정지패턴(ES)은 셀 플러그들(PL)을 감싸는 분리 절연막(ISO)에 의해 제1 패턴(P1)과 제2 패턴(P2)으로 분리될 수 있다.
분리 절연막(ISO)은 제1 도전패턴(CP1) 및 제2 도전패턴들(CP2)들 사이에서 식각 정지패턴(ES)과 동일층에 배치되고, 채널기둥들(PCH)을 감싼다. 분리 절연막(ISO)은 제1 도전패턴(CP1) 및 제2 도전패턴들(CP2)과 층간 절연막들(ILD1, ILD2) 보다 좁은 폭으로 형성된다.
제1 패턴(P1) 및 제2 패턴(P2) 각각은 채널기둥들(PCH)을 감싸지 않도록 분리 절연막(ISO)과 측벽 절연막(SWI) 사이에 배치된다. 이러한 구조에 따르면, 제1 패턴(P1) 및 제2 패턴(P2)은 분리 절연막(ISO)을 사이에 두고 마주한다.
층간 절연막들(ILD1, ILD2)은 분리 절연막(ISO)보다 측벽 절연막(SWI)을 향하여 더 돌출된다. 이에 따라, 분리 절연막(ISO)보다 측부로 돌출된 제1 층간 절연막(ILD1)의 일부와 분리 절연막(ISO)보다 측부로 돌출된 제2 층간 절연막(ILD2)의 일부에 의해 분리 절연막(ISO)과 측벽 절연막(SWI) 사이에 갭이 제공될 수 있다. 상술한 갭 내에 식각 정지패턴(ES)이 배치된다. 도 2a에 도시된 바와 같이, 식각 정지패턴(ES)이 제1 및 제2 도전패턴들(CP1 및 CP2)의 일부 영역에만 중첩되는 경우, 식각 정지패턴(ES)으로 인한 기생캡을 줄일 수 있다.
도 2b를 참조하면, 식각 정지패턴(ES)은 채널기둥들(PCH)을 감싸도록 제1 및 제2 도전패턴들(CP1 및 CP2) 및 층간 절연막들(ILD1, ILD2)에 나란하게 연장될 수 있다.
도 2a 및 도 2b를 참조하여 설명한 본 발명의 식각 정지패턴(ES)은 제조공정의 특성상 채널기둥들(PCH)을 감싸는 도전패턴들 사이에 잔류된다. 이러한 식각 정지패턴(ES)의 배치위치를 이용하여 본 발명은 슬릿(SI)의 형성 깊이를 정밀하게 제어할 수 있다.
도 2a 및 도 2b에서 상술한 본 발명의 실시 예에 따르면, 소스 셀렉트 라인(SSL)과 채널기둥(PCH)의 교차부에 소스 셀렉트 트랜지스터가 정의되고, 워드 라인들(WL)과 채널기둥(PCH)의 교차부에 메모리 셀 트랜지스터들이 정의되고, 드레인 셀렉트 라인(DSL)과 채널기둥(PCH)의 교차부에 드레인 셀렉트 트랜지스터가 정의된다. 소스 셀렉트 트랜지스터, 메모리 셀 트랜지스터들 및 드레인 셀렉트 트랜지스터는 채널기둥(PCH)에 의해 직렬로 연결되어 3차원 구조의 메모리 스트링을 형성할 수 있다. 소스 셀렉트 트랜지스터, 메모리 셀 트랜지스터들 및 드레인 셀렉트 트랜지스터의 게이트 전극들은 도전패턴들(CP1, CP2)에 대응된다.
도 3a 및 도 3b는 도 2a 및 도 2b에 도시된 A영역 및 B영역을 확대한 도면들이다. 도 3a는 도 2a 및 도 2b에 도시된 A영역을 확대한 단면도이고, 도 3b는 도 2a 및 도 2b에 도시된 B영역을 확대한 단면도이다.
도 3a 및 도 3b를 참조하면, 제1 및 제2 다층 메모리 패턴들(ML1 및 ML2) 각각은 채널기둥(PCH)의 외벽 상에 적층된 터널 절연막(TI), 데이터 저장막(DL), 및 제1 블로킹 절연막(BI1)을 포함할 수 있다.
터널 절연막(TI)은 전하 터널링이 가능한 절연막으로 형성될 수 있다. 예를 들어, 터널 절연막(TI)은 실리콘 산화막으로 형성될 수 있다.
데이터 저장막(DL)은 도 2a 및 도 2b에 도시된 워드 라인들(WL)과 채널기둥(PCH) 사이의 전압 차이에 의해 유발되는 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(DL)은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩이 가능한 질화막으로 형성될 수 있다. 이외에도, 데이터 저장막(DL)은 다양한 방식으로 데이터를 저장할 수 있으며, 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다.
제1 블로킹 절연막(BI1)은 전하 차단이 가능한 산화막을 포함할 수 있다.
도 3a를 참조하면, 제1 다층 메모리 패턴(ML1) 및 제2 다층 메모리 패턴(ML2)은 채널 콘택막(CHC)에 의해 서로 분리될 수 있다. 채널기둥(PCH), 수평 채널막(HCH) 및 웰 도프트 반도체막(WD)에 접촉되는 채널 콘택막(CHC)은 채널기둥(PCH)과 수평 채널막(HCH) 사이와 채널기둥(PCH)과 웰 도프트 반도체막(WD) 사이로 돌출될 수 있다.
도 3a 및 도 3b를 참조하면, 제1 및 제2 도전패턴들(CP1 및 CP2) 각각의 표면을 따라 연장된 제2 블로킹 절연막(BI2)은 제1 블로킹 절연막(BI1)보다 유전상수가 높은 절연물로 형성될 수 있다. 예를 들어, 제2 블로킹 절연막(BI2)은 알루미늄 산화막으로 형성될 수 있다. 도면에 도시되진 않았으나, 제1 및 제2 도전패턴들(CP1 및 CP2) 각각과 제2 블로킹 절연막(BI2) 사이의 계면에 이들의 직접적인 접촉을 방지하는 베리어막이 더 형성될 수 있다. 베리어막은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등을 포함할 수 있다.
채널기둥(PCH)은 코어 절연막(CO)을 감싸는 형태로 형성될 수 있으며, 코어 절연막(CO)의 상부에 배치된 캡핑패턴(CAP)을 감싸도록 연장될 수 있다.
도 4a 및 도 4b는 본 발명의 실시 예들에 따른 반도체 장치의 영역별 구조물을 설명하기 위한 단면도들이다. 도 4a 및 도 4b는 도 1에 도시된 영역들을 제3 방향(Ⅲ)을 따라 절취하여 나타낸 단면도들이다. 도식의 편의를 위해, 도 4a 및 도 4b는 영역별 구조물 일부만을 도시하였다. 도 4a에 도시된 셀 어레이 영역(CAR)의 구조물은 도 2a에 도시된 셀 어레이 영역의 구조물에 대응되고, 도 4b에 도시된 셀 어레이 영역(CAR)의 구조물은 도 2b에 도시된 셀 어레이 영역의 구조물에 대응된다.
도 4a 및 도 4b를 참조하면, 셀 어레이 영역(CAR)의 웰 도프트 반도체막(WD)은 콘택영역(CTR)을 향해 연장된다. 웰 도프트 반도체막(WD)과 동일층의 저항소자영역(RAR)에 하부 절연막(LIL)이 배치된다. 하부 절연막(LIL)에 의해 웰 도프트 반도체막(WD)이 저항소자영역(RAR)으로부터 분리될 수 있다. 도면에 도시하진 않았으나, 웰 도프트 반도체막(WD) 및 하부 절연막(LIL)은 주변회로를 구성하는 구동 트랜지스터들을 포함하는 기판(미도시) 상에 형성될 수 있다.
셀 어레이 영역(CAR)의 채널 콘택막(CHC) 및 수평 채널막(HCH)은 콘택영역(CTR)으로 연장될 수 있다.
셀 어레이 영역(CAR)의 게이트 절연막(GI), 제1 도전패턴(CP1), 층간 절연막들(ILD1, ILD2) 및 제2 도전패턴들(CP2)은 콘택영역(CTR)으로 연장될 수 있다. 제1 도전패턴(CP1) 및 제2 도전패턴들(CP2)을 포함하는 게이트 전극들은 콘택영역(CTR)에서 계단구조를 이루며 적층된다.
콘택영역(CTR)에서 계단구조를 통해 노출된 제1 도전패턴(CP1) 및 제2 도전패턴들(CP2)은 평탄화 절연막(UIL)으로 덮일 수 있다. 평탄화 절연막(UIL)은 콘택영역(CTR)에 배치된 게이트 콘택 플러그들(GCT)에 의해 관통될 수 있다. 게이트 콘택 플러그들(GCT)은 제1 도전패턴(CP1) 및 제2 도전패턴들(CP2)에 접촉되어 적어도 하나의 층간 절연막(ILD1 또는 ILD2)과 평탄화 절연막(UIL)을 관통하도록 제1 방향(I)을 따라 연장될 수 있다.
저항소자영역(RAR)에 배치된 레지스터 패턴(RS)은 분리 절연막(ISO) 및 식각 정지패턴(ES)과 동일층에 배치된다. 공정의 간소화를 위해, 레지스터 패턴(RS)과 식각 정지패턴(ES)은 하나의 폴리 실리콘막을 패터닝하여 형성할 수 있다. 이에 따라, 레지스터 패턴(RS)은 식각 정지패턴(ES)과 동일한 두께로 형성될 수 있다. 그 결과, 레지스터 패턴(RS)은 제1 도전패턴(CP1) 및 제2 도전패턴들(CP2) 각각보다 두껍게 형성될 수 있다.
게이트 절연막(GI) 및 층간 절연막들(ILD1, ILD2)은 레지스터 패턴(RS)에 중첩되도록 저항소자영역(RAR)에 배치될 수 있다. 저항소자영역(RAR)의 게이트 절연막(GI) 및 층간 절연막들(ILD1, ILD2)을 더미 절연막들로 정의하면, 더미 절연막들 사이에 희생 절연막들(SC1, SC2)이 잔류될 수 있다. 희생 절연막들(SC1, SC2)은 제1 및 제2 도전패턴들(CP1 및 CP2)과 동일층에 배치되고 레지스터 패턴(RS)에 중첩된다.
희생 절연막들(SC1, SC2)은 반도체 장치를 제조하는 과정에서 잔류하는 물질막들로서 질화막일 수 있다. 희생 절연막들(SC1, SC2)은 제1 희생 절연막(SC1)과 제2 희생 절연막들(SC2)로 구분될 수 있다. 제1 희생 절연막(SC1)은 레지스터 패턴(RS) 하부에 배치되고, 제1 도전 패턴(CP1)과 동일층에 배치된다. 제2 희생 절연막들(SC2)은 레지스터 패턴(RS) 상부에 배치되고 제2 도전패턴들(CP2)과 동일층들에 배치된다.
레지스터 패턴(RS), 희생 절연막들(SC1, SC2), 및 더미 절연막들을 구성하는 게이트 절연막(GI) 및 층간 절연막들(ILD1, ILD2)은 저항소자영역(RAR)에서 하부 절연막(LIL) 상에 배치될 수 있다. 상술한 구조에 따르면, 레지스터 패턴(RS)은 제1 방향(I)으로 이웃한 제1 희생 절연막(SC1)과 제2 희생 절연막(SC2) 사이에 배치된다. 레지스터 패턴(RS)은 제1 희생 절연막(SC1)과 제2 희생 절연막들(SC2) 각각보다 두껍게 잔류될 수 있다.
도 5는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 개략적으로 설명하기 위한 순서도이다.
도 5를 참조하면, 본 발명의 실시 예에 따른 반도체 장치의 제조방법은 ST1 단계 내지 ST23 단계를 포함할 수 있다. ST1 단계를 실시하기 전, 반도체 장치를 구동하기 위한 구동회로를 구성하는 구동 트랜지스터들을 기판 상에 형성할 수 있다. 이 경우, ST1 단계는 구동 트랜지스터들을 포함하는 기판 상에서 실시될 수 있다. ST23 단계 이후, 게이트 콘택 플러그들을 포함하는 콘택 플러그들을 형성하고, 비트 라인들을 포함하는 신호배선들을 형성할 수 있다.
ST1 단계는 웰 도프트 반도체막, 희생구조 및 수평 채널막을 도 1에 도시된 제1 영역(AR1)에 형성하는 단계이다.
ST3 단계는 제1 적층체를 형성하는 단계로서, 제1 적층체는 도 1에 도시된 제1 영역(AR1) 및 제2 영역(AR2) 전반에 형성된다.
ST5 단계는 폴리 실리콘막을 형성하는 단계로서, 폴리 실리콘막은 도 1에 도시된 제1 영역(AR1) 및 제2 영역(AR2) 전반에 형성된다.
ST7 단계는 폴리 실리콘막을 도 1에 도시된 제1 영역(AR1)에 배치된 식각 정지패턴과 도 1에 도시된 제2 영역(AR2)에 배치된 레지스터 패턴으로 분리하는 단계이다.
ST9 단계는 제2 적층체를 형성하는 단계로서, 제2 적층체는 도 1에 도시된 제1 영역(AR1) 및 제2 영역(AR2) 전반에 형성된다.
ST11 단계는 계단구조를 형성하는 단계이다. 계단 구조는 도 1에 도시된 콘택 영역(CTR)에 형성된다. ST11 단계에서, 제1 및 제2 적층체들 각각은 도 1에 도시된 제1 영역(AR1)에 배치되는 셀 패턴과 도 1에 도시된 제2 영역(AR2)에 배치되는 더미 패턴으로 분리될 수 있다.
ST13 단계는 셀 적층체를 관통하는 셀 플러그를 형성하는 단계이다. 셀 플러그는 도 1에 도시된 셀 어레이 영역(CAR)에 형성된다.
ST15 단계는 셀 적층체를 관통하는 슬릿을 형성하는 단계이다. 슬릿은 도 1에 도시된 셀 어레이 영역(CAR)으로부터 콘택 영역(CTR)으로 연장될 수 있다.
ST17 단계는 슬릿을 통해 채널 콘택막을 형성하는 단계이다. 채널 콘택막은 도 1에 도시된 제1 영역(AR1)에 형성된다.
ST19 단계는 제1 및 제2 적층체의 희생막들을 도전 패턴들로 대체하는 단계이다. 도전패턴들로 대체되는 희생막들은 셀 패턴을 구성하는 희생막들이다. 도 1에 도시된 제2 영역(AR2)에 잔류되는 더미 패턴으로서의 제1 및 제2 적층체의 희생막들은 도전패턴들로 대체되지 않는다.
ST21 단계는 슬릿을 통해 소스 도핑 영역을 형성하는 단계이다.
ST23 단계는 소스 도핑영역에 접촉된 소스 콘택라인을 형성하는 단계이다.
이하, 도 6a 내지 도 14b를 참조하여, 본 발명의 실시 예들에 따른 반도체 장치의 제조방법을 보다 구체적으로 설명한다. 도 6a 내지 도 14b에 도시된 셀 어레이 영역(CAR), 저항 소자 영역(RAR) 및 콘택 영역(CTR)은 도 1에서 상술한 바와 동일하므로, 이하 각 영역들에 대한 설명은 생략한다.
도 6a 내지 도 13c는 도 2a 및 도 4a에 도시된 반도체 장치의 제조방법에 대한 일 실시 예이다.
도 6a 및 도 6b은 도 5에 도시된 ST1 단계로부터 ST7단계를 설명하기 위한 단면도들이다.
도 6a을 참조하면, ST1 단계는 웰 도프트 반도체막(101)을 형성하는 단계, 웰 도프트 반도체막(101) 상에 희생구조(SA)를 형성하는 단계, 희생구조(SA) 상에 수평 채널막(109)을 형성하는 단계, 저항소자영역(RAR)에서 웰 도프트 반도체막(101), 희생구조(SA), 및 수평 채널막(109)을 제거하는 단계, 및 저항소자 영역(RAR)에 하부 절연막(111)을 형성하는 단계를 포함할 수 있다.
웰 도프트 반도체막(101)을 형성하는 단계는 제1 반도체막을 형성하는 단계 및 제2 반도체막을 형성하는 단계를 포함할 수 있다. 제1 반도체막은 제1 도전형의 도펀트를 포함하는 도프트 실리콘막일 수 있다. 제1 도전형의 도펀트는 웰 바디 형성을 위한 p형 도펀트일 수 있다. 제2 반도체막은 언도프트 실리콘막일 수 있다. 제1 반도체막 내부의 제1 도전형의 도펀트는 후속 공정을 진행하는 동안 발생되는 열 또는 별도의 열 공정에 의해 제2 반도체막 내부로 확산될 수 있다. 그 결과, 제1 도전형의 도펀트 농도는 웰 도프트 반도체막(101) 내부에서 상부로 갈수록 점진적으로 낮아질 수 있다.
희생구조(SA)를 형성하는 단계는 웰 도프트 반도체막(101) 상에 제1 보호막(103)을 형성하는 단계, 제1 보호막(103) 상에 하부 희생막(105)을 형성하는 단계, 및 하부 희생막(105) 상에 제2 보호막(107)을 형성하는 단계를 포함할 수 있다. 하부 희생막(105)은 언도프트 실리콘막으로 형성될 수 있다. 제1 보호막(103) 및 제2 보호막(107)은 하부 희생막(105)과 식각률이 다른 물질 중 선택될 수 있다. 예를 들어, 제1 보호막(103) 및 제2 보호막(107)은 산화막으로 형성될 수 있다. 제1 보호막(103) 및 제2 보호막(107)은 하부 희생막(105)을 제거하는 후속 공정 동안 웰 도프트 반도체막(101) 및 수평 채널막(109)을 보호할 수 있다. 제1 보호막(103) 및 제2 보호막(107) 중 적어도 하나는 경우에 따라 생략될 수 있다.
수평채널막(109)은 추후 다층 메모리막을 식각하는 동안 게이트 절연막(113)을 보호하여 게이트 절연막(113)의 손실을 방지할 수 있다. 수평채널막(109)은 반도체막으로 형성될 수 있으며, 예를 들어 실리콘막으로 형성될 수 있다. 수평채널막(109)은 도프트 반도체막 또는 언도프트 반도체막으로 형성될 수 있다. 언도프트 상태로 증착된 수평채널막(109)은 후속 공정에서 발생된 열 또는 별도의 열 고정에 의해 웰 도프트 반도체막(101)으로부터 확산된 제1 도전형의 도펀트를 포함할 수 있다.
수평채널막(109) 및 웰 도프트 반도체막(101)은 추후 채널 컨택막의 성장 시드로 이용될 수 있다.
웰 도프트 반도체막(101), 희생구조(SA), 및 수평 채널막(109)은 저항소자영역(RAR)에서 제거되고, 셀 어레이 영역(CAR) 및 콘택 영역(도 1의 CTR)을 포함하는 제1 영역(AR1)에 잔류된다. 하부 절연막(111)은 웰 도프트 반도체막(101), 희생구조(SA), 및 수평 채널막(109)이 식각된 영역을 채우도록 저항소자영역(RAR)에 형성된다. 이로써, 하부 절연막(111)은 웰 도프트 반도체막(101), 희생구조(SA), 및 수평 채널막(109)의 측벽들과 공면을 이루는 측벽을 포함할 수 있다.
ST3 단계에서 형성된 제1 적층체(SS1)는 수평채널막(109)의 상부로부터 하부 절연막(111) 상부로 연장된다. ST3 단계는 게이트 절연막(113)을 형성하는 단계, 게이트 절연막(113) 상에 제1 희생막(115)을 형성하는 단계 및 제1 희생막(115) 상에 제1 층간 절연막(117)을 형성하는 단계를 포함할 수 있다.
제1 희생막(115)은 게이트 절연막(113) 및 제1 층간 절연막(117)과 다른 식각률을 갖는 물질 중 선택될 수 있다. 게이트 절연막(113) 및 제1 층간 절연막(117)은 실리콘 산화막을 포함할 수 있다. 제1 희생막(115)은 질화막을 포함할 수 있다.
ST5 단계에서 형성된 폴리 실리콘막(119)은 제1 적층체(SS1) 상에 배치된다. 폴리 실리콘막(119)은 슬릿을 형성하기 위한 후속 공정을 진행하는 동안 셀 어레이 영역(CAR)에서 식각 정지막 역할을 할 수 있다. 폴리 실리콘막(119)은 저항소자영역(RAR)에서 레지스터 패턴으로 이용될 수 있다. 폴리 실리콘막(119)은 n형 도펀트가 도핑된 도프트 폴리 실리콘막일 수 있다.
도 6b를 참조하면, ST7 단계에서 폴리 실리콘막(119)을 식각한다. 이로써, 폴리 실리콘막(119)은 셀 어레이 영역(CAR)에 식각정지패턴(119ES)으로서 잔류되고, 저항소자영역(RAR)에 레지스터 패턴(119RS)으로서 잔류한다. 레지스터 패턴(119RS)은 식각정지패턴(119ES)으로부터 전기적으로 분리된다. 폴리 실리콘막(119)이 식각된 영역은 분리 절연막(121)으로 채워질 수 있다.
식각정지패턴(119ES)은 웰 도프트 반도체막(101)에 중첩되고, 셀 플러그들이 배치될 영역에 잔류되지 않고, 슬릿이 배치될 영역에 잔류될 수 있다. 레지스터 패턴(119RS)은 웰 도프트 반도체막(101)에 비중첩되고, 하부 절연막(111)에 중첩된다.
식각정지패턴(119ES) 및 레지스터 패턴(119RS)은 하나의 포토레지스트 공정을 이용하여 형성되므로 본 발명의 실시 예는 반도체 장치의 제조공정을 단순화할 수 있다.
도 7은 도 5에 도시된 ST9 단계를 설명하기 위한 단면도들이다.
도 7을 참조하면, ST9 단계에서 형성된 제2 적층체(SS2)는 식각정지패턴(119ES), 분리 절연막(121), 및 레지스터 패턴(119RS)의 상면들을 따라 연장된다. 즉, 제2 적층체(SS2)는 셀 어레이 영역(CAR)으로부터 저항소자영역(RAR)으로 연장된다.
ST9 단계는 제2 층간 절연막들(123) 및 제2 희생막들(125)을 한층씩 교대로 적층하는 단계를 포함할 수 있다. 제2 층간 절연막들(123)은 제1 층간 절연막(117)과 동일한 물질로 형성되고, 제2 희생막들(125)은 제1 희생막(115)과 동일한 물질로 형성될 수 있다. 제2 층간 절연막들(123)은 실리콘 산화막을 포함할 수 있다. 제2 희생막들(125)은 질화막을 포함할 수 있다.
제1 적층체(SS1) 및 제2 적층체(SS2) 각각은 도 1에 도시된 제1 영역(AR1)에 배치된 부분과, 도 1에 도시된 제2 영역(AR2)에 배치된 부분으로 구분될 수 있다. 이하, 설명의 편의를 위해, 제1 영역에 배치된 제1 적층체(SS1)의 일부분을 제1 적층체(SS1)의 제1 영역으로 정의하고, 제2 영역에 배치된 제1 적층체(SS1)의 다른부분을 제1 적층체(SS1)의 제2 영역으로 정의한다. 또한, 제1 영역에 배치된 제2 적층체(SS2)의 일부분을 제2 적층체(SS2)의 제1 영역으로 정의하고, 제2 영역에 배치된 제2 적층체(SS2)의 다른부분을 제2 적층체(SS2)의 제2 영역으로 정의한다. 제1 적층체(SS1)의 제1 영역 및 제2 적층체(SS2)의 제1 영역은 웰 도프트 반도체막(101)에 중첩되고, 제1 적층체(SS1)의 제2 영역 및 제2 적층체(SS2)의 제2 영역은 웰 도프트 반도체막(101)에 중첩되지 않는다.
도 8은 도 5에 도시된 ST11 단계를 설명하기 위한 단면도들이다.
도 8을 참조하면, ST11 단계에서 제1 적층체(SS1) 및 제2 적층체(SS2)가 식각될 수 있다. 이 때, 제1 적층체(SS1) 및 제2 적층체(SS2) 각각은 도 1에 도시된 제1 영역(AR1)에 잔류되는 셀 패턴(CEP)과 도 1에 도시된 제2 영역(AR2)에 잔류되는 더미 패턴(DUP)로 분리될 수 잇다. 제1 영역(AR1)에 잔류되는 셀 패턴(CEP)의 단부는 콘택 영역(CTR)에 배치되고, 계단구조를 가질 수 있다. 계단구조를 형성하는 단계는 포토레지스트 패턴(미도시)을 형성하는 단계 및 포토레지스터 패턴을 식각 베리어로 이용한 식각 공정으로 제1 적층체(SS1) 및 제2 적층체(SS2)를 식각하는 단계를 포함할 수 있다. 계단구조는 포토레지스터 패턴의 크기를 줄이는 단계 및 크기가 줄어든 포토레지스트 패턴으로 제1 적층체(SS1) 및 제2 적층체(SS2)를 식각하는 단계를 반복하여 실시함으로써 형성될 수 있다.
셀 패턴(CEP) 및 더미 패턴(DUP)을 분리한 후, 셀 패턴(CEP) 단부에 형성된 계단구조를 덮도록 평탄화 절연막(131)을 형성할 수 있다. 셀 패턴(CEP)은 웰 도프트 반도체막(101)에 중첩되고, 더미 패턴(DUP)은 웰 도프트 반도체막(101)에 비 중첩된다.
도 9는 도 5에 도시된 ST13 단계를 설명하기 위한 단면도들이다.
도 9를 참조하면, ST13 단계는 홀들(133)을 형성하기 위한 식각 단계 및 홀들(133) 내부에 셀 플러그들(PL)을 형성하는 단계를 포함할 수 있다. 홀들(133)은 셀 패턴(CEP)을 구성하는 제2 적층체(SS2), 분리 절연막(121), 셀 패턴(CEP)을 구성하는 제1 적층체(SS1), 수평 채널막(109), 및 희생구조(SA)를 관통하여 웰 도프트 반도체막(101) 내부로 연장될 수 있다.
셀 플러그들(PL)을 형성하는 단계는 홀들(133) 각각의 내부에 다층 메모리막(135)으로 둘러싸인 채널기둥(137)을 형성하는 단계를 포함할 수 있다. 다층 메모리막(135)으로 둘러싸인 채널기둥(137)을 형성하는 단계는 홀들(133) 각각의 표면 상에 다층 메모리막(135)을 형성하는 단계 및 다층 메모리막(135) 상에 채널 반도체막을 형성하는 단계를 포함할 수 있다. 홀들(133) 외부의 다층 메모리막(135) 및 채널 반도체막 각각의 일부는 제거될 수 있다. 다층 메모리막(135)은 도 3a 및 도 3b에서 상술한 제1 블로킹 절연막, 데이터 저장막 및 터널 절연막을 순차로 적층하여 형성될 수 있다. 채널 반도체막은 언도프트 실리콘막으로 형성될 수 있다.
채널기둥(137)은 홀들(133) 각각의 내부를 완전히 채우도록 형성되거나, 홀들(133) 각각의 중심영역을 개구하도록 형성될 수 있다.
채널기둥(137)에 의해 홀들(133) 각각의 중심 영역이 개구된 경우, 셀 플러그들(PL)을 형성하는 단계는 홀들(133) 각각의 중심 영역을 코어 절연막(139)으로 채우는 단계를 더 포함할 수 있다. 이 경우, 셀 플러그들(PL)을 형성하는 단계는 코어 절연막(139) 상에 캡핑패턴(141)을 형성하는 단계를 더 포함할 수 있다. 이를 위해, 코어 절연막(139)의 상단을 리세스하여 홀들(133) 각각의 상단을 개구시킬 수 있다. 이로써, 코어 절연막(139)의 높이는 홀들(133) 각각의 높이 및 채널기둥(137)의 높이보다 낮게 형성될 수 있다. 이 후, 높이가 낮아진 코어 절연막(139) 상에 홀들(133) 각각의 상단을 채우는 캡핑패턴(141)을 형성할 수 있다. 캡핑패턴(141)은 제2 도전형의 도펀트를 포함하는 도프트 실리콘막으로 형성될 수 있다.
셀 플러그들(PL)은 셀 어레이 영역(CAR)에서 분리 절연막(121)을 관통할 수 있다. 셀 플러그들(PL)은 제1 그룹(GR1) 및 제2 그룹(GR2)으로 구분될 수 있다. 제1 그룹(GR1) 및 제2 그룹(GR2)은 식각 정지패턴(119ES)을 사이에 두고 배치될 수 있다.
도 10a 내지 도 10d는 도 5에 도시된 ST15 단계를 설명하기 위한 단면도들이다.
도 10a를 참조하면, ST15 단계는 셀 패턴(CEP)을 구성하는 제2 적층체(SS2)를 식각하여 제1 관통부(151A)를 형성하는 단계를 포함할 수 있다. 제1 관통부(151A)는 슬릿의 일부로서 제2 적층체(SS2)를 구성하는 물질막들과 식각 정지패턴(119ES) 사이의 식각률 차이를 이용하여 형성된다. 제1 관통부(151A)는 식각정지패턴(119ES)에 중첩된다. 제1 관통부(151A)를 형성하는 단계에서 식각정지패턴(119ES)은 식각 정지막을 역할을 한다.
식각정지패턴(119ES)의 두께는 식각 정지막 역할을 할 수 있을 만큼 두껍게 형성되므로, 식각정지패턴(119ES)은 제2 적층체(SS2)를 식각하기 위한 식각 물질에 의해 일부 손실되더라도 제1 관통부(151A)에 의해 완전히 관통되지 않는다.
도 10b를 참조하면, ST15 단계는 식각정지패턴(119ES)을 식각하여 제2 관통부(151B)를 형성하는 단계를 포함할 수 있다. 제2 관통부(151B)는 제1 관통부(151A)에 연결되고, 슬릿의 일부이다. 제2 관통부(151B)는 제1 적층체(SS1)의 제1 층간 절연막(117)을 노출한다. 제2 관통부(151B)에 의해 식각정지패턴(119ES)은 제1 패턴(P1) 및 제2 패턴(P2)으로 분리될 수 있다. 제2 관통부(151B)를 형성하는 동안, 제1 적층체(SS1)를 구성하는 물질막들과 식각정지패턴(119ES) 사이의 식각률 차이를 이용하여 제1 적층체(SS1)의 물질막들을 식각 정지막으로 이용할 수 있다.
ST15 단계는 제2 관통부(151B)에 의해 노출된 제1 패턴(P1) 및 제2 패턴(P2) 각각의 측벽을 산화시켜 제1 산화영역(153)을 형성하는 단계를 더 포함할 수 있다.
도 10c를 참조하면, ST15 단계는 셀 패턴(CEP)을 구성하는 제1 적층체(SS1)를 식각하여 제3 관통부(151C)를 형성하는 단계를 포함할 수 있다. 제3 관통부(151C)는 슬릿의 일부로서, 제2 관통부(151B)에 연결되고, 수평채널막(109)의 상면을 노출한다.
제3 관통부(151C)를 형성하는 동안, 제1 적층체(SS1)를 구성하는 물질막들과 수평채널막(109) 사이의 식각률 차이를 이용하여 수평채널막(109)을 식각 정지막으로 이용할 수 있다.
도 10d를 참조하면, ST15 단계는 수평채널막(109)을 식각하여 제4 관통부(151D)를 형성하는 단계를 포함할 수 있다. 제4 관통부(151D)는 제3 관통부(151C)에 연결되고, 슬릿(SI)의 일부이다. 제4 관통부(151D)는 희생구조(SA)의 하부 희생막(105)을 노출한다.
도 10a 내지 도 10d에서 상술한 제1 내지 제4 관통부들(151A 내지 151D)은 서로 연결되고, 도 2a에서 상술한 제3 방향(Ⅲ)으로 연장되고, 슬릿(SI)을 구성한다. 본 발명의 실시 예에 따르면, 식각 정지패턴(119ES)이 제1 적층체(SS1)와 제2 적층체(SS2) 사이에 배치된다. 이에 따라, 슬릿(SI)을 형성하기 위한 식각 공정은 식각 정지패턴(119ES)을 식각정지막으로 이용하는 제1 식각 단계와 제1 적층체(SS1)을 식각정지막으로 이용하는 제2 식각 단계로 구분하여 단계별로 수행할 수 있다. 그 결과, 본 발명의 실시 예는 단순화된 공정으로 슬릿(SI)의 깊이를 정밀하게 제어할 수 있다.
도 11a 내지 도 11d는 도 5에 도시된 ST17 단계를 설명하기 위한 단면도들이다.
도 11a를 참조하면, ST17 단계는 슬릿(SI)의 측벽 상에 제1 내지 제3 측벽 보호막들(155, 157 ,159)을 형성하는 단계를 포함할 수 있다.
제1 내지 제3 측벽 보호막들(155, 157 ,159)은 슬릿(SI)의 표면 상에 제1 내지 제3 박막들을 순차로 증착한 후, 슬릿(SI)의 바닥면을 통해 희생구조(SA)의 하부 희생막(105)이 노출되도록 제1 내지 제3 박막들 각각의 일부를 제거함으로써 형성될 수 있다. 제1 박막은 제1 측벽 보호막(155)으로서 잔류하고, 제2 박막은 제2 측벽 보호막(157)으로서 잔류하고, 제3 박막은 제3 측벽 보호막(159)으로서 잔류한다.
제1 측벽 보호막(155)은 다층 메모리막(135)의 제1 블로킹 절연막과 다른 식각률을 갖는 절연물로 형성될 수 있다. 제2 측벽 보호막(157)은 다층 메모리막(135)의 데이터 저장막과 다른 식각률을 갖는 절연물로 형성될 수 있다. 제3 측벽 보호막(159)은 다층 메모리막(135)의 터널 절연막과 다른 식각률을 갖는 절연물로 형성될 수 있다. 제1 측벽 보호막(155) 및 제3 측벽 보호막(159)은 다층 메모리막(135)의 데이터 저장막과 동일한 물질로 형성되고, 제2 측벽 보호막(157)은 산화막으로 형성될 수 있다. 예를 들어, 제1 측벽 보호막(155) 및 제3 측벽 보호막(159)은 실리콘 질화막으로 형성될 수 있다.
도 11b를 참조하면, ST17 단계에서 슬릿(SI)을 통해 희생 구조(SA)가 제거되고, 다층 메모리막(135)의 일부가 식각되고, 채널기둥(137)의 측벽을 노출하는 수평공간(HSP)이 개구될 수 있다.
희생구조(SA)를 제거하는 단계는 슬릿(SI)을 통해 도 11a에 도시된 하부 희생막(105)을 제거하여 다층 메모리막(135)의 측벽을 노출하는 단계를 포함할 수 있다. 하부 희생막(105)을 제거하는 동안, 도 11a에 도시된 제1 보호막(103) 및 제2 보호막(107)에 의해 수평 채널막(109) 및 웰 도프트 반도체막(101)이 보호될 수 있다.
하부 희생막의 제거로 다층 메모리막(135)의 일부가 노출된다. 노출된 다층 메모리막(135)은 식각되어 다층 메모리막(135)이 제1 다층 메모리패턴(135A) 및 제2 다층 메모리패턴(135B)으로 분리될 수 있다. 하부 희생막 및 다층 메모리막(135)이 제거된 영역에 수평공간(HSP)이 정의된다. 채널기둥(137)은 제1 다층 메모리패턴(135A)과 제2 다층 메모리패턴(135B) 사이에서 노출된다.
다층 메모리막(135)을 식각하는 동안, 도 11a에 도시된 제1 보호막(103) 및 제2 보호막(107)이 제거되어 수평 채널막(109) 및 웰 도프트 반도체막(101)이 수평공간(HSP)에 의해 노출될 수 있다. 다층 메모리막(135)을 식각하는 동안, 도 11a에 도시된 제3 측벽 보호막(159) 및 제2 측벽 보호막(157)이 제거될 수 있으나, 제1 측벽 보호막(155)이 잔류하여 제1 적층체(SS1) 및 제2 적층체(SS2)를 보호할 수 있다.
도 11c를 참조하면, ST17 단계는 도 11b에 도시된 수평공간(HSP)을 채널 콘택막(161)으로 채우는 단계를 포함할 수 있다. 채널 콘택막(161)은 채널기둥(137)의 측벽, 수평 채널막(109)의 바닥면, 및 웰 도프트 반도체막(101)의 상면에 직접 접촉된다. 채널 콘택막(161)은 도프트 반도체막 또는 언도프트 반도체막으로 형성될 수 있다. 채널 콘택막(161)은 실리콘막으로 형성될 수 있다. 후속 공정에서 웰 도프트 반도체막(101) 내부의 제1 도전형 도펀트가 채널 콘택막(161) 내부로 확산될 수 있다.
채널 콘택막(161)은 선택적 성장 방식(예를 들어, SEG: Selective Epitaxial Growth) 또는 비선택적 증착 방식(예를 들어, CVD: chemical vapor deposition)을이용하여 형성될 수 있다. 선택적 성장 방식을 이용하는 경우, 채널기둥(137), 수평 채널막(109), 및 웰 도프트 반도체막(101)이 시드층 역할을 할 수 있다. 비선택적 증착 방식을 이용하는 경우, 채널 콘택막(161)은 슬릿(SI)의 측벽 상부로 연장될 수 있다. 이 경우, 슬릿(SI) 내부에 형성된 채널 콘택막(161)의 일부 영역을 제거할 수 있다.
도 11d를 참조하면, ST17 단계는 슬릿(SI)을 통해 노출된 수평 채널막(109), 채널 콘택막(161), 및 웰 도프트 반도체막(101) 각각의 표면을 산화시켜 제2 산화 영역(163)을 형성하는 단계를 더 포함할 수 있다.
도 12a 및 도 12b는 도 5에 도시된 ST19 단계를 설명하기 위한 단면도들이다.
도 12a를 참조하면, ST19 단계는 제1 측벽 보호막을 제거하는 단계, 및 슬릿(SI)을 통해 제1 및 제2 희생막들(115, 125)을 제거하여 리세스 영역들(RA)을 형성하는 단계를 포함할 수 있다. 리세스 영역들(RA)은 셀 패턴(CEP)의 제1 및 제2 희생막들(115, 125)이 제거된 영역에 한하여 정의된다. 리세스 영역들(RA)은 제1 방향(I)에서 서로 이웃한 게이트 절연막(113) 및 제1 층간 절연막(117) 사이 또는 제1 방향(I)으로 서로 이웃한 제2 층간 절연막들(123) 사이에 정의될 수 있다.
저항소자영역(RAR)에서 더미 패턴(DUP)의 제1 및 제2 희생막들(115, 125)은 슬릿(SI)에 의해 노출되지 않으므로 제거되지 않고 잔류한다. 즉, 슬릿(SI)을 통해 셀 어레이 영역(CAR)에 리세스 영역들(RA)을 형성하더라도, 더미 패턴(DUP)의 제1 및 제2 희생막들(115, 125)은 레지스터 패턴(119RS)에 중첩된 상태로 잔류할 수 있다.
도 12b를 참조하면, ST19 단계는 도 12a에 도시된 리세스 영역들(RA)을 도전패턴들(173)로 채우는 단계를 포함할 수 있다. 도전패턴들(173)을 형성하는 단계는 리세스 영역들(RA) 및 슬릿(SI)의 표면을 따라 연장된 제2 블로킹 절연막(171)을 형성하는 단계, 제2 블로킹 절연막(171) 상에 리세스 영역들(RA)을 채우는 게이트 도전막을 형성하는 단계, 및 슬릿(SI) 내부의 게이트 도전막이 제거되도록 식각 공정을 실시하여 게이트 도전막을 다수의 도전패턴들(173)로 분리하는 단계를 포함할 수 있다.
제2 블로킹 절연막(171)은 고유전율 절연막으로 형성될 수 있다. 보다 구체적으로, 제2 블로킹 절연막(171)은 알루미늄 산화막을 포함할 수 있다. 알루미늄 산화막은 비정질상태로 증착된 후, 열처리 공정을 통해 결정화될 수 있다. 제2 블로킹 절연막(171)을 형성하기 위한 열처리 공정을 진행하는 동안, 웰 도프트 반도체막(101) 하부의 제1 도전형 도펀트가 웰 도프트 반도체막(101) 상부를 향해 확산되고, 더 나아가 채널 콘택막(161), 수평 채널막(109) 및 채널기둥(137)의 내부로 확산될 수 있다.
게이트 도전막은 저저항 배선을 위해 저저항 금속을 포함할 수 있다. 예를 들어, 게이트 도전막은 텅스텐막으로 형성될 수 있다.
도 12a 내지 도 12b에서 상술한 공정을 통해 셀 어레이 영역(CAR)을 포함하는 제1 영역에 게이트 적층체(GST)가 형성된다. 게이트 적층체(GST)의 도전 패턴들(171)과 동일층의 저항소자영역(RAR)에 제1 및 제2 희생막들(115, 125)이 더미 패턴(DUP)으로서 잔류한다.
도 13a 내지 도 13c는 도 5에 도시된 ST21 단계 및 ST23 단계를 설명하기 위한 단면도들이다.
도 13a를 참조하면, ST21 단계는 슬릿(SI)을 통해 제2 도전형의 도펀트를 주입하여 제1 소스 영역(175)을 형성하는 단계를 포함할 수 있다. 제1 소스 영역(175)은 슬릿(SI)에 인접한 웰 도프트 반도체막(101), 채널 콘택막(161) 및 수평 채널막(109) 각각의 내부를 향하여 제2 도전형의 도펀트를 주입하여 형성할 수 있다. 제1 소스 영역(175)은 제2 도전형의 도펀트를 제1 농도로 포함할 수 있다. 제1 소스 영역(175)을 형성할 때, 슬릿(SI)의 측벽에 인접한 채널 콘택막(161) 및 수평 채널막(109) 각각의 내부로 제2 도전형의 도펀트가 주입될 수 있도록 틸트 이온 주입 공정을 실시할 수 있다. 제2 산화 영역(163)은 제2 도전형의 도펀트를 주입하는 동안 버퍼역할을 할 수 있다.
도 13b를 참조하면, ST21 단계는 슬릿(SI)의 측벽 상에 측벽 절연막(177)을 형성하는 단계를 포함할 수 있다. 측벽 절연막(177)은 슬릿(SI)의 바닥면에서 제거된다. 슬릿(SI)의 바닥면에서 측벽 절연막(177)의 일부를 제거하는 동안 제2 블로킹 절연막(171) 및 제2 산화영역(163) 각각의 일부가 제거되어 웰 도프트 반도체막(101)이 노출될 수 있다.
ST21 단계는 슬릿(SI)을 통해 제2 도전형의 도펀트를 웰 도프트 반도체막(101) 내부에 주입하여 제2 소스 영역(179)을 형성하는 단계를 포함할 수 있다. 제2 소스 영역(179)은 제1 소스 영역(175)보다 높은 제2 농도의 제2 도전형 도펀트를 포함할 수 있다. 이로써, 제1 소스 영역(175) 및 제2 소스 영역(179)을 포함하는 소스 도펀트 영역(SDA)이 정의된다.
제2 도전형의 도펀트는 웰 도프트 반도체막(101) 내부의 제1 도전형의 도펀트와 상반된 도전형이다. 웰 도프트 반도체막(101)은 p형 도펀트를 포함하고, 소스 도펀트 영역(SDA)은 n형 도펀트를 포함할 수 있다.
도 13c를 참조하면, ST23 단계를 통해 도 13b에 도시된 슬릿(SI) 내부가 소스콘택라인(181)으로 채워질 수 있다. 소스콘택라인(181)은 측벽 절연막(177)에 의해 게이트 적층체(GST)와 절연된다. 소스콘택라인(181)은 제2 소스 영역(179)에 오믹 접촉된다.
도 14a 및 도 14b는 도 2b 및 도 4b에 도시된 반도체 장치의 제조방법에 대한 일 실시 예이다.
도 14a를 참조하면, 도 6a에서 상술한 바와 동일한 공정 및 물질들을 이용하여 웰 도프트 반도체막(201), 희생구조(SA), 수평 채널막(209) 및 하부 절연막(211)을 형성할 수 있다.
이어서, 도 6a에서 상술한 바와 동일한 공정 및 물질들을 이용하여 제1 적층체(SS1)를 형성한다. 이 후, 도 5에 도시된 ST5 단계 및 ST7 단계를 실시하여 제1 적층체(SS1) 상에 식각 정지패턴(219ES), 레지스터 패턴(219RS) 및 분리 절연막(221)을 형성한다. 식각 정지패턴(219ES)은 셀 어레이 영역(CAR) 전체에 잔류될 수 있으며, 레지스터 패턴(219RS)은 저항소자영역(RAR)에 잔류된다. 레지스터 패턴(219RS)은 분리 절연막(221)에 의해 식각 정지패턴(219ES)으로부터 전기적으로 분리될 수 있다.
이 후, 도 7에서 상술한 바와 동일한 공정 및 물질막들을 이용하여 제2 적층체(SS2)를 형성한다.
이어서, 도 8에서 상술한 바와 동일한 ST11 단계를 실시한 이후, 셀 플러그들(PL)을 형성할 수 있다. 셀 플러그들(PL)은 도 9에서 상술한 공정들 및 물질들을 이용하여 형성될 수 있다. 단, 본 발명의 실시 예에서 셀 플러그들(PL)은 식각 정지패턴(219ES)을 더 관통한다.
도 14b를 참조하면, 도 10a 내지 도 10d에서 상술한 바와 동일한 공정들을 이용하여 슬릿(SI)을 형성한다.
이 후, 도 11a 내지 도 11d에서 상술한 바와 동일한 공정들을 이용하여 채널 콘택막(261)을 형성한다.
이어서, 도 12a 및 도 12b에서 상술한 바와 동일한 공정들을 이용하여 셀 어레이 영역(CAR)에 도전패턴들(273)을 포함하는 게이트 적층체(GST)를 형성한다. 이 때, 저항소자영역(RAR)에서 제1 및 제2 희생막들(215, 225)은 도전패턴들(273)과 동일층에 더미 패턴(DUP)으로서 잔류된다. 도전패턴들(273)은 제2 블로킹 절연막(271) 상에 형성된다.
계속해서, 도 13a 내지 도 13c에서 상술한 바와 동일한 공정으로 제1 소스 영역(275), 측벽 절연막(277), 제2 소스 영역(279), 및 소스 콘택 라인(281)을 형성한다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 15를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 2a, 도 2b, 도 4a 또는 도 4b에서 상술한 구조를 포함할 수 있다. 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 16을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 15를 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
WD, 101, 201: 웰 도프트 반도체막 HCH, 109, 209: 수평 채널막
CHC, 161, 161: 채널 콘택막 LIL, 111, 211: 하부 절연막
CHP, 137: 채널기둥 CP1: 제1 도전패턴
CP2: 제2 도전패턴 173, 273: 도전패턴
ISO, 121, 221: 분리 절연막 GI, 113: 게이트 절연막
ILD1, ILD2, 117, 123: 층간 절연막
ML1, ML2, 135A, 135B: 다층 메모리패턴
ES, P1, P2, 119ES, 219ES: 식각정지패턴
SDA: 소스 도펀트 영역 S1, 175, 275: 제1 소스영역
S2, 179, 279: 제2 소스영역 SCL, 181, 281: 소스콘택라인
SSL: 소스 셀렉트 라인 WL: 워드 라인
DSL: 드레인 셀렉트 라인 BI1, BI2, 171, 271: 블로킹 절연막
RS, 119RS, 219RS: 레지스터 패턴 SI: 슬릿
SC1, SC2, 115, 125, 215, 225: 희생 질화막
CEP: 셀 패턴 DUP: 더미 패턴
SWI, 177, 277: 측벽 절연막 SA: 희생구조
RA: 리세스 영역 151A 내지 151D: 제1 내지 제4 관통부
133: 홀 135: 다층 메모리막

Claims (27)

  1. 제1 방향을 따라 연장된 채널기둥;
    상기 채널기둥을 감싸는 제1 도전패턴;
    상기 제1 도전패턴 상에서 상기 채널기둥을 감싸고, 상기 제1 방향을 따라 서로 이격되어 적층된 제2 도전패턴들; 및
    상기 제1 도전패턴과 상기 제2 도전패턴들 사이에 배치된 식각 정지패턴을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 식각 정지패턴은 상기 제1 도전패턴 및 상기 제2 도전패턴들을 구성하는 도전물들과 다른 도전물로 형성된 반도체 장치.
  3. 제 1 항에 있어서,
    상기 식각 정지패턴은 폴리 실리콘막으로 형성된 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제1 도전패턴과 상기 제2 도전패턴들 사이에서 상기 채널기둥을 감싸고, 상기 제1 도전패턴 및 상기 제2 도전패턴들보다 좁게 형성된 분리 절연막을 더 포함하고,
    상기 식각 정지패턴은 상기 분리 절연막의 양측벽 상에 각각 배치된 반도체 장치.
  5. 제 1 항에 있어서,
    상기 식각 정지패턴은 상기 채널기둥을 감싸도록 상기 제1 도전패턴 및 상기 제2 도전패턴들에 나란하게 연장되는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제1 도전패턴과 상기 식각 정지패턴 사이, 상기 제2 도전패턴들 사이, 상기 제2 도전패턴들과 상기 식각 정지패턴 사이에 각각 배치되고, 상기 채널기둥을 감싸는 층간 절연막들을 더 포함하고,
    상기 식각 정지패턴은 상기 층간 절연막들과 다른 물질로 형성되는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제1 도전패턴 아래에 상기 제1 도전패턴으로부터 이격되어 배치되고, 상기 채널기둥의 하부를 감싸고, p형 도펀트를 포함하는 웰 도프트 반도체막;
    상기 제1 및 제2 도전패턴들과 상기 채널기둥 사이에 배치된 제1 다층 메모리 패턴;
    상기 웰 도프트 반도체막과 상기 채널기둥 사이에 배치된 제2 다층 메모리 패턴;
    상기 웰 도프트 반도체막 상에 배치되고, 상기 제1 다층 메모리 패턴과 상기 제2 다층 메모리 패턴 사이의 상기 채널기둥에 직접 접촉되어 상기 채널기둥을 감싸는 채널 콘택막;
    상기 채널 콘택막 상에 배치되고 상기 채널기둥을 감싸는 수평 채널막;
    상기 수평 채널막과 상기 제1 도전패턴 사이에 배치되고, 상기 채널기둥을 감싸는 게이트 절연막을 더 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 채널 콘택막 및 상기 웰 도프트 반도체막의 일부 영역 내에 배치되고, n형 도펀트가 분포된 소스 도펀트 영역을 더 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제1 도전패턴과 상기 식각 정지패턴 사이, 상기 제2 도전패턴들 사이, 상기 제2 도전패턴들과 상기 식각 정지패턴 사이에 각각 배치되고, 상기 채널기둥을 감싸는 층간 절연막들;
    상기 소스 도펀트 영역에 접촉되어 상기 제1 방향을 따라 연장된 소스콘택라인;
    상기 채널 콘택막, 상기 수평 채널막, 상기 게이트 절연막, 상기 제1 도전패턴, 상기 식각 정지막, 상기 층간 절연막들 및 상기 제2 도전패턴들을 포함하는 적층체의 측벽과 상기 소스콘택라인 사이에 배치된 측벽 절연막; 및
    상기 측벽 절연막 및 상기 층간 절연막들 사이의 계면들, 상기 층간 절연막들 및 상기 제2 도전패턴들 사이의 계면들, 상기 제1 다층 메모리 패턴과 상기 제2 도전패턴들 사이의 계면들, 상기 측벽 절연막과 상기 식각 정지패턴 사이의 계면, 상기 제1 도전패턴과 상기 층간 절연막 사이의 계면, 상기 제1 도전패턴과 상기 제1 다층 메모리 패턴 사이의 계면, 상기 제1 도전패턴과 상기 게이트 절연막 사이의 계면, 상기 게이트 절연막과 상기 측벽 절연막 사이의 계면을 따라 연장되고, 상기 소스콘택라인을 향하는 상기 제1 및 제2 도전패턴들의 측벽들을 개구하는 블로킹 절연막을 더 포함하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 식각 정지패턴과 동일층에 동일한 물질로 형성된 레지스터 패턴; 및
    상기 레지스터 패턴에 중첩되고, 상기 제1 도전패턴 및 상기 제2 도전패턴들과 동일층에 잔류하는 질화막들을 더 포함하는 반도체 장치.
  11. 웰 도프트 반도체막 내부로부터 제1 방향을 따라 연장된 제1 채널기둥 및 제2 채널기둥;
    상기 웰 도프트 반도체막 상에서 상기 제1 채널기둥을 감싸는 제1 게이트 적층체;
    상기 웰 도프트 반도체막 상에서 상기 제2 채널기둥을 감싸는 제2 게이트 적층체;
    상기 웰 도프트 반도체막과 상기 제1 게이트 적층체 사이와 상기 웰 도프트 반도체막과 상기 제2 게이트 적층체 사이에서 상기 제1 채널기둥 및 상기 제2 채널기둥을 각각 감싸는 콘택 채널막들;
    상기 제1 게이트 적층체와 상기 제2 게이트 적층체 사이의 슬릿; 및
    상기 슬릿의 측벽 상에 형성된 측벽 절연막을 포함하고,
    상기 제1 및 제2 게이트 적층체들 각각은 상기 제1 방향을 따라 교대로 적층된 층간 절연막들과 게이트 전극들, 및 상기 제1 방향으로 이웃한 상기 게이트 전극들 사이에 배치된 식각 정지패턴을 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 식각 정지패턴은 상기 게이트 전극들 중 상기 웰 도프트 반도체막에 가장 인접한 소스 셀렉트 라인과 상기 소스 셀렉트 라인 상부의 워드 라인들 사이에 배치된 반도체 장치.
  13. 제 11 항에 있어서,
    상기 식각 정지패턴은 상기 층간 절연막들 및 상기 게이트 전극들과 다른 물질로 형성된 반도체 장치.
  14. 제 11 항에 있어서,
    상기 식각 정지패턴과 동일한 층에 배치되고, 상기 제1 채널기둥 또는 상기 제2 채널기둥을 감싸는 분리 절연막을 더 포함하고,
    상기 식각 정지패턴은 상기 분리 절연막과 상기 측벽 절연막 사이에 배치되는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 층간 절연막들 각각은 상기 분리 절연막보다 상기 측벽 절연막을 향하여 더 돌출된 반도체 장치.
  16. 제 11 항에 있어서,
    상기 식각 정지패턴은 상기 제1 채널기둥 또는 상기 제2 채널기둥을 감싸도록 층간 절연막들 및 상기 게이트 전극들에 나란하게 연장되는 반도체 장치.
  17. 제 11 항에 있어서,
    상기 제1 게이트 적층체 및 상기 제2 게이트 적층체 사이의 상기 웰 도프트 반도체막 내부에 정의된 소스 도펀트 영역; 및
    상기 소스 도펀트 영역에 접촉되어, 상기 측벽 절연막을 따라 연장된 소스콘택라인을 더 포함하는 반도체 장치.
  18. 제 11 항에 있어서,
    상기 층간 절연막들 및 상기 게이트 전극들과 동일층에 배치되고, 서로 교대로 적층된 더미 절연막들 및 질화막들; 및
    상기 식각 정지패턴과 동일층에서 상기 질화막들 사이에 배치된 레지스터 패턴을 더 포함하고,
    상기 식각 정지패턴 및 상기 레지스터 패턴은 폴리 실리콘막으로 형성된 반도체 장치.
  19. 제1 희생막 및 제1 층간 절연막을 포함하는 제1 적층체를 형성하는 단계;
    상기 제1 적층체 상에 폴리 실리콘막을 형성하는 단계;
    상기 폴리 실리콘막 상에 제2 층간 절연막들 및 제2 희생막들이 교대로 적층된 제2 적층체를 형성하는 단계;
    상기 제2 적층체, 상기 폴리 실리콘막 및 상기 제2 적층체를 관통하는 슬릿을 형성하는 단계; 및
    상기 슬릿을 통해 상기 제1 희생막 및 상기 제2 희생막들을 도전패턴들로 대체하는 단계를 포함하는 반도체 장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 제1 희생막 및 상기 제1 층간 절연막을 형성하는 단계 이전,
    웰 도프트 반도체막을 형성하는 단계;
    상기 웰 도프트 반도체막 상에 희생구조를 형성하는 단계;
    상기 희생구조 상에 수평 채널막을 형성하는 단계; 및
    상기 수평 채널막 상에 게이트 절연막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  21. 제 20 항에 있어서,
    상기 제1 적층체 및 상기 제2 적층체 각각은 웰 도프트 반도체막에 중첩된 제1 영역 및 상기 웰 도프트 반도체막에 비중첩된 제2 영역으로 구분되고,
    상기 슬릿은 상기 제1 영역에서 상기 제1 적층체 및 상기 제2 적층체를 관통하고,
    상기 슬릿을 통해 도전패턴들을 형성하는 단계는,
    상기 제2 영역에 배치된 상기 제1 희생막 및 상기 제2 희생막들이 잔류되고, 상기 제1 영역에 리세스 영역들이 정의되도록, 상기 슬릿을 통해 상기 제1 영역에 배치된 상기 제1 희생막 및 상기 제2 희생막들을 제거하는 단계;
    상기 리세스 영역들은 도전막으로 채우는 단계; 및
    상기 슬릿 내부에 배치된 상기 도전막을 제거하여 상기 도전막을 상기 도전패턴들로 분리하는 단계를 포함하는 반도체 장치의 제조방법.
  22. 제 20 항에 있어서,
    상기 제2 적층체를 형성하는 단계 이전,
    상기 폴리 실리콘막이 일부를 제거하여 상기 폴리 실리콘막을 상기 웰 도프트 반도체막에 중첩된 식각 정지 패턴과, 상기 웰 도프트 반도체막에 비중첩된 레지스터 패턴으로 분리하는 단계; 및
    상기 폴리 실리콘막이 제거된 영역을 분리 절연막으로 채우는 단계를 더 포함하는 반도체 장치의 제조방법.
  23. 제 20 항에 있어서,
    상기 슬릿을 형성하는 단계는
    상기 제2 적층체를 관통하여 상기 폴리 실리콘막을 노출하는 제1 관통부를 형성하는 단계;
    상기 제1 관통부에 연결되고, 상기 폴리 실리콘막을 관통하여 상기 제1 적층체를 노출하는 제2 관통부를 형성하는 단계;
    상기 제2 관통부에 연결되고, 상기 제1 층간 절연막, 상기 제1 희생막 및 상기 게이트 절연막을 관통하여 상기 수평 채널막을 노출하는 제3 관통부를 형성하는 단계; 및
    상기 제3 관통부에 연결되고, 상기 수평 채널막을 관통하여 상기 희생구조를 노출하는 제4 관통부를 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  24. 제 20 항에 있어서,
    상기 제2 적층체, 상기 폴리 실리콘막, 상기 제1 희생막, 상기 제1 층간 절연막, 상기 게이트 절연막, 상기 수평 채널막, 및 상기 희생구조를 관통하여 상기 웰 도프트 반도체막 내부로 연장된 홀을 형성하는 단계; 및
    상기 홀 내부에 다층 메모리막으로 둘러싸인 채널기둥을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  25. 제 24 항에 있어서,
    상기 희생구조가 노출되도록 상기 슬릿을 연장하는 단계;
    상기 슬릿을 통해 상기 희생구조 및 상기 다층 메모리막의 일부를 제거하여 상기 채널기둥을 노출하는 단계;
    상기 슬릿을 통해 상기 희생구조가 제거된 영역을 상기 채널기둥에 접촉되는 채널 콘택막으로 채우는 단계를 더 포함하는 반도체 장치의 제조방법.
  26. 제 25 항에 있어서,
    상기 슬릿을 통해 상기 슬릿에 인접한 상기 채널 콘택막의 내부 및 상기 웰 도프트 반도체막의 내부에 도펀트를 주입하여 제1 소스 영역을 형성하는 단계;
    상기 슬릿의 측벽 상에 측벽 절연막들을 형성하는 단계;
    상기 측벽 절연막들 사이에서 노출된 상기 웰 도프트 반도체막 내부에 상기 도펀트를 상기 제1 농도보다 높은 제2 농도로 주입하여 제2 소스 영역을 형성하는 단계; 및
    상기 제2 소스 영역에 접촉되어 상기 측벽 절연막들 사이의 공간을 채우는 소스콘택라인을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  27. 제 26 항에 있어서,
    상기 웰 도프트 반도체막은 p형 도펀트를 포함하고,
    상기 제1 소스 영역 및 상기 제2 소스 영역은 n형 도펀트를 포함하는 반도체 장치의 제조방법.
KR1020170132696A 2017-10-12 2017-10-12 반도체 장치 및 그 제조방법 KR102442214B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170132696A KR102442214B1 (ko) 2017-10-12 2017-10-12 반도체 장치 및 그 제조방법
US16/011,884 US10861866B2 (en) 2017-10-12 2018-06-19 Semiconductor device and manufacturing method thereof
CN201810749926.9A CN109659308B (zh) 2017-10-12 2018-07-10 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170132696A KR102442214B1 (ko) 2017-10-12 2017-10-12 반도체 장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20190041287A true KR20190041287A (ko) 2019-04-22
KR102442214B1 KR102442214B1 (ko) 2022-09-13

Family

ID=66096000

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170132696A KR102442214B1 (ko) 2017-10-12 2017-10-12 반도체 장치 및 그 제조방법

Country Status (3)

Country Link
US (1) US10861866B2 (ko)
KR (1) KR102442214B1 (ko)
CN (1) CN109659308B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11557600B2 (en) 2017-10-12 2023-01-17 SK Hynix Inc. Semiconductor device and manufacturing method thereof

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3478033A1 (en) * 2017-10-25 2019-05-01 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Embedding component with pre-connected pillar in component carrier
KR102592882B1 (ko) * 2018-04-03 2023-10-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10446577B1 (en) * 2018-07-06 2019-10-15 Micron Technology, Inc. Integrated assemblies having thicker semiconductor material along one region of a conductive structure than along another region
KR102577156B1 (ko) 2019-05-02 2023-09-12 에스케이하이닉스 주식회사 반도체 메모리 장치의 제조방법
CN110034124A (zh) * 2019-05-15 2019-07-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
KR20210008448A (ko) 2019-07-08 2021-01-22 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210064870A (ko) * 2019-11-26 2021-06-03 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20210071307A (ko) * 2019-12-06 2021-06-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
US11348937B2 (en) * 2020-01-13 2022-05-31 SK Hynix Inc. Semiconductor device and method of manufacturing the semiconductor device
CN111279480B (zh) * 2020-01-28 2021-02-12 长江存储科技有限责任公司 三维存储器件及用于形成三维存储器件的方法
KR20210097557A (ko) * 2020-01-30 2021-08-09 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법
CN111370416B (zh) * 2020-03-23 2022-09-23 长江存储科技有限责任公司 三维存储器及三维存储器制作方法
CN111384062B (zh) * 2020-03-23 2022-12-02 长江存储科技有限责任公司 三维存储器及三维存储器制造方法
EP4136675A4 (en) 2020-04-14 2024-01-17 Yangtze Memory Tech Co Ltd METHOD FOR PRODUCING A THREE-DIMENSIONAL STORAGE DEVICE WITH BACK SOURCE CONTACT
WO2021207910A1 (en) * 2020-04-14 2021-10-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with backside source contact
CN111727504B (zh) * 2020-04-27 2021-08-17 长江存储科技有限责任公司 三维存储器件及用于形成其的方法
KR20210141239A (ko) * 2020-05-15 2021-11-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
CN111755457A (zh) * 2020-07-09 2020-10-09 长江存储科技有限责任公司 三维存储器
US11631740B2 (en) * 2020-11-13 2023-04-18 Micron Technology, Inc. Memory array and method used in forming a memory array comprising strings of memory cells
US11393836B2 (en) 2020-11-18 2022-07-19 Sandisk Technologies Llc Three-dimensional memory device with separated source-side lines and method of making the same
US11889684B2 (en) 2020-11-18 2024-01-30 Sandisk Technologies Llc Three-dimensional memory device with separated source-side lines and method of making the same
US20220238546A1 (en) * 2021-01-26 2022-07-28 Micron Technology, Inc. Integrated Assemblies and Methods of Forming Integrated Assemblies
US11744086B2 (en) 2021-02-09 2023-08-29 Micron Technology, Inc. Methods of forming electronic devices, and related electronic devices
KR20220133011A (ko) * 2021-03-24 2022-10-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US11996151B2 (en) 2021-05-10 2024-05-28 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160163729A1 (en) * 2014-12-09 2016-06-09 SanDisk Technologies, Inc. Three-dimensional memory structure having a back gate electrode
KR20170022481A (ko) * 2015-08-20 2017-03-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20170023654A (ko) * 2015-08-24 2017-03-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20170067506A (ko) * 2015-12-08 2017-06-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20170086347A (ko) * 2016-01-18 2017-07-26 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20170088656A (ko) * 2016-01-25 2017-08-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101763420B1 (ko) * 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
US20120168858A1 (en) 2010-12-30 2012-07-05 Hynix Semiconductor Inc. Non-volatile memory device and method of fabricating the same
KR101842900B1 (ko) 2011-02-16 2018-03-29 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US9064970B2 (en) * 2013-03-15 2015-06-23 Micron Technology, Inc. Memory including blocking dielectric in etch stop tier
US9437606B2 (en) 2013-07-02 2016-09-06 Sandisk Technologies Llc Method of making a three-dimensional memory array with etch stop
KR102461150B1 (ko) * 2015-09-18 2022-11-01 삼성전자주식회사 3차원 반도체 메모리 장치
US9911748B2 (en) * 2015-09-28 2018-03-06 Sandisk Technologies Llc Epitaxial source region for uniform threshold voltage of vertical transistors in 3D memory devices
US9601577B1 (en) * 2015-10-08 2017-03-21 Samsung Electronics Co., Ltd. Three-dimensionally integrated circuit devices including oxidation suppression layers
US9691781B1 (en) * 2015-12-04 2017-06-27 Sandisk Technologies Llc Vertical resistor in 3D memory device with two-tier stack
KR102549452B1 (ko) * 2016-03-31 2023-06-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102607833B1 (ko) * 2016-05-23 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102608182B1 (ko) * 2016-06-09 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10199359B1 (en) * 2017-08-04 2019-02-05 Sandisk Technologies Llc Three-dimensional memory device employing direct source contact and hole current detection and method of making the same
KR102521282B1 (ko) * 2017-10-12 2023-04-14 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160163729A1 (en) * 2014-12-09 2016-06-09 SanDisk Technologies, Inc. Three-dimensional memory structure having a back gate electrode
KR20170022481A (ko) * 2015-08-20 2017-03-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20170023654A (ko) * 2015-08-24 2017-03-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20170067506A (ko) * 2015-12-08 2017-06-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20170086347A (ko) * 2016-01-18 2017-07-26 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20170088656A (ko) * 2016-01-25 2017-08-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11557600B2 (en) 2017-10-12 2023-01-17 SK Hynix Inc. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
US10861866B2 (en) 2020-12-08
CN109659308A (zh) 2019-04-19
CN109659308B (zh) 2023-05-12
KR102442214B1 (ko) 2022-09-13
US20190115362A1 (en) 2019-04-18

Similar Documents

Publication Publication Date Title
KR102442214B1 (ko) 반도체 장치 및 그 제조방법
KR102521282B1 (ko) 반도체 장치 및 그 제조방법
KR102579108B1 (ko) 반도체 장치 및 그 제조방법
US11239333B2 (en) Semiconductor device and manufacturing method of semiconductor device
KR102581032B1 (ko) 반도체 장치 및 그 제조 방법
KR102549452B1 (ko) 반도체 장치 및 그 제조 방법
US10381375B2 (en) Semiconductor device and manufacturing method thereof
US10978476B2 (en) Semiconductor device and method of manufacturing the same
KR20180053918A (ko) 반도체 장치 및 그 제조방법
KR102635442B1 (ko) 반도체 장치 및 그 제조방법
KR20180137272A (ko) 반도체 장치 및 그 제조방법
KR20180003191A (ko) 반도체 장치 및 그 제조방법
KR102588311B1 (ko) 반도체 장치 및 그 제조방법
US11706926B2 (en) Method of manufacturing a semiconductor memory device
US10665601B2 (en) Semiconductor device and method of manufacturing the same
KR20190029318A (ko) 반도체 장치 및 그 제조방법
KR20200010954A (ko) 반도체 장치 및 그 제조 방법
KR102634441B1 (ko) 반도체 장치의 제조방법
US20230301096A1 (en) Semiconductor device and manufacturing method of the semiconductor device
KR20230141010A (ko) 반도체 메모리 장치 및 그 제조 방법
KR20240012093A (ko) 반도체 메모리 장치 및 그 제조 방법
KR20240030328A (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant