KR20240030328A - 반도체 장치 - Google Patents

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Abstract

본 기술은 기판; 상기 기판 상에 배치된 소스구조; 상기 소스구조 상에 배치된 셀 적층체; 상기 소스구조 상에서 상기 셀 적층체들 사이에 배치된 더미 적층체; 상기 더미 적층체와 상기 셀 적층체들 사이에 배치된 수직 베리어들; 및 상기 수직 베리어들 사이에서 상기 더미 적층체의 하부에 배치된 하부 보호패턴을 포함하는 반도체 장치를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 3차원 반도체 장치에 관한 것이다.
비휘발성 메모리 장치는 전기적으로 데이터의 소거(erase) 및 저장(program)이 가능하고 전원이 차단되어도 데이터의 보존이 가능한 소자이다. 이에 따라 최근 다양한 분야에서 비휘발성 메모리 장치의 사용이 증가하고 있다.
비휘발성 메모리 장치들은 다양한 형태의 메모리 셀 트랜지스터를 구성하고 있으며, 셀 어레이 구조에 따라 크게 낸드형(NAND type)과 노어형(NOR type)으로 구분된다. 낸드형 비휘발성 메모리 장치와 노어형 비휘발성 메모리 장치는, 고집적화와 고속성으로 대별되는 각각의 장단점을 가지고 있다.
특히, 낸드형 비휘발성 메모리 장치는 복수의 메모리 셀 트랜지스터들을 직렬적으로 연결한 셀 스트링(string) 구조로 인해, 고집적화에 유리하다. 그리고, 낸드형 비휘발성 메모리 장치는 복수개의 메모리 셀 트랜지스터들에 저장된 정보를 동시에 변경하는 동작 방식을 채택하기 때문에, 정보 갱신(update) 속도가 상기 노어형 비휘발성 메모리 장치에 비해 월등히 빠르다. 이러한 높은 집적도 및 빠른 갱신 속도에 의해, 낸드형 비휘발성 메모리 장치는 디지털 카메라 또는 MP3 플레이어 등과 같이 대용량 저장 장치(mass storage)를 필요로 하는 휴대용 전자 제품에 주로 사용된다. 이와 같은 낸드형 비휘발성 메모리 장치들의 장점들을 계속해서 촉진 및 부각시키는 방향으로 연구 개발되고 있으며, 이에 따라 3차원 구조의 낸드형 비휘발성 메모리 장치가 개발되고 있다.
이와 같은 낸드형 비휘발성 메모리 장치들의 장점들을 계속해서 촉진 및 부각시키는 방향으로 연구 개발되고 있으며, 이에 따라 3차원 구조의 낸드형 비휘발성 메모리 장치가 개발되고 있다.
본 발명의 실시 예는 동작 신뢰성을 개선할 수 있는 반도체 장치를 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 기판; 상기 기판 상에 배치된 소스구조; 상기 소스구조 상에 배치된 셀 적층체; 상기 소스구조 상에서 상기 셀 적층체들 사이에 배치된 더미 적층체; 상기 더미 적층체와 상기 셀 적층체들 사이에 배치된 수직 베리어들; 및 상기 수직 베리어들 사이에서 상기 더미 적층체의 하부에 배치된 하부 보호패턴을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 콘택 구조체; 상기 콘택 구조체를 둘러싸는 소스구조; 상기 콘택 구조체 및 상기 소스구조의 상부에 배치된 제1 적층체; 상기 제1 적층체를 관통하여 상기 소스구조에 접하는 하부 보호패턴; 및 상기 하부 보호패턴 및 상기 제1 적층체의 상부에 배치된 제2 적층체를 포함할 수 있다.
본 기술은 더미 적층체에 하부 보호패턴을 삽입하여 동작 신뢰성을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 블록들을 나타내는 평면도이다.
도 3은 본 발명의 실시 예에 따른 반도체 장치의 단면도이다.
도 4a 및 도 4b는 셀 플러그의 종단면 및 횡단면을 각각 나타내는 도면들이다.
도 5a 내지 도 5h는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 7은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 실시 예에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 개념에 따른 권리범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 기판(SUB) 상에 배치된 주변 회로 구조체(PC) 및 메모리 블록들(BLK1 내지 BLKn)을 포함할 수 있다. 메모리 블록들(BLK1 내지 BLKn)은 주변 회로 구조체(PC)에 중첩될 수 있다.
기판(SUB)은 단결정 반도체막일 수 있다. 예를 들어, 기판(SUB)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
주변 회로 구조체(PC)는 로우 디코더, 컬럼 디코더, 페이지 버퍼 및 제어 회로를 포함할 수 있다. 주변 회로 구조체(PC)는 메모리 블록들(BLK1 내지 BLKn)과 전기적으로 연결되는 NMOS 및 PMOS 트랜지스터들, 레지스터(resistor), 및 캐패시터(capacitor)를 포함할 수 있다. 주변 회로 구조체(PC)는 기판(SUB)과 메모리 블록들(BLK1 내지 BLKn) 사이에 배치될 수 있다.
메모리 블록들(BLK1 내지 BLKn) 각각은 불순물 도핑 영역들, 비트 라인들, 불순물 도핑 영역들과 비트 라인들에 전기적으로 연결된 셀 스트링들, 셀 스트링들에 전기적으로 연결된 워드 라인들, 및 셀 스트링들에 전기적으로 연결된 셀렉트 라인들을 포함할 수 있다. 셀 스트링들 각각은 채널막에 의해 직렬로 연결된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 셀렉트 라인들 각각은 그에 대응하는 셀렉트 트랜지스터의 게이트 전극으로 이용되고, 워드 라인들 각각은 그에 대응하는 메모리 셀의 게이트 전극으로 이용된다.
상술한 바와 같이 주변 회로 구조체(PC)를 기판(SUB)과 메모리 블록들(BLK1 내지 BLKn) 사이에 배치하는 경우, 주변 회로 구조체(PC)에 연결되고 메모리 블록들(BLK1 내지 BLKn)이 배치된 높이까지 연장되는 주변 콘택 플러그를 메모리 블록들(BLK1 내지 BLKn)이 배치된 셀 어레이 영역 내에 배치할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 블록들을 나타내는 평면도이다. 보다 구체적으로, 도 2는 서로 이웃한 제1 메모리 블록 및 제2 메모리 블록의 레이아웃을 나타낸다.
도 2를 참조하면, 메모리 블록들(BLK1, BLK2) 각각은 소스구조 상에 적층된 셀 적층체(STc) 및 더미 적층체(STd)를 포함할 수 있다.
셀 적층체(STc)는 셀 어레이 영역(CAR) 및 연결영역(LAR)을 포함할 수 있다. 셀 어레이 영역(CAR)은 셀 스트링들이 배치되는 영역이다. 연결영역(LAR)은 셀 어레이 영역(CAR)으로부터 더미 적층체(STd)를 에워싸도록 연장될 수 있다. 셀 적층체(STc)의 연결영역(LAR)은 제1 슬릿들(SI1)에 나란하게 연장될 수 있다.
셀 적층체(STc)의 셀 어레이 영역(CAR)은 셀 플러그들(CPL)에 의해 관통될 수 있다. 셀 플러그들(CPL) 각각은 그에 대응하는 셀 스트링을 구성할 수 있다. 셀 플러그들(CPL)은 서로 이웃한 제1 슬릿들(SI1) 사이에 매트릭스 구조로 배열되거나, 지그재그로 배열될 수 있다. 셀 적층체(STc)의 셀 어레이 영역(CAR)에서 셀 적층체(STc)의 상단은 제2 슬릿(SI2)에 의해 관통될 수 있다. 제2 슬릿(SI2)은 서로 이웃한 제1 슬릿들(SI1) 사이에 배치될 수 있다.
메모리 블록들(BLK1, BLK2) 각각은 더미 적층체(STd)를 관통하는 주변 콘택 플러그(CTP), 더미 적층체(STd)를 둘러싸고 있는 수직 베리어(VB), 주변 콘택 플러그(CTP)와 수직 베리어(VB) 사이에 형성되는 하부 보호패턴(LPP)을 더 포함할 수 있다. 하부 보호패턴(LPP)은 더미 적층체(STd)의 하부를 관통하여 형성되는 바, 반도체 장치를 제조하는 공정을 진행하는 동안, 주변 콘택 플러그(CTP)가 배치되는 영역을 향하여 식각 물질이 유입되는 것을 차단할 수 있다.
반도체 장치의 제조공정에 대한 안정성을 높이기 위해, 더미 적층체(STd) 주위에 지지 구조체들이 더 형성될 수 있다. 지지 구조체들은 다양한 구조로 형성될 수 있다. 도 2는 지지대들(SP), 수직 베리어들(VB) 및 더미 콘택들(DCT)을 포함하는 지지 구조체들을 나타낸다. 일 실시 예로서, 수직 베리어들(VB)은 지지대들(SP) 및 더미 콘택들(DCT) 각각보다 수평방향으로 길게 형성될 수 있다. 지지대들(SP) 및 수직 베리어들(VB)은 반도체 장치를 제조하는 공정을 진행하는 동안, 주변 콘택 플러그(CTP)가 배치되는 영역을 향하여 식각 물질이 유입되는 것을 차단할 수 있다.
도 3은 본 발명의 실시 예에 따른 반도체 장치의 단면도이다.
도 3을 참조하면, 도 1을 참조하여 설명한 주변 회로 구조체(PC)는 소스구조(SOS) 및 주변 콘택 플러그(CTP) 아래에 배치될 수 있다. 다시 말해, 주변 회로 구조체(PC)는 기판(SUB)과 소스구조(SOS) 사이에 배치될 수 있다.
기판(SUB)은 n형 또는 p형 불순물이 도핑된 웰 영역들을 포함할 수 있으며, 기판(SUB)의 웰 영역들 각각은 소자분리막(ISO)에 의해 분리된 활성 영역들이 정의될 수 있다. 소자분리막(ISO)은 절연물로 형성될 수 있다.
주변 회로 구조체(PC)는 주변 게이트 전극들(PG), 게이트 절연막(GI), 소스 및 드레인 정션들(Jn), 주변 회로 배선들(PCL), 하부 콘택 플러그들(PCP) 및 하부 절연막(LIL)을 포함할 수 있다. 주변 게이트 전극들(PG) 각각은 주변 회로 구조체(PC)의 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극들로 이용될 수 있다. 게이트 절연막(GI)은 주변 게이트 전극들(PG) 각각과 기판(SUB) 사이에 배치된다. 소스 및 드레인 정션들(Jn)은 주변 게이트 전극들(PG) 각각에 중첩된 활성 영역 내부에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 주변 게이트 전극들(PG) 각각의 양측에 배치된다. 주변 회로 배선들(PCL)은 하부 콘택 플러그들(PCP)을 통해 주변 회로 구조체(PC)의 회로에 전기적으로 연결될 수 있다. 주변 회로 구조체(PC)의 회로는 도 1을 참조하여 설명한 바와 같이, NMOS 트랜지스터, PMOS 트랜지스터 저항(resistor) 및 캐패시터(capacitor)를 포함할 수 있다. 예를 들어, NMOS 트랜지스터는 하부 콘택 플러그들(PCP)을 통해 주변 회로 배선들(PCL)에 연결될 수 있다.
하부 절연막(LIL)은 주변 회로 구조체(PC)의 회로, 주변 회로 배선들(PCL) 및 하부 콘택 플러그들(PCP)을 덮을 수 있다. 하부 절연막(LIL)은 다층으로 적층된 절연막들을 포함할 수 있다.
주변 콘택 플러그(CTP)는 하부 절연막(LIL)을 관통하여, 주변 회로 배선들(PCL) 중 어느 하나에 연결될 수 있다. 예를 들어, 주변 콘택 플러그(CTP)는 더미 적층체(STd)를 관통하고, 개구부(OP) 내부를 지나, 하부 절연막(LIL)의 내부로 연장되어 개구부(OP) 아래에 배치된 주변회로배선(PCL)에 연결될 수 있다. 개구부(OP) 아래에 배치된 주변회로배선(PCL)은 블록 선택 트랜지스터를 구성하는 NMOS 트랜지스터에 전기적으로 연결된 배선일 수 있다.
소스구조(SOS)는 제1 소스막(SL1), 채널 연결막(SCC) 및 제2 소스막(SL2)을 포함할 수 있다. 제1 소스막(SL1)은 하부 절연막(LIL) 상에 배치될 수 있다. 채널 연결막(SCC)은 제1 소스막(SL1) 상에 배치될 수 있다. 제2 소스막(SL2)은 채널 연결막(SCC) 상에 배치될 수 있다.
소스구조(SOS)는 적어도 하나의 도프트 반도체막을 포함할 수 있다. 예를 들어, 소스구조(SOS)는 n형 불순물이 도핑된 n형 도프트 반도체막을 포함할 수 있다. 또는 소스구조(SOS)는 p형 불순물이 도핑된 p형 도프트 반도체막 및 n형 불순물이 도핑된 n형 도프트 반도체막의 적층 구조로 형성될 수 있다. 이 경우, n형 도프트 반도체막은 메모리 스트링의 소스 영역으로 이용될 수 있고, p형 도프트 반도체막은 웰 구조로 이용될 수 있다.
소스구조(SOS)의 제1 소스막(SL1), 채널 연결막(SCC) 및 제2 소스막(SL2)은 개구부(OP)에 의해 완전히 관통될 수 있다. 개구부(OP)는 소스 절연막(SIL)으로 매립될 수 있다. 소스 절연막(SIL)은 산화막 등의 절연물로 형성될 수 있다.
제2 소스막(SL2)은 층간 절연막들(ILD) 및 희생 절연막들(SC)을 식각하는 동안, 높은 식각 저항성을 가질 수 있는 물질로 형성될 수 있다. 예를 들어, 제2 소스막(SL2)은 폴리 실리콘막으로 형성될 수 있다. 소스구조(SOS)가 제1 소스막(SL1), 채널 연결막(SCC) 및 제2 소스막(SL2)을 포함하는 예를 도식화하였으나, 본 발명은 이에 제한되지 않는다.
셀 적층체(STc) 및 더미 적층체(STd)는 소스구조(SOS) 상에 배치될 수 있다.
셀 적층체(STc)는 제1 셀 적층체(STc1) 및 제2 셀 적층체(STc2)를 포함할 수 있다. 제1 셀 적층체(STc1) 및 제2 셀 적층체(STc2) 각각은 교대로 적층된 층간 절연막들(ILD) 및 도전패턴들(CP)을 포함할 수 있다. 제2 셀 적층체(STc2)는 제1 셀 적층체(STc1) 상에 배치될 수 있다. 셀 적층체(STc)의 층간 절연막들(ILD)은 개구부(OP) 및 수직 절연막(SIL)에 중첩되도록 수평방향으로 연장될 수 있다. 개구부(OP) 및 수직 절연막(SIL)에 중첩되도록 연장된 층간 절연막들(ILD)의 일부들은 더미 층간 절연막들(DIL)로 정의한다.
더미 적층체(STd)는 제1 더미 셀 적층체(STd1) 및 제2 더미 셀 적층체(STd2)를 포함할 수 있다. 더미 적층체(STd)는 더미 층간 절연막들(DIL)과 더미 층간 절연막들(DIL) 사이에 배치된 희생 절연막들(SC)을 포함할 수 있다. 다시 말해, 더미 적층체(STd)는 교대로 적층된 더미 층간 절연막들(DIL) 및 희생 절연막들(SC)을 포함할 수 있다.
제1 셀 적층체(STc1) 및 제1 더미 적층체(STd1)를 제1 적층체(ST1)로 정의한다. 제2 셀 적층체(STc2) 및 제2 더미 적층체(STd2)를 제2 적층체(ST2)로 정의한다.
도전패턴들(CP) 각각은 도프트 실리콘막, 금속막, 금속 실리사이드막 및 베리어막 등의 다양한 도전물로 형성될 수 있고, 2종 이상의 도전물을 포함할 수 있다. 예를 들어, 도전패턴들(CP) 각각은 텅스텐 및 텅스텐의 표면을 감싸는 티타늄 질화막(TiN)을 포함할 수 있다. 텅스텐은 저저항 메탈로서, 도전패턴들(CP) 각각의 저항을 낮출 수 있다. 티타늄 질화막(TiN)은 베리어막으로서, 텅스텐과 층간 절연막들(ILD) 사이의 직접적인 접촉을 방지할 수 있다. 층간 절연막들(ILD)은 산화막 등의 절연물로 형성될 수 있다. 희생 절연막들(SC)은 층간 절연막들(ILD)과 다른 물질로 형성될 수 있다. 보다 구체적으로, 층간 절연막들(ILD)의 손상을 최소화할 수 있고 희생 절연막들(SC)을 선택적으로 식각할 수 있도록, 희생 절연막들(SC)은 층간 절연막들(ILD)에 대한 식각률 차이가 높은 물질로 형성될 수 있다. 예를 들어, 희생 절연막들(SC)은 질화막으로 형성될 수 있다.
도전패턴들(CP)은 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)로 이용될 수 있다. 소스 셀렉트 라인들(SSL)은 소스 셀렉트 트랜지스터들의 게이트 전극들로 이용되고, 워드 라인들(WL)은 메모리 셀의 게이트 전극들로 이용되고, 드레인 셀렉트 라인들(DSL)은 드레인 셀렉트 트랜지스터들의 게이트 전극들로 이용된다.
제1 셀 적층체(STc1)의 도전패턴들(CP)은 소스 셀렉트 라인들(SSL)로 이용될 수 있다. 도 3은 3층의 소스 셀렉트 라인들(SSL)을 포함하는 제1 셀 적층체(STc1)를 나타내었으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 제1 셀 적층체(STc1)의 최하층 도전패턴만이 소스 셀렉트 라인으로 이용되거나, 2층 이상의 도전패턴들 각각이 소스 셀렉트 라인으로 이용될 수 있다.
제2 셀 적층체(STc2)의 도전패턴들(CP) 중 최상층의 도전패턴 및 그 아래에 연이어 배치된 일부 도전패턴들은 드레인 셀렉트 라인들(DSL)로 이용될 수 있다. 도 3은 제2 셀 적층체(STc2)의 최상층 도전패턴 및 그 아래에 연이어 배치된 2층의 도전패턴들이 드레인 셀렉트 라인들(DSL)로 이용되는 경우를 나타내었으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 제2 셀 적층체(STc2)의 최상층 도전패턴만이 드레인 셀렉트 라인으로 이용되거나, 최상층 도전패턴 및 그 아래의 한층의 도전패턴 각각이 드레인 셀렉트 라인으로 이용될 수 있다. 드레인 셀렉트 라인들(DSL)로 이용되는 도전패턴들 아래에 배치된 제2 셀 적층체(STc2)의 나머지 도전패턴들은 워드 라인들(WL)로 이용될 수 있다.
수직 베리어(VB)는 셀 적층체(STc)와 더미 적층체(STd)의 경계에 배치될 수 있다. 수직 베리어(VB)는 셀 적층체(STc) 및 더미 적층체(STd)를 관통할 수 있다. 셀 적층체(STc)와 더미 적층체(STd)는 수직 베리어(VB)에 의하여 서로 분리될 수 있다.
하부 보호패턴(LPP)은 제1 더미 적층체(STd1)를 관통할 수 있다. 하부 보호패턴(LPP)은 제1 더미 적층체(STd1)의 최하층 희생 절연막을 관통할 수 있다. 하부 보호패턴(LPP)은 반도체 장치를 제조하는 공정을 진행하는 동안, 주변 콘택 플러그(CTP)가 배치되는 영역을 향하여 식각 물질이 유입되는 것을 차단할 수 있다.
주변 콘택 플러그(CTP)는 더미 적층체(STd)의 더미 층간 절연막들(DIL) 및 희생 절연막들(SC)을 관통할 수 있다. 또한, 주변 콘택 플러그(CTP)는 소스 절연막(SIL)을 관통하고, 하부 절연막(LIL) 내부로 연장되어 소스 절연막(SIL) 아래에 배치된 주변회로배선(PCL)에 연결된다.
제1 슬릿들(SI1) 각각은 측벽 절연막(SWI) 및 소스콘택구조(SCT)로 채워질 수 있다. 측벽 절연막(SWI)은 제1 슬릿들(SI1) 각각의 측벽을 따라 노출된 제1 적층체(ST1)의 측벽 및 제2 적층체(ST2)의 측벽을 따라 연장될 수 있다. 소스콘택구조(SCT)는 측벽 절연막(SWI)에 의해 도전패턴들(CP)로부터 절연될 수 있다. 소스콘택구조(SCT)는 소스구조(SOS) 내부로 연장될 수 있다. 소스콘택구조(SCT)는 도프트 실리콘막, 금속막, 금속 실리사이드막 및 베리어막등 다양한 도전물로 형성될 수 있으며, 2종 이상의 도전물을 포함할 수 있다. 예를 들어, 소스콘택구조(SCT)는 도프트 실리콘막 및 도프트 실리콘막 상에 형성된 금속막의 적층 구조로 형성될 수 있다. 도프트 실리콘막은 n타입 도펀트를 포함할 수 있고, 금속막은 저항을 낮추기 위해 텅스텐과 같은 저저항 금속으로 형성될 수 있다.
도 4a 및 도 4b는 셀 플러그의 종단면 및 횡단면을 각각 나타내는 도면들이다. 보다 구체적으로, 도 4a는 도 2의 선 Ⅱ-Ⅱ’를 따라 절취한 종방향으로 절취한 단면도이고, 도 4b는 도 3에 도시된 워드 라인들(WL) 중 어느 하나의 높이에서 횡방향으로 절취한 단면도이다.
도 4a를 참조하면, 셀 플러그들(CPL) 각각은 제1 셀 적층체(STc1) 및 제2 셀 적층체(STc2)를 관통하는 채널막(CL) 및 채널막(CL)을 감싸는 제1 및 제2 다층 패턴들(MLa 및 MLb)을 포함할 수 있다. 채널막(CL)은 셀 스트링(CSR)의 채널로 이용될 수 있다. 채널막(CL)은 반도체막으로 형성될 수 있다. 예를 들어, 채널막(CL)은 실리콘막으로 형성될 수 있다. 채널막(CL)은 채널 연결막(SCC)에 직접 접촉될 수 있다.
셀 플러그들(CPL) 각각은 코어영역을 채우는 코어절연막(CO) 및 캡핑패턴(CAP)을 더 포함할 수 있다. 코어절연막(CO)은 채널막(CL)에 의해 둘러싸이고, 캡핑패턴(CAP)은 코어절연막(CO) 상에 배치될 수 있다. 캡핑패턴(CAP)은 도프트 반도체막으로 형성될 수 있다. 예를 들어, 캡핑패턴(CAP)은 n형 도프트 실리콘막으로 형성될 수 있다. 캡핑패턴(CAP)은 셀 스트링(CSR)의 드레인 정션으로 이용될 수 있다.
셀 플러그들(CPL) 각각은 소스구조(SOS) 내부로 연장될 수 있다. 보다 구체적으로, 셀 플러그들(CPL) 각각은 제2 소스막(SL2) 및 채널 연결막(SCC)을 관통하여 제1 소스막(SL1) 내부로 연장될 수 있다. 채널막(CL)은 제1 소스막(SL1) 내부로 연장되고, 채널 연결막(SCC)에 직접 접촉된 측벽을 가질 수 있다.
제1 다층 패턴(MLa) 및 제2 다층 패턴(MLb)은 채널막(CL)의 측벽에 접촉된 채널 연결막(SCC)에 의해 서로 분리될 수 있다. 제1 다층 패턴(MLa) 및 제2 다층 패턴(MLb) 각각은 채널막(CL)의 외벽을 따라 연장될 수 있다. 보다 구체적으로, 제1 다층 패턴(MLa)은 채널막(CL)과 제1 적층체(ST1) 사이와, 채널막(CL)과 제2 적층체(ST2)의 게이트 적층체(GST) 사이로 연장될 수 있다. 제2 다층 패턴(MLb)은 채널막(CL)과 채널 연결막(SCC)의 접촉면 아래에 배치된 제1 소스막(SL1)의 일부와 채널막(CL) 사이로 연장될 수 있다.
도 4b를 참조하면, 채널막(CL)과 도전패턴(CP) 사이에 배치된 제1 다층 패턴(MLa)은 채널막(CL)을 감싸는 터널 절연막(TI), 터널 절연막(TI)을 감싸는 데이터 저장막(DL) 및 데이터 저장막(DL)을 감싸는 블로킹 절연막(BI)을 포함할 수 있다. 데이터 저장막(DL)은 도 3에 도시된 워드 라인(WL)과 채널막(CL) 사이의 전압 차이에 의해 유발되는 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(DL)은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩이 가능한 질화막으로 형성될 수 있다. 이외에도, 데이터 저장막(DL)은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 블로킹 절연막(BI)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막(TI)을 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
채널막(CL)은 코어영역(COA)을 정의하는 환형으로 형성될 수 있다. 코어영역(COA)은 채널막(CL)으로 완전히 채워지거나, 도 4a에 도시된 코어 절연막(CO) 및 캡핑 도전패턴(CAP) 중 적어도 어느 하나로 채워질 수 있다.
도 4a를 참조하면, 제1 셀 적층체(STc1)의 도전패턴들과 채널막(CL)의 교차부에 소스 셀렉트 트랜지스터들(SST)이 형성될 수 있다. 제2 셀 적층체(STc2)의 도전패턴들 중 워드 라인들과 채널막(CL)의 교차부에 메모리 셀들(MC)이 형성되고, 제2 셀 적층체(STc2)의 도전패턴들 중 드레인 셀렉트 라인들과 채널막(CL)의 교차부에 드레인 셀렉트 트랜지스터들(DST)이 형성될 수 있다. 채널막(CL)에 의해 직렬로 연결된 소스 셀렉트 트랜지스터들(SST), 메모리 셀들(MC) 및 드레인 셀렉트 트랜지스터들(DST)은 3차원 셀 스트링(CSR)을 형성한다.
제2 다층 패턴(MLb)은 도 4b에 도시된 터널 절연막(TI), 데이터 저장막(DL), 및 블로킹 절연막(BI)을 포함할 수 있다.
도 5a 내지 도 5h는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 보다 구체적으로, 도 5a 내지 도 5h는 도 2에 도시된 선 Ⅰ-Ⅰ’ 및 선 Ⅲ-Ⅲ’를 따라 절취한 공정 단계별 단면도들이다.
도 5a를 참조하면, 기판(SUB)의 활성 영역을 정의하는 소자 분리막(ISO)을 기판(SUB) 내부에 형성할 수 있다. 이후, 도 3을 참조하여 설명한 주변 회로 구조체(PC)를 구성하는 게이트 절연막(GI), 주변 게이트 전극들(PG), 소스 및 드레인 정션들(Jn), 주변 회로 배선들(PCL), 하부 콘택 플러그들(PCP) 및 하부 절연막(LIL)을 형성할 수 있다.
이어서, 하부 절연막(LIL) 상에 예비 소스구조(pSOS)를 형성한다. 예비 소스구조(pSOS)는 적어도 하나의 도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 예비 소스구조(pSOS)는 순차로 적층된 제1 소스막(101), 소스 희생막(105), 및 제2 소스막(109)을 포함할 수 있다. 예비 소스구조(pSOS)는 제1 소스막(101)과 소스 희생막(105) 사이에 배치된 제1 보호막(103) 및 소스 희생막(105)과 제2 소스막(109) 사이에 배치된 제2 보호막(107)을 더 포함할 수 있다.
제1 소스막(101) 및 제2 소스막(109)은 도프트 실리콘막으로 형성될 수 있다. 제1 소스막(101) 및 제2 소스막(109)은 n형 불순물을 포함할 수 있다. 제1 보호막(103) 및 제2 보호막(107)은 산화막으로 형성될 수 있다. 소스 희생막(105)은 언도프트 반도체막으로 형성될 수 있으며, 예를 들어, 언도프트 실리콘막으로 형성될 수 있다.
이어서, 마스크 패턴(미도시)을 식각 베리어로 이용한 식각 공정으로 예비 소스구조(pSOS)를 식각할 수 있다. 이로써, 예비 소스구조(pSOS)를 완전히 관통하는 개구부(OP)를 형성할 수 있다. 개구부(OP)는 하부 절연막(LIL)을 노출시킬 수 있다. 개구부(OP)를 형성하기 위한 식각 공정을 진행하는 동안, 예비 소스구조(pSOS)의 제2 소스막(109), 소스 희생막(105) 및 제1 소스막(101) 각각을 식각 정지막으로서 이용할 수 있다. 이로써, 개구부(OP)를 형성하기 위한 식각 공정 동안, 하부 절연막(LIL)에 의해 보호되는 주변 회로 구조체(PC)의 도전패턴들(예를 들어, 주변회로배선(PCL))이 손상되는 현상이 방지될 수 있다. 마스크 패턴은 개구부(OP) 형성 후 제거될 수 있다.
도 5b를 참조하면, 개구부(OP)를 채우는 소스 절연막(SIL)을 형성할 수 있다. 소스 절연막(SIL)은 산화막으로 형성될 수 있다. 소스 절연막(SIL)의 표면은 예비 소스구조(pSOS)의 상면이 노출되도록 평탄화될 수 있다. 소스 절연막(SIL)을 평탄화하기 위해, 화학적기계적연마(CMP: Chemical Mechanical Polshing) 방식을 이용할 수 있다.
이어서, 주변 회로 구조체(PC)의 주변회로배선(PCL)에 연결되는 하부 콘택(111)을 형성할 수 있다. 하부 콘택(111)은 소스 절연막(SIL)을 관통하여 주변회로배선(PCL)에 연결되도록 연장될 수 있다.
이어서, 예비 소스구조(pSOS) 상에 적어도 한 쌍의 제1 물질막(121) 및 제2 물질막(123)을 포함하는 제1 예비 적층체(pST1)를 형성한다. 제1 물질막(121) 및 제2 물질막(123)의 교대 적층 수는 형성하고자 하는 소스 셀렉트 라인의 적층 수에 따라 다양하게 변경될 수 있다. 예를 들어, 제1 예비 적층체(pST1)는 2 이상의 제1 물질막들(121) 및 2 이상의 제2 물질막들(123)을 포함할 수 있다.
제1 물질막들(121) 각각은 층간 절연막용 절연물로 형성되고, 제2 물질막들(123) 각각은 희생 절연막용 절연물로 형성될 수 있다. 제2 물질막들(123)은 제1 물질막들(121)과 다른 물질로 형성될 수 있다. 보다 구체적으로, 제2 물질막들(123)을 선택적으로 식각하는 공정에서 제1 물질막들(121)의 식각을 최소화하면서 식각될 수 있는 물질로 제2 물질막들(123)을 형성할 수 있다. 다시 말해, 제2 물질막들(123)은 제1 물질막들(121)에 대한 식각률 차이가 큰 물질로 형성될 수 있다. 예를 들어, 제1 물질막들(121)은 산화막으로 형성될 수 있고, 제2 물질막들(123)은 질화막으로 형성될 수 있다. 구체적으로, 제1 물질막들(121)은 실리콘 산화막으로 형성될 수 있고, 제2 물질막들(123)은 실리콘 질화막으로 형성될 수 있다.
이어서, 제1 예비 적층체(pST1)를 관통하는 트렌치(125)를 형성할 수 있다. 트렌치(125)는 제1 예비 적층체(pST1)를 관통하여 예비 소스구조(pSOS)의 상부를 노출시킬 수 있다.
도 5c를 참조하면, 도 5b에 도시된 트렌치(125)를 채우는 하부 보호패턴(127)을 형성할 수 있다. 하부 보호패턴(127)은 절연물로 형성될 수 있다. 예를 들어, 하부 보호패턴(127)은 산화물 또는 질화물로 형성될 수 있다.
도 5d를 참조하면, 소스 절연막(SIL) 및 제1 예비 적층체(pST1) 상에 제3 물질막들(141) 및 제4 물질막들(143)이 교대로 적층된 제2 예비 적층체(pST2)를 형성할 수 있다.
제3 물질막들(141)은 도 5a를 참조하여 설명한 제1 물질막들(121)과 동일한 물질로 형성되고, 제4 물질막들(143)은 도 5a를 참조하여 설명한 제2 물질막들(123)과 동일한 물질로 형성될 수 있다. 예를 들어, 제3 물질막들(141)은 산화막으로 형성될 수 있고, 제4 물질막들(143)은 질화막으로 형성될 수 있다. 구체적으로, 제3 물질막들(141)은 실리콘 산화막으로 형성될 수 있고, 제4 물질막들(143)은 실리콘 질화막으로 형성될 수 있다.
이어서, 제2 예비 적층체(pST2) 및 제1 예비 적층체(pST1)를 관통하는 지지대들(145) 및 수직 베리어들(147)을 형성할 수 있다. 또한, 제2 예비 적층체(pST2) 및 제1 예비 적층체(pST1)를 관통하는 셀 플러그(CPL)를 형성할 수 있다. 셀 플러그(CPL)는 제2 소스막(109), 제2 보호막(107), 소스 희생막(105), 제1 보호막(103)을 더 관통하여 제1 소스막(101) 내부로 연장될 수 있다.
지지대들(145) 및 수직 베리어들(147)은 도 3을 참조하여 설명한 바와 같이, 제2 예비 적층체(pST2)를 관통하고, 제1 예비 적층체(pST1)를 관통하도록 연장될 수 있다. 지지대들(145) 및 수직 베리어들(147)이 더미 셀 플러그들로 구성된 경우, 더미 셀 플러그들은 셀 플러그들(CPL)과 동시에 형성될 수 있다.
셀 플러그들(CPL) 각각은 제1 예비 적층체(pST1) 및 제2 예비 적층체(pST2)를 관통하는 채널홀(151) 내부에 형성될 수 있다. 채널홀(151)은 제2 소스막(109), 제2 보호막(107), 소스 희생막(105) 및 제1 보호막(103)을 더 관통하여 제1 소스막(101) 내부로 연장될 수 있다. 셀 플러그들(CPL)을 형성하는 단계는 채널홀(151)을 형성하기 위한 식각 공정을 실시하는 단계, 채널홀(151)의 표면 상에 다층막(153)을 형성하는 단계 및 다층막(153) 상에 채널막(155)을 형성하는 단계를 포함할 수 있다.
다층막(153)은 도 4b를 참조하여 상술한 바와 같이 블로킹 절연막, 데이터 저장막, 및 터널 절연막을 포함할 수 있다. 채널막(155)은 반도체막으로 형성될 수 있다. 채널막(155)은 채널홀(151)의 중심영역을 완전히 채우도록 형성될 수 있다. 또는 채널막(155)은 다층막(153) 상에 컨포멀하게 형성되고, 채널홀(151)의 중심영역이 채널막(155)으로 완전히 채워지지 않을 수 있다. 이 경우, 채널막(155) 상에 채널홀(151)의 중심 영역을 채우는 코어절연막(157) 및 캡핑패턴(159)을 형성한다. 캡핑패턴(159)은 코어절연막(157) 상에서 채널홀(151)의 중심 영역을 채울 수 있다.
도 5e를 참조하면, 도 5d에 도시된 제1 예비 적층체(pST1) 및 제2 예비 적층체(pST2)를 관통하는 제1 슬릿들(SI1) 및 제2 슬릿(SI2)을 형성할 수 있다. 제1 슬릿들(SI1) 및 제2 슬릿(SI2)의 레이아웃은 도 2를 참조하여 설명한 바와 동일하다.
제1 슬릿들(SI1) 및 제2 슬릿(SI2)은 도 2를 참조하여 설명한 바와 같이 개구부(OP)에 중첩되지 않는다. 이에 따라, 제1 슬릿들(SI1) 및 제2 슬릿(SI2) 각각의 전체가 예비 소스구조(pSOS)에 중첩될 수 있으므로, 제1 슬릿들(SI1) 및 제2 슬릿(SI2)을 형성하기 위한 식각 공정 진행시, 예비 소스구조(pSOS)를 식각 정지막으로 이용할 수 있다. 특히, 예비 소스구조(pSOS)의 제2 소스막(109)을 식각 정지막으로 이용할 수 있다. 이로써, 깊은 깊이로 형성되는 제1 슬릿들(SI1) 및 제2 슬릿(SI2)을 위한 식각 공정의 영향으로, 주변회로배선(PCL)을 포함한 주변 회로 구조체(PC)가 손상되는 현상이 방지될 수 있다.
이어서, 제1 슬릿들(SI1) 및 제2 슬릿(SI2)을 통해 도 5d에 도시된 제1 예비 적층체(pST1)의 제2 물질막들(123) 및 제2 예비 적층체(pST2)의 제4 물질막들(143)을 선택적으로 제거할 수 있다. 제2 물질막들 및 제4 물질막들이 제거된 영역들은 게이트 영역들(GA)로서 정의한다. 게이트 영역들(GA)은 셀 플러그들(CPL)을 노출하도록 형성될 수 있다. 도 5d를 참조하면, 게이트 영역들(GA)을 형성하기 위한 식각 공정은 제1 예비 적층체(pST1)의 제2 물질막들(123) 및 제2 예비 적층체(pST2)의 제4 물질막들(143)이 더미막들로서 잔류할 수 있도록 제어될 수 있다. 더미막들로서 잔류된 제2 물질막들(123) 및 제4 물질막들(143)은 도 3을 참조하여 설명한 더미 적층체(STd)를 구성한다.
지지대들(145) 및 수직 베리어들(147)은 게이트 영역들(GA)이 형성되더라도 제1 물질막들(121) 및 제3 물질막들(141)이 무너지지 않고 유지될 수 있도록 지지할 수 있다. 게이트 영역들(GA)을 형성하기 위한 식각 공정 동안, 지지대들(145) 및 수직 베리어들(147)은 제1 슬릿들(SI1)로부터 유입된 식각 물질이 더미 적층체(STd)로 유입되는 것을 차단할 수 있다.
상술한 지지대들(145) 및 수직 베리어들(147)은 다양한 형태로 형성되어, 제1 물질막들(121) 및 제3 물질막들(141)을 지지한다. 또한, 지지대들(145) 및 수직 베리어들(147)은 더미 적층체(STd)로 식각 물질이 유입되는 것을 차단할 수 있다.
하부 보호패턴(127)은 수직 베리어(147)가 제1 더미 적층체(STd1)의 최하층 희생 절연막을 관통하지 않더라도 더미 적층체(STd)로 식각 물질이 유입되는 것을 차단할 수 있다.
도 5f를 참조하면, 도 5e에 도시된 게이트 영역들(GA)을 도전패턴들(123’, 143’)로 채운다. 이로써, 도 3을 참조하여 설명한 바와 같이, 도전패턴들(123’, 143’)을 포함하는 제1 셀 적층체(STc1) 및 제2 셀 적층체(STc2)를 형성할 수 있다.
도전패턴들(123’, 143’)을 형성하는 단계는 게이트 영역들(GA)이 채워지도록 도전물을 형성하는 단계, 및 도전물이 도전패턴들(123’, 143’)로 분리되도록 제1 및 제2 슬릿들(SI1, SI2) 내부의 도전물의 일부를 제거하는 단계를 포함할 수 있다.
도전패턴들(123’, 143’) 각각은 도프트 실리콘막, 금속 실리사이드막, 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 도전패턴들(123’, 143’) 각각은 저저항 배선을 위해 텅스텐 등의 저저항 금속이 이용될 수 있다. 도전패턴들(123’, 143’) 각각은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등의 베리어막을 더 포함할 수 있다.
이어서, 제1 및 제2 슬릿들(SI1, SI2) 각각의 측벽 상에 측벽 절연막(161)을 형성할 수 있다. 이후, 제1 및 제2 슬릿들(SI1, SI2)을 통해 노출된 제2 소스막을 식각하여 소스 희생막을 노출한다. 이후, 노출된 소스 희생막을 제거한다. 소스 희생막이 제거된 영역을 소스 영역(SA)으로 정의한다.
이어서, 소스 영역(SA)을 통해 노출된 다층막을 식각하여 다층막을 제1 다층 패턴(153a) 및 제2 다층패턴(153b)으로 분리할 수 있다. 채널막(155)의 측벽 일부는 제1 다층패턴(153a)과 제2 다층패턴(153b) 사이에서 노출된다. 소스 영역(SA) 형성 공정 및 다층막 식각 공정 동안, 제1 및 제2 보호막들이 제거될 수 있다. 이로써, 소스 영역(SA)을 향하는 제2 소스막(109)의 바닥면 및 제1 소스막(101)의 상면이 노출될 수 있다.
도 5g를 참조하면, 도 5f에 도시된 소스 영역(SA) 내부에 채널 연결막(171)을 형성한다. 채널 연결막(171)은 채널막(155), 제1 소스막(101) 및 제2 소스막(109)에 접촉될 수 있다. 채널 연결막(171)은 화학기상증착방식 또는 채널막(155), 제1 소스막(101) 및 제2 소스막(109)을 시드층으로 이용한 성장 방식을 이용하여 형성될 수 있다. 제1 소스막(101), 채널 연결막(171) 및 제2 소스막(109)을 소스구조(SOS)로 정의한다.
도 5h를 참조하면, 제1 슬릿들(SI1) 및 제2 슬릿(SI2) 각각의 내부를 채우는 소스콘택구조(181)를 형성한다. 소스콘택구조(181)는 측벽 절연막(161) 상에 형성되고, 소스구조(SOS)에 접촉될 수 있다.
이후, 하부 콘택(111)에 연결되는 상부 콘택(183)을 형성할 수 있다. 상부 콘택(183) 및 하부 콘택(111)은 주변 콘택 플러그(185)로 정의한다.
주변 콘택 플러그(185)는 주변 회로 구조체(PC)의 주변회로배선(PCL)에 연결될 수 있다. 주변 콘택 플러그(185)는 소스 절연막(SIL) 상의 더미 적층체(STd) 및 소스 절연막(SIL)을 관통하여 주변회로배선(PCL)에 연결되도록 연장될 수 있다. 더미 적층체(STd)는 층간 절연막들 및 희생 절연막들의 적층 구조로 형성된다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 6을 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1120)는 앞서 도 2 내지 도 4b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 5a 내지 도 5h를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 일 실시 예로서, 메모리 장치(1120)는 기판; 상기 기판 상에 배치된 소스구조; 상기 소스구조 상에 배치된 셀 적층체; 상기 소스구조 상에서 상기 셀 적층체들 사이에 배치된 더미 적층체; 상기 더미 적층체와 상기 셀 적층체들 사이에 배치된 수직 베리어들; 및 상기 수직 베리어들 사이에서 상기 더미 적층체의 하부에 배치된 하부 보호패턴을 가질 수 있다. 메모리 장치(1120)의 구조는 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 7은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 7을 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 배터리가 더 포함될 수 있으며, 응용 칩셋, 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
메모리 컨트롤러(1211)는 도 6을 참조하여 상술한 메모리 컨트롤러(1110)와 동일하게 구성될 수 있다.
101: 제1 소스막 103: 제1 보호막
105: 소스 희생막 107: 제2 보호막
109: 제2 소스막 111: 하부 콘택
121: 제1 물질막 123: 제2 물질막
127: 하부 보호패턴 141: 제3 물질막
143: 제4 물질막 145: 지지대
147: 수직 베리어 151: 채널홀
153: 다층막 155: 채널막
157: 코어절연막 159: 캡핑패턴
183: 상부 콘택 185: 주변 콘택 플러그

Claims (18)

  1. 기판;
    상기 기판 상에 배치된 소스구조;
    상기 소스구조 상에 배치된 셀 적층체들;
    상기 소스구조 상에서 상기 셀 적층체들 사이에 배치된 더미 적층체;
    상기 더미 적층체와 상기 셀 적층체들 사이에 배치된 수직 베리어들; 및
    상기 수직 베리어들 사이에서 상기 더미 적층체의 하부에 배치된 하부 보호패턴을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 더미 적층체는 제1 적층체 및 상기 제1 적층체 상의 제2 적층체를 포함하고,
    상기 하부 보호패턴은 상기 제1 적층체와 동일한 레벨에 배치된 반도체 장치.
  3. 제 1 항에 있어서,
    상기 소스구조를 관통하는 개구부;
    상기 개구부를 채우는 소스절연막; 및
    상기 소스절연막 상부에 배치된 상기 더미 적층체를 관통하는 주변 콘택 플러그를 더 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 주변 콘택 플러그는 상기 소스절연막을 관통하여 연장되는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 기판과 상기 소스구조 사이에 배치된 주변 회로 구조체를 더 포함하고,
    상기 주변 콘택 플러그는 상기 주변 회로 구조체와 연결되는 반도체 장치.
  6. 제 3 항에 있어서,
    상기 주변 콘택 플러그는 상기 소스구조와 이격되어 있는 반도체 장치.
  7. 제 3 항에 있어서,
    상기 하부 보호패턴은 복수 개이며,
    상기 주변 콘택 플러그는 상기 복수의 하부 보호패턴들 사이에 배치된 반도체 장치.
  8. 제 1 항에 있어서,
    상기 더미 적층체는 교대로 적층된 더미 층간 절연막들 및 희생 절연막들을 포함하고,
    상기 셀 적층체는 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하고,
    상기 더미 적층체 및 상기 셀 적층체는 상기 수직 베리어에 의해 서로 분리되는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 더미 적층체는 제1 적층체 및 상기 제1 적층체 상의 제2 적층체를 포함하고,
    상기 제1 적층체는 상기 더미 적층체의 최하층 희생 절연막을 포함하고,
    상기 하부 보호패턴은 상기 최하층 희생 절연막을 관통하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 셀 적층체를 관통하여 상기 소스구조의 상부에 접하는 지지대를 더 포함하는 반도체 장치.
  11. 콘택 구조체;
    상기 콘택 구조체를 둘러싸는 소스구조;
    상기 콘택 구조체 및 상기 소스구조의 상부에 배치된 제1 적층체;
    상기 제1 적층체를 관통하여 상기 소스구조에 접하는 하부 보호패턴; 및
    상기 하부 보호패턴 및 상기 제1 적층체의 상부에 배치된 제2 적층체를 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 콘택 구조체는 소스절연막; 및
    상기 소스절연막을 관통하는 주변 콘택 플러그를 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 소스구조 하부에 배치된 주변 회로 구조체를 더 포함하고,
    상기 주변 콘택 플러그는 상기 주변 회로 구조체와 연결되는 반도체 장치.
  14. 제 12 항에 있어서,
    상기 주변 콘택 플러그는 상기 소스구조와 이격되어 있는 반도체 장치.
  15. 제 12 항에 있어서,
    상기 하부 보호패턴은 복수 개이며,
    상기 주변 콘택 플러그는 상기 복수의 하부 보호패턴들 사이에 배치된 반도체 장치.
  16. 제 11 항에 있어서,
    상기 제1 적층체 및 상기 제2 적층체를 둘러싸는 수직 베리어를 더 포함하고,
    상기 제1 적층체 및 상기 제2 적층체는 교대로 적층된 층간 절연막들 및 희생 절연막들을 포함하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제1 적층체는 최하층 희생 절연막을 포함하고,
    상기 하부 보호패턴은 상기 최하층 희생 절연막을 관통하는 반도체 장치.
  18. 제 11 항에 있어서,
    상기 제1 적층체 및 상기 제2 적층체와 이격되어 있는 셀 적층체; 및
    상기 셀 적층체를 관통하여 상기 소스구조의 상부에 접하는 지지대를 더 포함하는 반도체 장치.
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