CN111613621B - 半导体存储器装置 - Google Patents

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Abstract

一种半导体存储器装置，该半导体存储器装置包括虚拟层叠结构，该虚拟层叠结构具有第一层叠结构以及形成在第一层叠结构上的第二层叠结构。该半导体存储器装置还包括围绕虚拟层叠结构的单元层叠结构。该半导体存储器装置还包括设置在单元层叠结构与虚拟层叠结构之间的边界处的竖直屏障，该竖直屏障包括形成在第一层叠结构的侧壁上的第一部分以及形成在第二层叠结构的侧壁上的第二部分。在第一层叠结构与第二层叠结构之间的边界所设置的高度处，竖直屏障的第一部分的截面积大于竖直屏障的第二部分的截面积。

Description

半导体存储器装置
技术领域
本公开总体上涉及半导体存储器装置及其制造方法，更具体地，涉及一种三维半导体存储器装置的制造方法。
背景技术
半导体存储器装置包括能够存储数据的存储器单元。为了改进存储器单元的集成度，已提出了三维半导体存储器装置。
三维半导体存储器装置包括三维布置的存储器单元。当存储器单元的层叠数量增加时，三维半导体存储器装置的集成度可改进。然而，结构不稳定性随着存储器单元的层叠数量而增加。
发明内容
根据本公开的一方面，一种半导体存储器装置包括虚拟层叠结构，该虚拟层叠结构包括第一层叠结构以及形成在第一层叠结构上的第二层叠结构。该半导体存储器装置还包括围绕虚拟层叠结构的单元层叠结构。该半导体存储器装置还包括设置在单元层叠结构与虚拟层叠结构之间的边界处的竖直屏障。该竖直屏障包括形成在第一层叠结构的侧壁上的第一部分以及形成在第二层叠结构的侧壁上的第二部分。在第一层叠结构与第二层叠结构之间的边界所设置的高度处，竖直屏障的第一部分的截面积大于竖直屏障的第二部分的截面积。
根据本公开的另一方面，一种半导体存储器装置包括源极结构。该半导体存储器装置还包括各自从源极结构延伸的第一源极接触结构和第二源极接触结构。该半导体存储器装置还包括设置在第一源极接触结构与第二源极接触结构之间的虚拟层叠结构，并且包括围绕第一源极接触结构和第二源极接触结构之间的虚拟层叠结构的单元层叠结构，该单元层叠结构与源极结构交叠。该半导体存储器装置另外包括沿着虚拟层叠结构与单元层叠结构之间的边界延伸的半导体图案，该半导体图案延伸到源极结构的内部。该半导体存储器装置还包括沿着半导体图案的外壁延伸的介电层。介电层通过源极结构彼此分离。
附图说明
以下参照附图描述示例实施方式。然而，示例实施方式可按照不同的形式具体实现，不应被解释为限制本教导。呈现有限数量的可能实施方式以使得本领域技术人员将实现本公开。
在附图中，为了例示清晰，尺寸可能被夸大。相似的标号始终表示相似的元件。
图1是示意性地示出根据本公开的实施方式的半导体存储器装置的框图。
图2是示出根据本公开的实施方式的存储块的平面图。
图3A和图3B是沿着图2所示的线A-A’和B-B’截取的半导体存储器装置的截面图。
图4是图3A所示的区域X的放大图。
图5是示出图3B所示的单元插塞的横截面的示图。
图6A至图6C是示出图2所示的竖直屏障的示图。
图7A和图7B是示意性地示出根据本公开的实施方式的半导体存储器装置的制造方法的流程图。
图8A和图8B是示出根据本公开的实施方式的提供下结构的工艺的示图。
图9A至图9G是示出根据本公开的实施方式的形成半导体存储器装置的存储块的工艺的截面图。
图10是示出根据本公开的实施方式的存储器系统的配置的框图。
图11是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。实施方式可按照各种形式实现，因此，本教导不应被解释为限于本文中所阐述的特定实施方式。
根据本公开的实施方式可按照各种方式修改并具有各种形状。因此，实施方式示出于附图中并旨在于本文中详细描述。然而，根据本公开的实施方式不应被解释为限于所呈现的描述和例示，而是包括不脱离本公开的精神和技术范围的所有改变、等同物或替代物。
尽管诸如“第一”和“第二”的术语可用于描述各种组件，但这些组件不能被理解为限于上述术语。上述术语用于将一个组件与另一组件相区分，并且除非另外指明，并非意在指示组件的次序或数量。例如，在不脱离本公开的权利范围的情况下，第一组件可被称为第二组件，同样，第二组件可被称为第一组件。
将理解，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者也可存在中间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。
将理解，当元件被称为在两个元件“之间”时，它可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。
本申请中所使用的术语仅用于描述特定实施方式，并非旨在限制本公开。除非上下文清楚地另外指示，否则本公开中的单数形式也旨在包括复数形式。将进一步理解，诸如“包括”或“具有”等的术语旨在指示说明书中所公开的特征、数字、操作、动作、组件、部件或其组合的存在，并非旨在排除可存在或可添加一个或更多个其它特征、数字、操作、动作、组件、部件或其组合的可能性。
实施方式被提供用于一种具有改进的结构稳定性的半导体存储器装置。
图1是示意性地示出根据本公开的实施方式的半导体存储器装置的框图。
参照图1，半导体存储器装置可包括设置在基板SUB上的外围电路结构PC和存储块BLK1至BLKn。存储块BLK1至BLKn可与外围电路结构PC交叠。
基板SUB可以是单晶半导体层。例如，基板SUB可以是体硅基板、绝缘体上硅(SOI)基板、锗基板、绝缘体上锗(GOI)基板、硅锗基板或者通过选择性外延生长技术形成的外延薄膜。
外围电路结构PC可包括行解码器、列解码器、页缓冲器、控制电路等，其构成用于控制存储块BLK1至BLKn的操作的电路。例如，外围电路结构PC可包括电连接到存储块BLK1至BLKn的NMOS晶体管、PMOS晶体管、寄存器、电容器等。外围电路结构PC可设置在基板SUB与存储块BLK1至BLKn之间。
存储块BLK1至BLKn中的每一个可包括掺杂区域、位线、电连接到掺杂区域和位线的单元串、电连接到单元串的字线以及电连接到单元串的选择线。各个单元串可包括通过沟道结构串联连接的存储器单元和选择晶体管。各条选择线用作对应选择晶体管的栅电极，各条字线用作对应存储器单元的栅电极。
在另一实施方式中，基板SUB、外围电路结构PC和存储块BLK1至BLKn可相对于图1所示的次序按照相反的次序层叠。外围电路结构PC可设置在存储块BLK1至BLKn上。
图2是示出根据本公开的实施方式的存储块的平面图。
参照图2，通过第一狭缝SI1彼此分离的层叠图案STP1和STP2中的至少一个可构成存储块。在实施方式中，图2所示的第一层叠图案STP1和第二层叠图案STP2可分别构成图1所示的第一存储块BLK1和第二存储块BLK2。在另一实施方式中，第一层叠图案STP1和第二层叠图案STP2可构成一个存储块。本公开的实施方式不限于此。例如，三个或更多个层叠图案可构成一个存储块。
层叠图案STP1和STP2中的每一个可包括虚拟层叠结构STd、单元层叠结构STc和竖直屏障VB。单元层叠结构STc可围绕虚拟层叠结构STd，竖直屏障VB可沿着单元层叠结构STc和虚拟层叠结构STd之间的边界延伸。
单元层叠结构STc可包括单元阵列区域CAR和连接区域LAR。单元阵列区域CAR是设置有单元串的区域。单元阵列区域CAR可与虚拟层叠结构STd的与第一狭缝SI1交叉的第一侧壁SW1相对，并与第一狭缝SI1平行延伸。连接区域LAR可分别与虚拟层叠结构STd的与第一狭缝SI1相对的第二侧壁SW2和第三侧壁SW3相对，并与第一狭缝SI1平行延伸。
单元层叠结构STc的单元阵列区域CAR被单元插塞CPL穿透。各个单元插塞CPL构成与之对应的单元串。单元插塞CPL可按照矩阵结构布置在相邻的第一狭缝SI1之间，或者按照锯齿形布置在相邻的第一狭缝SI1之间。单元插塞CPL可沿着第一狭缝SI1的延伸方向形成行。单元插塞CPL可布置成多行。单元插塞CPL可被第二狭缝SI2分割成不同的组。第二狭缝SI2可穿透单元阵列区域CAR的一部分。
第二狭缝SI2可朝着虚拟层叠结构STd的第一侧壁SW1延伸以连接到竖直屏障VB。第二狭缝SI2可与沿着第二狭缝SI2布置的虚拟插塞DPL交叠。虚拟插塞DPL可与单元插塞CPL同时形成。
虚拟层叠结构STd可被接触插塞CTP穿透。接触插塞CTP连接到图1所示的外围电路结构PC。
形成单元层叠结构STc的工艺可包括通过第一狭缝SI1引入导电材料的工艺。竖直屏障VB可防止通过第一狭缝SI1引入的导电材料被引入到虚拟层叠结构STd中。竖直屏障VB可与单元插塞CPL同时形成。因此，制造工艺可简化。
图3A和图3B是分别沿着图2所示的线A-A’和B-B’截取的半导体存储器装置的截面图。
参照图3A和图3B，单元层叠结构STc和虚拟层叠结构STd可与源极结构SL和外围电路结构PC交叠。源极结构SL可设置在层叠结构和外围电路结构PC之间。层叠结构包括单元层叠结构STc和虚拟层叠结构STd。
竖直屏障VB、单元插塞CPL和虚拟插塞DPL中的每一个可比单元层叠结构STc和虚拟层叠结构STd突出更远，并且延伸到源极结构SL的内部。
如参照图1所述，外围电路结构PC可设置在基板SUB上。基板SUB可包括掺杂有n型或p型杂质的阱区域，并且基板SUB的各个阱区域可包括由隔离层ISO限定的有源区域。隔离层ISO由绝缘材料形成。
外围电路结构PC可包括外围栅电极PG、栅极绝缘层GI、结Jn、外围电路线PCL和下接触插塞PCP。外围电路结构PC可被第一下绝缘层LIL1覆盖。
外围栅电极PG可用作NMOS晶体管和PMOS晶体管的栅电极。栅极绝缘层GI设置在各个外围栅电极PG与基板SUB之间。结Jn是通过将n型或p型杂质注入到由各个外围栅电极PG交叠的有源区域中而限定的区域，并且设置在各个外围栅电极PG的两侧。设置在各个外围栅电极PG的两侧的结Jn中的一个可用作源结，结Jn中的另一个可用作漏结。外围电路线PCL可通过下接触插塞PCP电连接到用于控制存储块的电路。用于控制存储块的电路可包括NMOS晶体管、PMOS晶体管、电阻器、电容器等，如参照图1所述。例如，NMOS晶体管可通过下接触插塞PCP连接到外围电路线PCL。
第一下绝缘层LIL1可覆盖外围电路线PCL和下接触插塞PCP。第一下绝缘层LIL1可包括按照多层结构层叠的绝缘层。
源极结构SL可围绕竖直屏障VB、单元插塞CPL和虚拟插塞DPL中的每一个的端部。源极结构SL可延伸以由单元层叠结构STc和虚拟层叠结构STd交叠。源极结构SL可连接到源极接触结构SCT1和SCT2。源极接触结构SCT1和SCT2对应于设置在第一狭缝SI1中的导电材料。源极接触结构SCT1和SCT2可包括诸如掺杂硅层、金属层、金属硅化物层和屏障层的各种导电材料。源极接触结构SCT1和SCT2可包括两种或更多种类型的导电材料。例如，源极接触结构SCT1和SCT2可按照与源极结构SL接触的掺杂硅层与形成在掺杂硅层上的金属层的层叠结构形成。掺杂硅层可包括n型掺杂剂，并且金属层可包括低电阻金属(例如，钨)，以减小其电阻。图3A和图3B示出彼此相邻的第一源极接触结构SCT1和第二源极接触结构SCT2。
第一源极接触结构SCT1和第二源极接触结构SCT2中的每一个可通过间隔物绝缘层SP与单元层叠结构STc绝缘。源极结构SL可被设置在第一下绝缘层LIL1上的第二下绝缘层LIL2穿透。第二下绝缘层LIL2由虚拟层叠结构STd交叠。单元层叠结构STc和虚拟层叠结构STd设置在第一源极接触结构SCT1和第二源极接触结构SCT2之间。
穿透虚拟层叠结构STd的接触插塞CTP可延伸以穿透第二下绝缘层LIL2和第一下绝缘层LIL1，并且连接到外围电路线PCL中的任一条。例如，接触插塞CTP可连接到外围电路线PCL，外围电路线PCL电连接到构成块选择晶体管的NMOS晶体管。本公开的实施方式不限于此。例如，接触插塞CTP可与连接到寄存器的外围电路线接触，与连接到PMOS晶体管的外围电路线接触，或者与连接到电容器的外围电路线接触。
源极结构SL可包括第一源极层SL1至第三源极层SL3和虚拟源极层叠结构DS。第一源极层SL1至第三源极层SL3中的每一个延伸以由单元层叠结构STc和虚拟层叠结构STd交叠。第二源极层SL2设置在第一源极层SL1和单元层叠结构STc之间，并且虚拟源极层叠结构DS设置在第一源极层SL1和虚拟层叠结构STd之间。虚拟源极层叠结构DS和第二源极层SL2可设置在相同的高度。在一些情况下可省略第三源极层SL3。
第一源极层SL1和第二源极层SL2中的每一个可包括掺杂半导体层。掺杂半导体层可包括源极掺杂剂。例如，源极掺杂剂可以是n型杂质。第三源极层SL3可包括掺杂半导体层和未掺杂半导体层中的至少一个。第三源极层SL3可被源极接触结构SCT1和SCT2穿透。源极接触结构SCT1和SCT2可从第二源极层SL2(未示出)延伸或从第一源极层SL1延伸。
竖直屏障VB、单元插塞CPL和虚拟插塞DPL可包括相同的材料层。竖直屏障VB可包括半导体图案SE、围绕半导体图案SE的介电层MLd和MLc以及由半导体图案SE围绕的第一芯绝缘层CO1。单元插塞CPL可包括沟道结构CH、围绕沟道结构CH的介电层MLa和MLb以及由沟道结构CH围绕的第二芯绝缘层CO2。
半导体图案SE和沟道结构CH可同时形成，并且由相同的材料层形成。第一芯绝缘层CO1和第二芯绝缘层CO2可同时形成，并且由相同的材料层形成。半导体图案SE和沟道结构CH中的每一个可包括道层CL和掺杂层DL。沟道层CL可由半导体层形成。例如，沟道层可由硅层形成。沟道层CL可沿着与之对应的第一芯绝缘层CO1或第二芯绝缘层CO2的外壁延伸。掺杂层DL可与对应于其的第一芯绝缘层CO1或第二芯绝缘层CO2交叠。掺杂层DL可连接到与之对应的沟道层。掺杂层DL可由掺杂半导体层形成。例如，掺杂层DL可由n型掺杂硅层形成。沟道结构CH的沟道层CL可用作单元串的沟道区域，沟道结构CH的掺杂层DL可用作单元串的漏结。
虚拟插塞DPL可包括虚拟沟道结构DCL、围绕虚拟沟道层DCL的虚拟介电层DMLa和DMLb以及由虚拟沟道层DCL围绕的虚拟芯绝缘层DCO。虚拟插塞DPL可与分离绝缘层SIL交叠。分离绝缘层SIL可设置在虚拟芯绝缘层DCO上以填充第二狭缝SI2。虚拟沟道层DCL可与沟道层CL同时形成，并且由与沟道层CL相同的材料层形成。虚拟芯绝缘层DCO可与第一芯绝缘层CO1和第二芯绝缘层CO2同时形成，并且由与第一芯绝缘层CO1和第二芯绝缘层CO2相同的材料层形成。
竖直屏障VB的介电层MLc和MLd可包括虚拟侧介电层MLd和单元侧介电层MLc。虚拟侧介电层MLd和单元侧介电层MLc中的每一个沿着半导体图案SE的外壁延伸。虚拟侧介电层MLd设置在半导体图案SE和虚拟层叠结构STd之间，单元侧介电层MLc设置在半导体图案SE和单元层叠结构STc之间。虚拟侧介电层MLd在半导体图案SE与源极结构SL的第三源极层SL3、虚拟源极层叠结构DS、第二源极层SL2和第一源极层SL1中的每一个之间延伸。虚拟侧介电层MLd和单元侧介电层MLc可通过插入到竖直屏障VB的凹槽GV中的第二源极层SL2彼此分离。凹槽GV可形成在竖直屏障VB的面向第一源极接触结构SCT1和第二源极接触结构SCT2的各个侧壁中。虚拟源极层叠结构DS可设置在第二下绝缘层LIL2和虚拟侧介电层MLd之间。
单元插塞CPL的介电层MLa和MLb可包括存储器层MLa和第一虚拟层MLb。存储器层MLa和第一虚拟层MLb中的每一个沿着沟道结构CH的外壁延伸。存储器层MLa设置在单元层叠结构STc和沟道结构CH之间，第一虚拟层MLb设置在源极结构SL的第一源极层SL1和沟道结构CH之间。存储器层MLa和第一虚拟层MLb通过延伸以与沟道结构CH接触的源极结构SL的第二源极层SL2彼此分离。
虚拟插塞DPL的虚拟介电层DMLa和DMLb可包括第二虚拟层DMLa和第三虚拟层DMLb。第二虚拟层DMLa和第三虚拟层DMLb中的每一个沿着虚拟沟道层DCL的外壁延伸。第二虚拟层DMLa设置在单元层叠结构STc和虚拟沟道层DCL之间，第三虚拟层DMLb设置在源极结构SL的第一源极层SL1和虚拟沟道层DCL之间。第二虚拟层DMLa可延伸以围绕分离绝缘层SIL的侧壁。第二虚拟层DMLa和第三虚拟层DMLb可通过延伸以与虚拟沟道层DCL接触的源极结构SL的第二源极层SL2彼此分离。
上述介电层MLc、MLd、MLa、MLb、DMLa和DMLb可同时形成。对于一些实施方式，介电层MLc、MLd、MLa、MLb、DMLa和DMLb由相同的材料层形成。
虚拟层叠结构STd可包括第一层叠结构STd1以及形成在第一层叠结构STd1上的第二层叠结构STd2。第一层叠结构STd1和第二层叠结构STd2中的每一个可包括虚拟层间绝缘层ILD’和牺牲绝缘层SC。竖直屏障VB可被分割为形成在第一层叠结构STd1的侧壁上的第一部分P1以及形成在第二层叠结构STd2的侧壁上的第二部分P2。第一部分P1和第二部分P2可在第一层叠结构STd1和第二层叠结构STd2之间的边界所设置的高度处具有不同的截面积。在实施方式中，在第一层叠结构STd1和第二层叠结构STd2之间的边界所设置的高度处，第一部分P1的截面积可形成为大于第二部分P2的截面积。对于实施方式，在第一层叠结构STd1和第二层叠结构STd2之间的边界所设置的高度处，竖直屏障VB的第一部分P1的宽度大于竖直屏障VB的第二部分P2的宽度。
单元层叠结构STc可包括交替地层叠的层间绝缘层ILD和导电图案CP1至CPn。单元层叠结构STc可设置在与虚拟层叠结构STd相同的高度处。层间绝缘层IDL可设置在与虚拟层间绝缘层ILD’相同的水平处，导电图案CP1至CPn可设置在与牺牲绝缘层SC相同的水平处。
层间绝缘层ILD和虚拟层间绝缘层ILD’可由相同的材料形成，并且通过相同的工艺形成。牺牲绝缘层SC由具有与层间绝缘层ILD和虚拟层间绝缘层ILD’的蚀刻速率不同的蚀刻速率的材料形成。例如，层间绝缘层ILD和虚拟层间绝缘层ILD’可包括氧化硅，牺牲绝缘层SC可包括氮化硅。
导电图案CP1至CPn中的每一个可包括诸如掺杂硅层、金属层、金属硅化物层和屏障层的各种导电材料。导电图案CP1至CPn中的每一个可包括两种或更多种类型的导电材料。例如，导电图案CP1至CPn中的每一个可包括钨以及围绕钨的表面的氮化钛层TiN。钨是低电阻金属，并且可减小导电图案CP1至CPn的电阻。氮化钛层TiN是屏障层，并且可防止钨与层间绝缘层ILD之间直接接触。
导电图案CP1至CPn可用作单元串的栅电极。单元串的栅电极可包括源极选择线、字线和漏极选择线。源极选择线用作源极选择晶体管的栅电极，漏极选择线用作漏极选择晶体管的栅电极，字线用作存储器单元的栅电极。
例如，导电图案CP1至CPn当中最靠近源极结构SL设置的第一导电图案CP1可用作源极选择线。导电图案CP1至CPn当中最远离源极结构SL设置的第n导电图案CPn可用作漏极选择线。然而，其它实施方式不限于此。例如，第一导电图案CP1和第n导电图案CPn之间的第二导电图案CP2至第(n-1)导电图案CPn-1当中与第一导电图案CP1相邻连续地层叠的一个或更多个导电图案中的每一个可用作另一源极选择线。另外，第二导电图案CP2至第(n-1)导电图案CPn-1当中与第n导电图案CPn相邻连续地层叠的一个或更多个导电图案中的每一个可用作另一漏极选择线。第二狭缝SI2和分离绝缘层SIL可被分离为第一组的漏极选择线和第二组的漏极选择线，其可单独地控制用作漏极选择线的导电图案(例如，CPn和CPn-1)。
导电图案CP1至CPn当中设置在源极选择线和漏极选择线之间的导电图案可用作字线。
图4是图3A所示的区域X的放大图。区域X包括图3A所示的半导体图案SE的突出部分PP。
参照图4，突出部分PP是半导体图案SE的朝着竖直屏障VB的底部比图3A所示的单元层叠结构STc和虚拟层叠结构STd突出更远的部分。突出部分PP可被定义为半导体图案SE的延伸到源极结构SL的内部的部分。
源极结构SL的第一源极层SL1和第三源极层SL3中的每一个可形成为围绕突出部分PP。源极结构SL通过虚拟侧介电层MLd与突出部分PP间隔开。即，虚拟侧介电层MLd在突出部分PP和源极结构SL之间延伸。虚拟侧介电层MLd通过源极结构SL的第二源极层SL2与单元侧介电层MLc间隔开。单元侧介电层MLc可在第三源极层SL3和突出部分PP之间延伸。设置在虚拟侧介电层MLd和单元侧介电层MLc之间的第二源极层SL2与突出部分PP直接接触。
通过虚拟侧介电层MLd与突出部分PP间隔开的虚拟源极层叠结构DS可包括至少一个保护层和至少一个牺牲源极层。例如，虚拟源极层叠结构DS可包括层叠在第一源极层SL1和第三源极层SL3之间的第一保护层L1、牺牲源极层L2和第二保护层L3。第一保护层L1和第二保护层L3可由具有与牺牲源极层L2的蚀刻速率不同的蚀刻速率的材料形成。例如，第一保护层L1和第二保护层L3可包括氧化物，牺牲源极层L2可包括硅层。
虚拟侧介电层MLd和单元侧介电层MLc中的每一个可包括依次层叠在半导体图案SE的表面上的隧道绝缘层TI、数据存储层DA和阻挡绝缘层BI。
图5是示出图3B所示的单元插塞CPL的横截面的示图。
参照图5，单元插塞CPL的沟道层CL可形成为限定芯区域COA的环形状。芯区域COA可由参照图3B描述的掺杂层DL填充，或者由参照图3B描述的第二芯绝缘层CO2填充。单元插塞CPL的存储器层MLa可包括依次层叠在沟道层CL的表面上的隧道绝缘层TI、数据存储层DA和阻挡绝缘层BI。
图4和图5所示的数据存储层DA可由能够存储利用福勒-诺德海姆(Fowler-Nordheim)隧穿改变的数据的材料层形成。为此，数据存储层DA可由各种材料形成。例如，数据存储层DA可由可捕获电荷的氮化物层形成。然而，其它实施方式不限于此，数据存储层DA可包括硅、相变材料、纳米点等。图4和图5所示的阻挡绝缘层BI可包括能够阻挡电荷的氧化物层。图4和图5所示的隧道绝缘层TI可由电荷可隧穿的氧化硅层形成。
图6A至图6C是示出图2所示的竖直屏障VB的示图。图6A示出竖直屏障VB的外观。图6B示出竖直屏障VB的纵向截面和竖直屏障VB的内壁。图6C示出在图6B所示的第一部分P1和第二部分P2之间的边界LV处第一部分P1和第二部分P2的布局。
参照图6A，竖直屏障VB可沿着被接触插塞CTP穿透的虚拟层叠结构STd的侧壁延伸，并且包括暴露竖直屏障VB的半导体层SE的凹槽GV。凹槽GV可沿着竖直屏障VB的外壁延伸。
竖直屏障VB的虚拟侧介电层MLd可延伸以围绕虚拟侧介电层MLd的侧壁。单元侧介电层MLc可延伸以在与虚拟侧介电层MLd相对的同时围绕半导体图案SE。
参照图6B，竖直屏障VB可包括第一部分P1和第二部分P2。第一部分P1和第二部分P2之间的边界LV被定义在与图3A所示的第一层叠结构STd1和第二层叠结构STd2之间的边界相同的高度。第一部分P1和第二部分P2中的每一个的纵向截面可具有锥形形状。
图6C中示出在第一部分P1和第二部分P2之间的边界LV处第一部分P1和第二部分P2的截面。参照图6C，第一部分P1的截面积可形成为大于第二部分P2的截面积。对于实施方式，在第一层叠结构STd1和第二层叠结构STd2之间的边界所设置的高度处，竖直屏障VB的第一部分P1的宽度大于竖直屏障VB的第二部分P2的宽度。
图7A和图7B是示意性地示出根据本公开的实施方式的半导体存储器装置的制造方法的流程图。
参照图7A，根据本公开的实施方式的半导体存储器装置的制造方法可包括在基板上形成外围电路结构的步骤S1以及在外围电路结构上形成存储块的步骤S3。
步骤S1中提供的基板可以是参照图3A和图3B描述的基板SUB。步骤S1中形成的外围电路结构可以是参照图3A和图3B描述的外围电路结构PC。
步骤S3中形成的存储块可包括参照图3A和图3B描述的源极结构SL、单元层叠结构STc和虚拟层叠结构STd。
参照图7B，根据本公开的实施方式的半导体存储器装置的制造方法可包括在第一基板上形成外围电路结构的步骤S11、在第二基板上形成存储块的步骤S13以及将外围电路结构和存储块连接的步骤S15。
步骤S11中提供的第一基板可以是参照图3A和图3B描述的基板SUB。步骤S11中形成的外围电路结构可以是参照图3A和图3B描述的外围电路结构PC。
步骤S13中形成的存储块可包括参照图3A和图3B描述的源极结构SL、单元层叠结构STc和虚拟层叠结构STd。
步骤S15是用于将步骤S11中形成的外围电路结构和步骤S13中形成的存储块连接的工艺。在实施方式中，可执行步骤S15，使得包括在外围电路结构中的焊盘部分和包括在存储块中的焊盘部分彼此粘附。
图8A和图8B是示出根据本公开的实施方式的提供下结构的工艺的示图。
根据图8A所示的实施方式，下结构可以是通过图7A所示的步骤S1形成外围电路结构PC的基板SUB。基板SUB和外围电路结构PC的配置与参照图3A和图3B描述的相同，因此，这里省略其描述。
根据图8B所示的实施方式，下结构可以是在图7B所示的步骤S13中提供的第二基板101。
图9A至图9G是示出根据本公开的实施方式的形成半导体存储器装置的存储块的工艺的截面图。可执行图9A至图9G所示的工艺，使得在图8A或图8B所示的下结构上形成存储块。
参照图9A，在图8A所示的外围电路结构PC或图8B所示的第二基板101上形成源极层叠结构200。源极层叠结构200可包括依次层叠的第一掺杂半导体层201、第一保护层203、牺牲源极层205、第二保护层207和蚀刻停止层209。
第一掺杂半导体层201可构成参照图3A和图3B描述的第一源极层SL1。第一掺杂半导体层201可包括掺杂硅层。第一掺杂半导体层201可包括源极掺杂剂。例如，源极掺杂剂可以是n型杂质。
第一保护层203、牺牲源极层205和第二保护层207可构成参照图3A和图4描述的虚拟源极层叠结构DS。第一保护层203和第二保护层207可由具有与第一掺杂半导体层201、牺牲源极层205和蚀刻停止层209的蚀刻速率不同的蚀刻速率的材料形成。例如，第一保护层203和第二保护层207可包括氧化物层。牺牲源极层205可由具有与第一掺杂半导体层201和蚀刻停止层209的蚀刻速率不同的蚀刻速率的材料形成。例如，蚀刻停止层209可包括未掺杂硅。
蚀刻停止层209可构成参照图3A和图3B描述的第三源极层SL3。蚀刻停止层209可由具有与在后续工艺中形成的第一材料层221和第二材料层223的蚀刻速率不同的蚀刻速率的材料形成。例如，蚀刻停止层209可包括包含源极掺杂剂的掺杂硅层。
随后，可形成穿透源极层叠结构200的下绝缘层211。下绝缘层211可构成参照图3A和图3B描述的第二下绝缘层LIL2。
随后，在源极层叠结构200上交替地层叠第一材料层221和第二材料层223。第一材料层221和第二材料层223延伸以覆盖下绝缘层211。第一材料层221可构成参照图3A和图3B描述的层间绝缘层ILD和虚拟层间绝缘层ILD’。第二材料层223由具有与第一材料层221的蚀刻速率不同的蚀刻速率的材料形成。例如，第一材料层221可包括氧化硅，第二材料层223可包括氮化硅。第二材料层223可构成参照图3A描述的牺牲绝缘层SC。第二材料层223可构成参照图3A描述的牺牲绝缘层SC。第一材料层221和第二材料层223可构成参照图3A描述的虚拟层叠结构STd的第一层叠结构STd1。
随后，形成第一沟槽225以穿透第一材料层221和第二材料层223。第一沟槽225可穿透蚀刻停止层209、第二保护层207、牺牲源极层205和第一保护层203，并且延伸到第一掺杂半导体层201的内部。第一沟槽225限定要形成参照图3A和图6B描述的竖直屏障VB的第一部分P1的区域。第一沟槽225的侧壁可形成为倾斜，并且第一沟槽225的宽度可随着靠近第一掺杂半导体层201而变窄。第一材料层221和第二材料层223的层叠高度被控制为低于单元串的期望的高度。因此，尽管第一沟槽225的宽度没有过度变宽，第一掺杂半导体层201可通过第一沟槽225的底部开放。
形成第一沟槽225的工艺可与在图2所示的单元阵列区域CAR中形成下孔的工艺同时执行。下孔限定要形成图2所示的单元阵列区域CAR的单元插塞CPL的区域。另外，在形成第一沟槽225和下孔的同时，可在图2所示的单元阵列区域CAR中形成第一虚拟孔。第一虚拟孔限定要形成图2所示的单元阵列区域CAR的虚拟插塞DPL的区域。
随后，可形成填充第一沟槽225的掩埋图案227。掩埋图案227由相对于第一材料层221和第二材料层223具有蚀刻选择性的材料形成。例如，掩埋图案227可包括金属、势垒金属、多晶硅等。掩埋图案227可由单一材料形成，或者由不同类型的材料形成。在形成掩埋图案的工艺中，形成在图2所示的单元阵列区域CAR中的下孔和第一虚拟孔可填充有由与掩埋图案227相同的材料形成的单元掩埋图案。
参照图9B，在被掩埋图案227穿透的第一材料层221和第二材料层223上交替地层叠第三材料层231和第四材料层233。第三材料层231由与参照图9A描述的第一材料层221相同的材料形成，第四材料层233由与参照图9A描述的第二材料层223相同的材料形成。第三材料层231可构成参照图3A和图3B描述的层间绝缘层ILD和虚拟层间绝缘层ILD’。第四材料层233可构成参照图3A描述的牺牲绝缘层SC。第三材料层231和第四材料层233可构成参照图3A描述的虚拟层叠结构STd的第二层叠结构STd2。
随后，形成穿透第三材料层231和第四材料层233的第二沟槽235。形成第二沟槽235以暴露掩埋图案227。第二沟槽235限定要形成参照图3A和图6B描述的竖直屏障VB的第二部分的区域。
形成第二沟槽235的工艺可与在图2所示的单元阵列区域CAR中形成上孔的工艺同时执行。上孔限定要形成图2所示的单元阵列区域CAR的单元插塞CPL的区域。另外，在形成第二沟槽235和上孔的同时，可在图2所示的单元阵列区域CAR中形成第二虚拟孔。第二虚拟孔限定要形成图2所示的单元阵列区域CAR的虚拟插塞DPL的区域。尽管图中未示出，上孔和第二虚拟孔可暴露形成在图2所示的单元阵列区域CAR中的单元掩埋图案。
第二沟槽235的侧壁可形成为倾斜，并且第二沟槽235的宽度可随着朝着掩埋图案227的距离减小而变窄。第三材料层231和第四材料层233的层叠高度被控制为低于单元串的期望的总高度。因此，尽管第二沟槽235的宽度过度变宽，掩埋图案227可通过第二沟槽235的底部开放。
参照图9C，可通过经由第二沟槽235去除图9B所示的掩埋图案227来使第一沟槽225开放。因此，限定包括第一沟槽225和第二沟槽235的开口240。在去除掩埋图案227的同时，参照图9A描述的单元掩埋图案可被去除。因此，限定要设置图2所示的单元插塞CPL的区域的沟道孔以及限定要设置图2所示的虚拟插塞DPL的区域的虚拟孔可开放。
随后，在开口240中形成竖直屏障250。形成竖直屏障250的工艺可使用在图2所示的单元阵列区域CAR中形成单元插塞CPL和虚拟插塞DPL的工艺来形成。例如，形成竖直屏障250的工艺可包括在开口240的表面上形成介电层241的工艺和利用半导体图案249填充由介电层241暴露的开口240的中央区域的工艺。介电层241可包括如图4描述的阻挡绝缘层BI、数据存储层DA和隧道绝缘层TL。形成半导体图案249的工艺可包括在介电层241的表面上形成沟道层243的工艺以及利用芯绝缘层245和掺杂层247填充由沟道层243暴露的开口240的中央区域的工艺。沟道层243可包括硅层。芯绝缘层245可包括氧化物。掺杂层247可包括n型掺杂硅层。
参照图9D，形成穿透第一至第四材料层221、223、231和233的初步狭缝251A。初步狭缝251A可构成图2所示的第一狭缝SI1的一部分，并且按照与图2所示的第一狭缝SI1相同的布局形成。竖直屏障250可设置在相邻的初步狭缝251A之间。
根据本公开的一些实施方式，在通过参照图9A描述的形成第一沟槽225的工艺和参照图9B描述的形成第二沟槽235的工艺形成的图9C所示的开口240中形成竖直屏障250。根据该工艺，如参照图9B所描述的，尽管第二沟槽235的宽度没有过度变宽，竖直屏障250可形成为期望的长度。
可通过一次蚀刻工艺形成深度等于竖直屏障250穿透的深度的沟槽。根据比较例的沟槽的上宽度形成为比根据本公开的图9C所示的开口240的宽度宽。因此，根据比较例，初步狭缝之间的分离距离形成得宽，以确保各个初步狭缝与沟槽之间的距离。存储块所占据的面积可增加。根据本公开的实施方式，尽管初步狭缝251A之间的分离距离D1与比较例相比形成得窄，但可确保各个初步狭缝251A与竖直屏障250之间的分离距离D2。结果，存储块所占据的面积与比较例相比可减小。
在形成初步狭缝251A的蚀刻工艺中，相对于用于蚀刻第一至第四材料层221、223、231和233的蚀刻材料具有抗蚀刻性的蚀刻停止层209可保留在初步狭缝251A的底部。
随后，通过初步狭缝251A去除第二材料层223和第四材料层233。因此，在各个初步狭缝251A与竖直屏障250之间，栅极区域253在沿层叠方向彼此相邻的第一材料层221之间、在沿层叠方向彼此相邻的第一材料层221和第二材料层231之间、以及在沿层叠方向彼此相邻的第二材料层231之间开放。
在用于使栅极区域253开放的蚀刻工艺期间，竖直屏障250可阻挡蚀刻材料的引入。因此，由竖直屏障250保护的第二材料层223和第四材料层233保留以构成虚拟层叠结构255。虚拟层叠结构255包括与下绝缘层211交叠的第一至第四材料层221、223、231和233。在用于使栅极区域253开放的蚀刻工艺期间，竖直屏障250可用作支撑。
参照图9E，利用导电图案257填充图9C所示的栅极区域253。导电图案257可构成参照图3A和图3B描述的单元层叠结构STc。
形成导电图案257的工艺可包括通过图9D所示的初步狭缝251A引入导电材料，使得图9D所示的栅极区域253被填充的工艺以及去除图9D所示的初步狭缝251A中的部分导电材料，使得导电材料被分离为导电图案257的工艺。竖直屏障250可阻挡导电材料的引入。
各个导电图案257可包括掺杂硅层、金属硅化物层和金属层中的至少一个。各个导电图案257可包括诸如钨的低电阻金属以实现低电阻布线。各个导电图案257还可包括诸如氮化钛层、氮化钨层或氮化钽层的屏障层。
随后，可在图9D所示的各个初步狭缝251A的侧壁上形成间隔物绝缘层259以覆盖导电图案257的侧壁。随后，通过未被间隔物绝缘层259覆盖的初步狭缝的底部对蚀刻停止层209和第二保护层207进行蚀刻。因此，形成狭缝251B，其与图9D所示的初步狭缝251A成一体并暴露牺牲源极层205。
参照图9F，通过去除经由狭缝251B暴露的牺牲源极层205来暴露介电层，并且去除暴露的介电层。因此，源极区域261在与各个狭缝251B相邻的第一掺杂半导体层201和蚀刻停止层209之间开放，并且介电层被源极区域261分离为虚拟侧介电层241d和单元侧介电层241c。面向各个狭缝251B的沟道层243的侧壁可通过源极区域261而开放。
在去除牺牲源极层205的同时，第一保护层203和第二保护层207可防止第一掺杂半导体层201和蚀刻停止层209的损失。在去除介电层的同时，第一保护层203和第二保护层207可被去除。竖直屏障250可保护由虚拟层叠结构255交叠的牺牲源极层205、第一保护层203和第二保护层207中的每一个的一部分免受蚀刻工艺影响。因此，由虚拟层叠结构255交叠的牺牲源极层205、第一保护层203和第二保护层207作为虚拟源极层叠结构263保留。
参照图9G，利用第二掺杂半导体层271填充参照图9F描述的源极区域261。第二掺杂半导体层271可与作为源极层保留的沟道层243、第一掺杂半导体层201和蚀刻停止层209中的每一个接触。第二掺杂半导体层271可使用化学气相沉积技术来形成，或者使用利用作为源极层保留的沟道层243、第一掺杂半导体层201和蚀刻停止层209中的每一个作为种子层的生长技术来形成。第二掺杂半导体层271可构成参照图3A和图3B描述的第二源极层SL2。
随后，可利用源极接触结构273填充参照图9F描述的各个狭缝251B。源极接触结构273形成在间隔物绝缘层259上并与第二掺杂半导体层271接触。源极接触结构273由导电材料形成。
随后，可形成穿透虚拟层叠结构255和下绝缘层211的接触插塞281。接触插塞281由导电材料形成。
图10是示出根据本公开的实施方式的存储器系统1100的配置的框图。
参照图10，存储器系统1100包括存储器装置1120和存储控制器1110。
存储器装置1120可以是配置有多个闪存芯片的多芯片封装。存储器装置1120可包括参照图2、图3A、图3B、图4、图5和图6A至图6C描述的单元层叠结构、虚拟层叠结构和竖直屏障。
存储控制器1110被配置为控制存储器装置1120，并且可包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错电路(ECC电路)1114和存储器接口1115。SRAM1111用作CPU 1112的操作存储器，CPU 1112执行用于存储控制器1110的数据交换的总体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。ECC1114检测并纠正包括在从存储器装置1120读取的数据中的错误，并且存储器接口1115与存储器装置1120接口。另外，存储控制器1110还可包括存储用于与主机接口的代码数据等的ROM。
如上所述配置的存储器系统1100可以是存储卡或固态盘(SSD)，其中存储器装置1120与控制器1110组合。例如，当存储器系统1100是SSD时，存储控制器1100可通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议的各种接口协议当中的一种来与外部(例如，主机)通信。
图11是示出根据本公开的实施方式的计算系统1200的配置的框图。
参照图11，计算系统1200可包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可包括用于向计算系统1200供应操作电压的电池，并且还可包括应用芯片组、相机图像处理器(CIS)、移动D-RAM等。
存储器系统1210可配置有存储器装置1212和存储控制器1211。
根据本公开，能够用作支撑的结构沿着虚拟层叠结构和单元层叠结构之间的边界设置，以使得半导体存储器装置的结构稳定性可改进。
已在附图和撰写的说明书中示出和描述了所呈现的本公开的实施方式。尽管这里使用了特定术语，但这些术语用于说明所呈现的实施方式。因此，本公开不限于上述实施方式，在本公开的精神和范围内可进行许多变化。对于本领域技术人员而言应该显而易见，除了本文所公开的实施方式之外，还可基于本公开的技术范围进行各种修改。
只要没有不同地定义，本文所使用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员通常理解的含义。具有字典中定义的定义的术语应被理解为使得其具有与相关技术的上下文一致的含义。只要在本申请中没有清楚地定义，术语不应以理想或过于正式的方式理解。
相关申请的交叉引用
本申请要求2019年2月25提交的韩国专利申请号10-2019-0022063的优先权，其完整公开通过引用并入本文。

Claims (16)

1.一种半导体存储器装置，该半导体存储器装置包括：
虚拟层叠结构，该虚拟层叠结构包括第一层叠结构以及形成在所述第一层叠结构上的第二层叠结构；
单元层叠结构，该单元层叠结构围绕所述虚拟层叠结构；
竖直屏障，该竖直屏障设置在所述单元层叠结构与所述虚拟层叠结构之间的边界处，该竖直屏障包括形成在所述第一层叠结构的侧壁上的第一部分以及形成在所述第二层叠结构的侧壁上的第二部分，并且包括虚拟侧介电层、半导体图案、以及单元侧介电层；
源极结构，所述源极结构设置在所述竖直屏障下方；以及
下绝缘层，该下绝缘层穿透所述源极结构，该下绝缘层由所述虚拟层叠结构交叠，
其中，在所述第一层叠结构与所述第二层叠结构之间的边界所设置的高度处，所述竖直屏障的所述第一部分的截面积大于所述竖直屏障的所述第二部分的截面积，
其中，所述半导体图案包括朝着所述竖直屏障的底部比所述单元层叠结构和所述虚拟层叠结构突出更远的突出部分，并且所述半导体图案的所述突出部分被所述源极结构围绕，并且
其中，所述源极结构包括：
源极层，所述源极层由所述单元层叠结构交叠并且在所述虚拟侧介电层和所述单元侧介电层之间与所述半导体图案的所述突出部分接触；以及
虚拟源极层叠结构，所述虚拟源极层叠结构由所述虚拟层叠结构交叠并且在与所述源极层相同的高度处设置在所述下绝缘层与所述虚拟侧介电层之间。
2.根据权利要求1所述的半导体存储器装置，其中，
所述虚拟侧介电层延伸以围绕所述虚拟层叠结构的侧壁；
所述半导体图案延伸以围绕所述虚拟侧介电层；并且
所述单元侧介电层延伸以围绕所述半导体图案，其中，该单元侧介电层在所述半导体图案的关于所述虚拟侧介电层的相对侧。
3.根据权利要求2所述的半导体存储器装置，其中，所述竖直屏障还包括由所述半导体图案围绕的芯绝缘层。
4.根据权利要求2所述的半导体存储器装置，其中，所述虚拟侧介电层和所述单元侧介电层中的每一个包括依次层叠在所述半导体图案的表面上的隧道绝缘层、数据存储层和阻挡绝缘层。
5.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
接触插塞，该接触插塞延伸以穿透所述虚拟层叠结构和所述下绝缘层。
6.根据权利要求5所述的半导体存储器装置，其中，所述虚拟侧介电层设置在所述源极结构与所述半导体图案的所述突出部分之间，并且与所述单元侧介电层间隔开。
7.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
沟道结构，该沟道结构穿透所述单元层叠结构；以及
存储器层，该存储器层设置在所述单元层叠结构与所述沟道结构之间。
8.根据权利要求1所述的半导体存储器装置，其中，所述单元层叠结构包括交替地层叠的层间绝缘层和导电图案，
其中，所述虚拟层叠结构的所述第一层叠结构和所述第二层叠结构中的每一个包括交替地层叠的虚拟层间绝缘层和牺牲绝缘层。
9.一种半导体存储器装置，该半导体存储器装置包括：
源极结构；
各自从所述源极结构延伸的第一源极接触结构和第二源极接触结构；
设置在所述第一源极接触结构和所述第二源极接触结构之间的虚拟层叠结构；
单元层叠结构，该单元层叠结构围绕所述第一源极接触结构和所述第二源极接触结构之间的所述虚拟层叠结构，该单元层叠结构与所述源极结构交叠；
半导体图案，该半导体图案沿着所述虚拟层叠结构与所述单元层叠结构之间的边界延伸，该半导体图案延伸到所述源极结构的内部；以及
沿着所述半导体图案的外壁延伸的多个介电层，多个所述介电层通过所述源极结构彼此分离，
其中，所述源极结构延伸以与所述半导体图案的面向所述第一源极接触结构和所述第二源极接触结构的侧壁接触。
10.根据权利要求9所述的半导体存储器装置，其中，所述介电层包括：
设置在所述虚拟层叠结构和所述半导体图案之间的虚拟侧介电层；以及
设置在所述单元层叠结构和所述半导体图案之间的单元侧介电层。
11.根据权利要求10所述的半导体存储器装置，其中，所述虚拟侧介电层设置在所述源极结构和所述半导体图案之间。
12.根据权利要求9所述的半导体存储器装置，该半导体存储器装置还包括：
下绝缘层，该下绝缘层穿透所述源极结构；
外围电路结构，该外围电路结构由所述源极结构和所述下绝缘层交叠；以及
接触插塞，该接触插塞穿透所述虚拟层叠结构和所述下绝缘层，该接触插塞连接到所述外围电路结构。
13.根据权利要求9所述的半导体存储器装置，其中，所述虚拟层叠结构包括交替地层叠的虚拟层间绝缘层和牺牲绝缘层，并且
所述单元层叠结构包括交替地层叠的层间绝缘层和导电图案。
14.根据权利要求9所述的半导体存储器装置，其中，各个所述介电层包括依次层叠在所述半导体图案的表面上的隧道绝缘层、数据存储层和阻挡绝缘层。
15.根据权利要求9所述的半导体存储器装置，其中，所述源极结构包括：
第一源极层，该第一源极层延伸以由所述虚拟层叠结构和所述单元层叠结构交叠；
虚拟源极层叠结构，该虚拟源极层叠结构设置在所述虚拟层叠结构和所述第一源极层之间，该虚拟源极层叠结构与所述半导体图案间隔开；以及
第二源极层，该第二源极层设置在所述第一源极层和所述单元层叠结构之间，该第二源极层与所述半导体图案直接接触。
16.根据权利要求15所述的半导体存储器装置，其中，所述虚拟源极层叠结构包括层叠在所述第一源极层和所述虚拟层叠结构之间的至少一个保护层和至少一个牺牲源极层。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200106785A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP2020150199A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
SG11202111703YA (en) * 2019-06-28 2021-11-29 Yangtze Memory Technologies Co Ltd Methods of semiconductor device fabrication
KR20210013671A (ko) 2019-07-15 2021-02-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20210027938A (ko) 2019-09-03 2021-03-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
KR20210124836A (ko) 2020-04-07 2021-10-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US11342262B2 (en) * 2020-05-07 2022-05-24 SK Hynix Inc. Semiconductor memory device and method of manufacturing the semiconductor memory device
KR20220071547A (ko) * 2020-11-24 2022-05-31 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11950416B2 (en) 2021-02-01 2024-04-02 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
KR20220151341A (ko) 2021-05-06 2022-11-15 삼성전자주식회사 반도체 메모리 장치, 그를 포함하는 전자 시스템 및 그의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014036034A (ja) * 2012-08-07 2014-02-24 Sharp Corp 不揮発性半導体記憶装置とその製造方法
CN107425005A (zh) * 2016-05-23 2017-12-01 爱思开海力士有限公司 半导体装置及其制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004047943A (ja) * 2002-03-20 2004-02-12 Fujitsu Ltd 半導体装置
KR20100002596A (ko) * 2008-06-30 2010-01-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101698193B1 (ko) * 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101761366B1 (ko) * 2010-06-22 2017-07-25 삼성전자주식회사 3차원 반도체 장치의 형성 방법
JP2012009701A (ja) * 2010-06-25 2012-01-12 Toshiba Corp 不揮発性半導体記憶装置
US8933502B2 (en) * 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
KR101936752B1 (ko) 2012-05-29 2019-01-10 삼성전자주식회사 반도체 소자
KR102108879B1 (ko) 2013-03-14 2020-05-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102128465B1 (ko) * 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US10038006B2 (en) * 2015-12-22 2018-07-31 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US10396090B2 (en) * 2016-05-23 2019-08-27 SK Hynix Inc. Semiconductor device and manufacturing method thereof
KR20180053918A (ko) * 2016-11-14 2018-05-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP6978645B2 (ja) * 2017-03-08 2021-12-08 長江存儲科技有限責任公司Yangtze Memory Technologies Co., Ltd. ３次元メモリデバイスのスルーアレイコンタクト構造
CN106910746B (zh) * 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
KR20180106727A (ko) 2017-03-21 2018-10-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20180138403A (ko) * 2017-06-21 2018-12-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014036034A (ja) * 2012-08-07 2014-02-24 Sharp Corp 不揮発性半導体記憶装置とその製造方法
CN107425005A (zh) * 2016-05-23 2017-12-01 爱思开海力士有限公司 半导体装置及其制造方法

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