KR20220151341A - 반도체 메모리 장치, 그를 포함하는 전자 시스템 및 그의 제조 방법 - Google Patents
반도체 메모리 장치, 그를 포함하는 전자 시스템 및 그의 제조 방법 Download PDFInfo
- Publication number
- KR20220151341A KR20220151341A KR1020210058470A KR20210058470A KR20220151341A KR 20220151341 A KR20220151341 A KR 20220151341A KR 1020210058470 A KR1020210058470 A KR 1020210058470A KR 20210058470 A KR20210058470 A KR 20210058470A KR 20220151341 A KR20220151341 A KR 20220151341A
- Authority
- KR
- South Korea
- Prior art keywords
- bit line
- string
- substrate
- channel structure
- line
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 163
- 238000000034 method Methods 0.000 title abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 118
- 238000000926 separation method Methods 0.000 claims abstract description 72
- 230000001681 protective effect Effects 0.000 claims abstract description 6
- 238000002955 isolation Methods 0.000 claims description 80
- 230000002093 peripheral effect Effects 0.000 claims description 36
- 239000000463 material Substances 0.000 claims description 12
- 238000005520 cutting process Methods 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 11
- 239000010410 layer Substances 0.000 description 127
- 239000011229 interlayer Substances 0.000 description 71
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 29
- 229910052814 silicon oxide Inorganic materials 0.000 description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 26
- 229910052710 silicon Inorganic materials 0.000 description 26
- 239000010703 silicon Substances 0.000 description 26
- 229910052581 Si3N4 Inorganic materials 0.000 description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 21
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 19
- 238000010586 diagram Methods 0.000 description 17
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 238000003860 storage Methods 0.000 description 14
- 238000005530 etching Methods 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 239000012535 impurity Substances 0.000 description 7
- 230000010354 integration Effects 0.000 description 7
- 239000011810 insulating material Substances 0.000 description 6
- 101100481703 Arabidopsis thaliana TMK2 gene Proteins 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000004891 communication Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- XSWKJIPHYWGTSA-UHFFFAOYSA-N [O--].[O--].[O--].[Sc+3].[Dy+3] Chemical compound [O--].[O--].[O--].[Sc+3].[Dy+3] XSWKJIPHYWGTSA-UHFFFAOYSA-N 0.000 description 1
- DBOSVWZVMLOAEU-UHFFFAOYSA-N [O-2].[Hf+4].[La+3] Chemical compound [O-2].[Hf+4].[La+3] DBOSVWZVMLOAEU-UHFFFAOYSA-N 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000002717 carbon nanostructure Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- -1 oxide) Chemical compound 0.000 description 1
- KJXBRHIPHIVJCS-UHFFFAOYSA-N oxo(oxoalumanyloxy)lanthanum Chemical compound O=[Al]O[La]=O KJXBRHIPHIVJCS-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
-
- H01L27/11575—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H01L27/11565—
-
- H01L27/11568—
-
- H01L27/11573—
-
- H01L27/11578—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
공정 마진 및 제품 신뢰성이 향상된 반도체 메모리 장치, 그를 포함하는 전자 시스템 및 그의 제조 방법이 제공된다. 반도체 메모리 장치는, 제1 기판의 전면 상에 차례로 적층되는 복수의 워드 라인들과, 복수의 워드 라인들 상에 차례로 적층되는 스트링 선택 라인 및 스토퍼 라인을 포함하는 몰드 구조체, 제1 기판의 전면과 교차하는 수직 방향으로 연장되어 몰드 구조체를 관통하는 채널 구조체, 수직 방향과 교차하는 제1 방향으로 연장되어 몰드 구조체를 절단하는 블록 분리 영역, 블록 분리 영역과 스토퍼 라인 사이에 개재되며, 블록 분리 영역과 스토퍼 라인 사이 및 블록 분리 영역과 복수의 워드 라인들 사이에 비개재되는 보호 구조체, 제1 방향으로 연장되어 스트링 선택 라인 및 스토퍼 라인을 절단하는 스트링 분리 구조체, 몰드 구조체 상에, 수직 방향 및 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인, 및 채널 구조체와 비트 라인을 연결하는 비트 라인 콘택을 포함한다.
Description
본 발명은 반도체 메모리 장치, 그를 포함하는 전자 시스템 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 비트 라인 콘택을 포함하는 반도체 메모리 장치, 그를 포함하는 전자 시스템 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우 그 집적도가 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다.
한편, 2차원 또는 평면적 반도체 메모리 장치의 경우 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되므로, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 그러나, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 공정 마진 및 제품 신뢰성이 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 공정 마진 및 제품 신뢰성이 향상된 반도체 메모리 장치를 포함하는 전자 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 공정 마진 및 제품 신뢰성이 향상된 반도체 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 메모리 장치는, 제1 기판의 전면 상에 차례로 적층되는 복수의 워드 라인들과, 복수의 워드 라인들 상에 차례로 적층되는 스트링 선택 라인 및 스토퍼 라인을 포함하는 몰드 구조체, 제1 기판의 전면과 교차하는 수직 방향으로 연장되어 몰드 구조체를 관통하는 채널 구조체, 수직 방향과 교차하는 제1 방향으로 연장되어 몰드 구조체를 절단하는 블록 분리 영역, 블록 분리 영역과 스토퍼 라인 사이에 개재되며, 블록 분리 영역과 스토퍼 라인 사이 및 블록 분리 영역과 복수의 워드 라인들 사이에 비개재되는 보호 구조체, 제1 방향으로 연장되어 스트링 선택 라인 및 스토퍼 라인을 절단하는 스트링 분리 구조체, 몰드 구조체 상에, 수직 방향 및 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인, 및 채널 구조체와 비트 라인을 연결하는 비트 라인 콘택을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 메모리 장치는, 기판 상에 차례로 적층되는 복수의 워드 라인들과, 복수의 워드 라인들 상에 차례로 적층되는 스트링 선택 라인 및 스토퍼 라인을 포함하는 몰드 구조체, 기판의 상면과 교차하는 수직 방향으로 연장되어 몰드 구조체를 관통하는 제1 채널 구조체, 수직 방향과 교차하는 제1 방향으로 연장되어 스트링 선택 라인 및 스토퍼 라인을 절단하고, 제1 채널 구조체의 적어도 일부와 중첩되는 스트링 분리 구조체, 몰드 구조체 상에, 수직 방향 및 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인, 및 제1 채널 구조체와 비트 라인을 연결하는 제1 비트 라인 콘택을 포함하되, 제1 비트 라인 콘택은 제1 채널 구조체의 중심을 기준으로 스트링 분리 구조체로부터 멀어지는 방향으로 시프트된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 전자 시스템은, 메인 기판, 메인 기판 상의 반도체 메모리 장치, 및 메인 기판 상에, 반도체 메모리 장치와 전기적으로 연결되는 컨트롤러를 포함하되, 반도체 메모리 장치는, 기판 상에 차례로 적층되는 복수의 워드 라인들과, 복수의 워드 라인들 상에 차례로 적층되는 스트링 선택 라인 및 스토퍼 라인을 포함하는 몰드 구조체와, 기판의 상면과 교차하는 수직 방향으로 연장되어 몰드 구조체를 관통하는 채널 구조체와, 수직 방향과 교차하는 제1 방향으로 연장되어 스트링 선택 라인 및 스토퍼 라인을 절단하고, 채널 구조체의 적어도 일부와 중첩되는 스트링 분리 구조체와, 몰드 구조체 상에, 수직 방향 및 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인과, 채널 구조체와 비트 라인을 연결하며, 채널 구조체의 중심을 기준으로 스트링 분리 구조체로부터 멀어지는 방향으로 시프트된 비트 라인 콘택과, 비트 라인 콘택과 접속되는 주변 회로 소자와, 컨트롤러와 주변 회로 소자를 연결하는 입출력 패드를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 블록도이다.
도 2는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 3a는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다.
도 3b는 도 3a의 P1 영역을 설명하기 위한 확대도이다.
도 4는 도 3a의 A-A를 따라서 절단한 단면도이다.
도 5는 도 4의 R1 영역을 설명하기 위한 확대도이다.
도 6a 및 도 6b는 도 4의 R2 영역을 설명하기 위한 다양한 확대도들이다.
도 7a 및 도 7b는 몇몇 실시예에 따른 반도체 메모리 장치의 효과를 설명하기 위한 도면들이다.
도 8 및 도 9는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다양한 단면도들이다.
도 10 내지 도 12는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다양한 레이아웃도들이다.
도 13은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다.
도 14는 도 13의 B-B를 따라서 절단한 단면도이다.
도 15 내지 도 23은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 24는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 25는 몇몇 실시예에 따른 반도체 메모리 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 블록도이다.
도 26은 몇몇 실시예에 따른 반도체 메모리 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 사시도이다.
도 27 및 도 28은 도 26의 I-I를 따라서 절단한 다양한 개략적인 단면도들이다.
도 2는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 3a는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다.
도 3b는 도 3a의 P1 영역을 설명하기 위한 확대도이다.
도 4는 도 3a의 A-A를 따라서 절단한 단면도이다.
도 5는 도 4의 R1 영역을 설명하기 위한 확대도이다.
도 6a 및 도 6b는 도 4의 R2 영역을 설명하기 위한 다양한 확대도들이다.
도 7a 및 도 7b는 몇몇 실시예에 따른 반도체 메모리 장치의 효과를 설명하기 위한 도면들이다.
도 8 및 도 9는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다양한 단면도들이다.
도 10 내지 도 12는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다양한 레이아웃도들이다.
도 13은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다.
도 14는 도 13의 B-B를 따라서 절단한 단면도이다.
도 15 내지 도 23은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 24는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 25는 몇몇 실시예에 따른 반도체 메모리 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 블록도이다.
도 26은 몇몇 실시예에 따른 반도체 메모리 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 사시도이다.
도 27 및 도 28은 도 26의 I-I를 따라서 절단한 다양한 개략적인 단면도들이다.
이하에서, 도 1 내지 도 14를 참조하여, 예시적인 실시예들에 따른 반도체 메모리 장치를 설명한다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 블록도이다.
도 1을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함한다.
메모리 셀 어레이(20)는 복수의 메모리 셀 블록들(BLK1~BLKn)을 포함할 수 있다. 각각의 메모리 셀 블록들(BLK1~BLKn)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(20)는 비트 라인(BL), 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다. 구체적으로, 메모리 셀 블록들(BLK1~BLKn)은 워드 라인(WL), 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)을 통해 로우 디코더(33)에 연결될 수 있다. 또한, 메모리 셀 블록들(BLK1~BLKn)은 비트 라인(BL)을 통해 페이지 버퍼(35)에 연결될 수 있다.
주변 회로(30)는 반도체 메모리 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(10)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(30)는 제어 로직(37), 로우 디코더(33) 및 페이지 버퍼(35)를 포함할 수 있다. 도시되지 않았으나, 주변 회로(30)는 입출력 회로, 반도체 메모리 장치(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 및 메모리 셀 어레이(20)로부터 독출된 데이터(DATA)의 오류를 정정하기 위한 오류 정정 회로 등 다양한 서브 회로들을 더 포함할 수도 있다.
제어 로직(37)은 로우 디코더(33), 상기 입출력 회로 및 상기 전압 생성 회로에 연결될 수 있다. 제어 로직(37)은 반도체 메모리 장치(10)의 전반적인 동작을 제어할 수 있다. 제어 로직(37)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직(37)은 프로그램(program) 동작 또는 소거(erase) 동작 등의 메모리 동작 수행 시 워드 라인(WL) 및 비트 라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
로우 디코더(33)는 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록들(BLK1~BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록들(BLK1~BLKn)의 적어도 하나의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 선택할 수 있다. 또한, 로우 디코더(33)는 선택된 메모리 셀 블록들(BLK1~BLKn)의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(35)는 비트 라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(35)는 기입 드라이버(writer driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작 수행 시, 페이지 버퍼(35)는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인(BL)에 인가할 수 있다. 한편, 독출 동작 수행 시, 페이지 버퍼(35)는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다.
도 2는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 2를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치의 메모리 셀 어레이(예컨대, 도 1의 20)는 공통 소오스 라인(CSL), 복수의 비트 라인(BL)들 및 복수의 셀 스트링(CSTR)들을 포함한다.
공통 소오스 라인(CSL)은 제1 방향(Y)으로 연장될 수 있다. 몇몇 실시예에서, 복수의 공통 소오스 라인(CSL)들이 2차원적으로 배열될 수 있다. 예를 들어, 복수의 공통 소오스 라인(CSL)들은 서로 이격되어 각각 제1 방향(Y)으로 연장될 수 있다. 공통 소오스 라인(CSL)들에는 전기적으로 동일한 전압이 인가될 수도 있고, 또는 서로 다른 전압이 인가되어 별개로 제어될 수도 있다.
복수의 비트 라인(BL)들은 2차원적으로 배열될 수 있다. 예를 들어, 비트 라인(BL)들은 서로 이격되어 제1 방향(Y)과 교차하는 제2 방향(X)으로 각각 연장될 수 있다. 각각의 비트 라인(BL)들에는 복수의 셀 스트링(CSTR)들이 병렬로 연결될 수 있다. 셀 스트링(CSTR)들은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 비트 라인(BL)들과 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링(CSTR)들이 배치될 수 있다.
각각의 셀 스트링(CSTR)들은 공통 소오스 라인(CSL)에 접속되는 그라운드 선택 트랜지스터(GST), 비트 라인(BL)에 접속되는 스트링 선택 트랜지스터(SST) 및 그라운드 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 각각의 메모리 셀 트랜지스터들(MCT)은 데이터 저장 소자(data storage element)를 포함할 수 있다. 그라운드 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 그라운드 선택 트랜지스터(GST)들의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 비트 라인(BL) 사이에는 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL11~WL1n, WL21~WL2n) 및 스트링 선택 라인(SSL)이 배치될 수 있다. 그라운드 선택 라인(GSL)은 그라운드 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있고, 워드 라인들(WL11~WL1n, WL21~WL2n)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극으로 사용될 수 있고, 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용될 수 있다.
몇몇 실시예에서, 공통 소오스 라인(CSL)과 그라운드 선택 트랜지스터(GST) 사이에 소거 제어 트랜지스터(ECT)가 배치될 수 있다. 공통 소오스 라인(CSL)은 소거 제어 트랜지스터(ECT)들의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 그라운드 선택 라인(GSL) 사이에는 소거 제어 라인(ECL)이 배치될 수 있다. 소거 제어 라인(ECL)은 소거 제어 트랜지스터(ECT)의 게이트 전극으로 사용될 수 있다. 소거 제어 트랜지스터(ECT)들은 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage)을 발생시켜 상기 메모리 셀 어레이의 소거 동작을 수행할 수 있다.
도 3a는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다. 도 3b는 도 3a의 P1 영역을 설명하기 위한 확대도이다. 설명의 편의를 위해, 도 3b에서 채널 패드(136)의 도시는 생략한다.
도 4는 도 3a의 A-A를 따라서 절단한 단면도이다. 도 5는 도 4의 R1 영역을 설명하기 위한 확대도이다. 도 6a 및 도 6b는 도 4의 R2 영역을 설명하기 위한 다양한 확대도들이다. 도 7a 및 도 7b는 몇몇 실시예에 따른 반도체 메모리 장치의 효과를 설명하기 위한 도면들이다.
도 3a 내지 도 6b를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 제1 기판(100), 몰드 구조체(MS1, MS2), 채널 구조체(CH), 블록 분리 영역(WLC), 보호 구조체(PS), 스트링 분리 구조체(SC), 비트 라인(BL), 비트 라인 콘택(160), 제2 기판(200) 및 주변 회로 소자(PT)를 포함한다.
제1 기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 제1 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 혹은 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등을 포함할 수도 있다. 몇몇 실시예에서, 제1 기판(100)은 불순물을 포함할 수 있다. 예를 들어, 제1 기판(100)은 n형 불순물(예컨대, 인(P), 비소(As) 등)을 포함할 수 있다.
제1 기판(100)은 셀 어레이 영역(CELL) 및 확장 영역(EXT)을 포함할 수 있다.
셀 어레이 영역(CELL)에는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(예컨대, 도 1의 20)가 형성될 수 있다. 예를 들어, 셀 어레이 영역(CELL)에는 후술되는 채널 구조체(CH), 비트 라인(BL) 및 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL) 등이 배치될 수 있다. 이하의 설명에서, 상기 메모리 셀 어레이가 배치되는 제1 기판(100)의 표면은 제1 기판(100)의 전면(front side)으로 지칭될 수 있다. 반대로, 제1 기판(100)의 전면과 반대되는 제1 기판(100)의 표면은 제1 기판(100)의 후면(back side)으로 지칭될 수 있다.
확장 영역(EXT)은 셀 어레이 영역(CELL)의 주변에 배치될 수 있다. 확장 영역(EXT)에는 후술되는 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)이 계단형으로 적층될 수 있다.
몰드 구조체(MS1, MS2)는 제1 기판(100)의 전면 상에 형성될 수 있다. 예를 들어, 몰드 구조체(MS1, MS2)는 제1 기판(100)의 상면 상에 적층될 수 있다. 몰드 구조체(MS1, MS2)는 제1 기판(100) 상에 적층되는 복수의 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL), 스토퍼 라인(DL) 및 복수의 몰드 절연막(110)들을 포함할 수 있다.
각각의 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL), 스토퍼 라인(DL) 및 각각의 몰드 절연막(110)들은 제1 기판(100)의 전면과 평행하게 연장되는 층상 구조일 수 있다. 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL) 및 몰드 절연막(110)들은 제1 기판(100) 상에 교대로 적층될 수 있다. 스토퍼 라인(DL)은 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL) 상에 적층될 수 있다. 몰드 절연막(110)은 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)과 스토퍼 라인(DL) 사이에도 개재될 수 있다.
몇몇 실시예에서, 몰드 구조체(MS1, MS2)는 제1 기판(100) 상에 차례로 적층되는 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)를 포함할 수 있다.
제1 몰드 구조체(MS1)는 제1 기판(100) 상에 차례로 적층되는 복수의 제1 게이트 전극들(ECL, GSL, WL11~WL1n)을 포함할 수 있다. 제1 게이트 전극들(ECL, GSL, WL11~WL1n) 및 몰드 절연막(110)들은 제1 기판(100) 상에 교대로 적층될 수 있다.
몇몇 실시예에서, 제1 게이트 전극들(ECL, GSL, WL11~WL1n)은 제1 기판(100) 상에 차례로 적층되는 소거 제어 라인(ECL), 그라운드 선택 라인(GSL) 및 복수의 제1 워드 라인들(WL11~WL1n)을 포함할 수 있다. 다른 몇몇 실시예에서, 소거 제어 라인(ECL)은 생략될 수도 있다.
제2 몰드 구조체(MS2)는 제1 몰드 구조체(MS1) 상에 차례로 적층되는 제2 게이트 전극들(WL21~WL2n, SSL) 및 스토퍼 라인(DL)을 포함할 수 있다. 제2 게이트 전극들(WL21~WL2n, SSL) 및 몰드 절연막(110)들은 제1 몰드 구조체(MS1) 상에 교대로 적층될 수 있다. 스토퍼 라인(DL)은 제2 게이트 전극들(WL21~WL2n, SSL) 상에 적층될 수 있다. 몰드 절연막(110)은 제2 게이트 전극들(WL21~WL2n, SSL)과 스토퍼 라인(DL) 사이에 개재될 수도 있다.
몇몇 실시예에서, 제2 게이트 전극들(WL21~WL2n, SSL)은 제1 몰드 구조체(MS1) 상에 차례로 적층되는 복수의 제2 워드 라인들(WL21~WL2n) 및 스트링 선택 라인(SSL)을 포함할 수 있다. 즉, 스트링 선택 라인(SSL) 및 스토퍼 라인(DL)은 제2 워드 라인들(WL21~WL2n) 상에 차례로 적층될 수 있다.
제1 게이트 전극들(ECL, GSL, WL11~WL1n) 및 제2 게이트 전극들(WL21~WL2n, SSL)은 각각 도전 물질을 포함할 수 있다. 예를 들어, 제1 게이트 전극들(ECL, GSL, WL11~WL1n) 및 제2 게이트 전극들(WL21~WL2n, SSL)은 각각 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몰드 절연막(110)은 절연 물질을 포함할 수 있다. 예를 들어, 몰드 절연막(110)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
스토퍼 라인(DL)은 절연 물질을 포함할 수 있다. 예를 들어, 스토퍼 라인(DL)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 스토퍼 라인(DL)은 몰드 절연막(110)과 다른 물질을 포함할 수 있다. 일례로, 몰드 절연막(110)은 실리콘 산화물을 포함할 수 있고, 스토퍼 라인(DL)은 실리콘 질화물, 실리콘 산질화물 또는 폴리 실리콘을 포함할 수 있다. 바람직하게는, 몰드 절연막(110)은 실리콘 산화물을 포함할 수 있고, 스토퍼 라인(DL)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
제1 기판(100) 상에는 제1 층간 절연막(140)이 형성될 수 있다. 제1 층간 절연막(140)은 몰드 구조체(MS1, MS2)를 덮을 수 있다. 제1 층간 절연막(140)은 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
채널 구조체(CH)는 제1 기판(100)의 전면과 교차하는 수직 방향(이하, 제3 방향(Z))으로 연장되어 몰드 구조체(MS1, MS2)를 관통할 수 있다. 예를 들어, 채널 구조체(CH)는 제3 방향(Z)으로 연장되는 필러(pillar) 모양(예컨대, 원기둥 모양)일 수 있다. 이에 따라, 채널 구조체(CH)는 각각의 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL) 및 스토퍼 라인(DL)과 교차할 수 있다. 채널 구조체(CH)는 반도체 패턴(130) 및 정보 저장막(132)을 포함할 수 있다.
반도체 패턴(130)은 제3 방향(Z)으로 연장되어 몰드 구조체(MS1, MS2)를 관통할 수 있다. 반도체 패턴(130)은 컵(cup) 형상인 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 반도체 패턴(130)은 원통 형상, 사각통 형상, 속이 찬 필러 형상 등 다양한 형상을 가질 수도 있다. 반도체 패턴(130)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
정보 저장막(132)은 반도체 패턴(130)과 각각의 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL) 사이 및 반도체 패턴(130)과 스토퍼 라인(DL) 사이에 개재될 수 있다. 예를 들어, 정보 저장막(132)은 반도체 패턴(130)의 외측면을 따라 연장될 수 있다.
정보 저장막(132)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 디스프로슘 스칸듐 산화물(dysprosium scandium oxide) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 정보 저장막(132)은 다중막으로 형성될 수 있다. 예를 들어, 도 3b 및 도 5에 도시된 것처럼, 정보 저장막(132)은 반도체 패턴(130)의 외측면 상에 차례로 적층되는 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)을 포함할 수 있다.
터널 절연막(132a)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예컨대, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장막(132b)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(132c)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예컨대, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다.
몇몇 실시예에서, 채널 구조체(CH)는 충진 패턴(134)을 더 포함할 수 있다. 충진 패턴(134)은 컵 형상인 반도체 패턴(130)의 내부를 채우도록 형성될 수 있다. 충진 패턴(134)은 절연 물질, 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 채널 구조체(CH)는 채널 패드(136)를 더 포함할 수 있다. 채널 패드(136)는 반도체 패턴(130)과 접속되도록 형성될 수 있다. 예를 들어, 제1 층간 절연막(140) 상에 제2 층간 절연막(141)이 형성될 수 있다. 채널 패드(136)는 제2 층간 절연막(141) 내에 형성되어 반도체 패턴(130)의 상부와 접속될 수 있다. 채널 패드(136)는 예를 들어, 불순물이 도핑된 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 채널 구조체(CH)들은 지그재그(zigzag) 형태로 배열될 수 있다. 예를 들어, 도 3a에 도시된 것처럼, 복수의 채널 구조체(CH)들은 제1 방향(Y) 및 제2 방향(X)에서 서로 엇갈리게 배열될 수 있다. 지그재그 형태로 배열된 복수의 채널 구조체(CH)들은 반도체 메모리 장치의 집적도를 보다 향상시킬 수 있다. 몇몇 실시예에서, 복수의 채널 구조체(CH)들은 벌집(honeycomb) 형태로 배열될 수 있다.
채널 구조체(CH)들은 셀 어레이 영역(CELL)의 몰드 구조체(MS1, MS2) 내에 형성되는 것만이 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 몰드 구조체(MS1, MS2)에 인가되는 스트레스를 경감하기 위해, 확장 영역(EXT)의 몰드 구조체(MS1, MS2) 내에 채널 구조체(CH)와 유사한 형상의 더미 채널 구조체가 형성될 수도 있다. 이러한 더미 채널 구조체는 제3 방향(Z)으로 연장되어 제1 층간 절연막(140) 및 몰드 구조체(MS1, MS2)를 관통할 수 있다.
몇몇 실시예에서, 제1 기판(100) 상에 소오스 구조체(105)가 형성될 수 있다. 소오스 구조체(105)는 제1 기판(100)과 몰드 구조체(MS1, MS2) 사이에 개재될 수 있다. 예를 들어, 소오스 구조체(105)는 제1 기판(100)의 전면을 따라 연장될 수 있다. 소오스 구조체(105)는 예를 들어, 불순물이 도핑된 폴리 실리콘 또는 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다.
소오스 구조체(105)는 채널 구조체(CH)의 반도체 패턴(130)과 접속되도록 형성될 수 있다. 예를 들어, 도 5에 도시된 것처럼, 소오스 구조체(105)는 정보 저장막(132)을 관통하여 반도체 패턴(130)과 접촉할 수 있다. 이러한 소오스 구조체(105)는 반도체 메모리 장치의 공통 소오스 라인(예컨대, 도 2의 CSL)으로 제공될 수 있다. 몇몇 실시예에서, 채널 구조체(CH)는 소오스 구조체(105)를 관통할 수 있다. 예를 들어, 채널 구조체(CH)의 하부는 소오스 구조체(105)를 관통하여 제1 기판(100) 내에 매립될 수 있다.
몇몇 실시예에서, 소오스 구조체(105)는 다중막으로 형성될 수 있다. 예를 들어, 도 5에 도시된 것처럼, 소오스 구조체(105)는 제1 기판(100) 상에 차례로 적층되는 제1 반도체막(102) 및 제2 반도체막(104)을 포함할 수 있다. 제1 반도체막(102) 및 제2 반도체막(104)은 각각 불순물이 도핑된 폴리 실리콘 또는 불순물이 도핑되지 않은 폴리 실리콘을 포함할 수 있다. 제1 반도체막(102)은 반도체 패턴(130)과 접촉하여 반도체 메모리 장치의 공통 소오스 라인(예컨대, 도 2의 CSL)으로 제공될 수 있다. 제2 반도체막(104)은 제1 반도체막(102)을 형성하기 위한 대체(replacement) 공정에서 몰드 스택의 무너짐 또는 쓰러짐을 방지하기 위한 지지층으로 이용될 수 있다.
도시되지 않았으나, 제1 기판(100)과 소오스 구조체(105) 사이에 베이스 절연막이 개재될 수도 있다. 상기 베이스 절연막은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
다른 몇몇 실시예에서, 소오스 구조체(105)는 생략될 수도 있다. 예를 들어, 반도체 패턴(130)은 제1 기판(100) 내에 형성된 불순물 영역과 접속될 수도 있다. 이러한 불순물 영역은 반도체 메모리 장치의 공통 소오스 라인(예컨대, 도 2의 CSL)으로 제공될 수 있다.
블록 분리 영역(WLC)은 제3 방향(Z)과 교차하는(예컨대, 제1 기판(100)의 전면과 평행한) 제1 방향(Y)으로 연장되어 몰드 구조체(MS1, MS2)를 절단할 수 있다. 몰드 구조체(MS1, MS2)는 복수의 블록 분리 영역(WLC)들에 의해 절단되어 복수의 메모리 셀 블록들(예컨대, 제1 내지 제3 셀 블록(BLK1~BLK3))을 형성할 수 있다. 예를 들어, 인접하는 2개의 블록 분리 영역(WLC)들은 그들 사이에 제1 셀 블록(BLK1)을 정의할 수 있다.
각각의 메모리 셀 블록들(예컨대, 제1 내지 제3 셀 블록(BLK1~BLK3)) 내에는 복수의 채널 구조체(CH)들이 배치될 수 있다. 예를 들어, 채널 구조체(CH)들은 제1 셀 블록(BLK1) 내에 배치되는 제1 내지 제4 채널 구조체(CH1~CH4)를 포함할 수 있다.
도 3a에서, 제1 셀 블록(BLK1) 내에, 제1 방향(Y)을 따라 지그재그로 배열되는 채널 구조체(CH)들의 개수는 8개인 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 각각의 셀 블록들(예컨대, 제1 내지 제3 셀 블록(BLK1~BLK3)) 내에 배치되는 채널 구조체(CH)들의 개수는 도시된 것에 한정되지 않고 다양할 수 있음은 물론이다.
몇몇 실시예에서, 블록 분리 영역(WLC)은 절연 패턴(150)을 포함할 수 있다. 절연 패턴(150)은 블록 분리 영역(WLC)을 채우도록 형성될 수 있다. 절연 패턴(150)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 절연 패턴(150)은 실리콘 산화물을 포함할 수 있다.
보호 구조체(PS)는 블록 분리 영역(WLC)과 스토퍼 라인(DL) 사이에 개재될 수 있다. 예를 들어, 도 3a에 도시된 것처럼, 보호 구조체(PS)는 블록 분리 영역(WLC)의 양 측면의 적어도 일부를 따라 연장될 수 있다. 또한, 보호 구조체(PS)는 블록 분리 영역(WLC)의 양 측면을 따라 연장될 수 있다.
보호 구조체(PS)의 상면은 스토퍼 라인(DL)의 상면과 같거나 그보다 높게 위치할 수 있다. 예를 들어, 도 4, 도 6a 및 도 6b에 도시된 것처럼, 제2 층간 절연막(141) 상에 제3 층간 절연막(142)이 형성될 수 있다. 보호 구조체(PS)의 상면은 제3 층간 절연막(142)의 상면과 동일 평면 상에 배치될 수 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다. 보호 구조체(PS)의 상면은 블록 분리 영역(WLC)의 상면과 동일 평면 상에 배치되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 블록 분리 영역(WLC)의 상면은 보호 구조체(PS)의 상면보다 높게 위치할 수도 있다.
보호 구조체(PS)의 하면은 스토퍼 라인(DL)의 하면과 같거나 그보다 낮게 위치할 수 있다. 예를 들어, 보호 구조체(PS)의 하면은 스트링 선택 라인(SSL)의 상면과 스토퍼 라인(DL)의 하면 사이에 배치될 수 있다. 이에 따라, 보호 구조체(PS)는 블록 분리 영역(WLC)으로부터 스토퍼 라인(DL)을 분리할 수 있다.
보호 구조체(PS)는 블록 분리 영역(WLC)과 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL) 사이에 개재되지 않을 수 있다. 예를 들어, 보호 구조체(PS)의 하면은 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL) 중 최상부에 배치되는 게이트 전극(예컨대, 스트링 선택 라인(SSL))의 상면과 같거나 그보다 높게 위치할 수 있다. 이에 따라, 보호 구조체(PS)는 블록 분리 영역(WLC)으로부터 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)을 분리하지 않을 수 있다.
보호 구조체(PS)는 절연 물질을 포함할 수 있다. 예를 들어, 보호 구조체(PS)는 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 보호 구조체(PS)는 스토퍼 라인(DL)과 다른 물질을 포함할 수 있다. 일례로, 스토퍼 라인(DL)은 실리콘 질화물, 실리콘 산질화물 또는 폴리 실리콘을 포함할 수 있고, 보호 구조체(PS)는 실리콘 산화물을 포함할 수 있다. 바람직하게는, 스토퍼 라인(DL)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있고, 보호 구조체(PS)는 실리콘 산화물을 포함할 수 있다.
블록 분리 영역(WLC)과 보호 구조체(PS) 사이에 경계가 존재하는 것만이 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 경우에 따라, 블록 분리 영역(WLC)과 보호 구조체(PS) 사이의 경계는 존재하지 않을 수도 있다.
스트링 분리 구조체(SC)는 제1 방향(Y)으로 연장되어 스트링 선택 라인(SSL)을 절단할 수 있다. 몰드 구조체(MS1, MS2)는 스트링 선택 라인(SSL)에 의해 분할되어 복수의 스트링 영역들(예컨대, 제1 스트링 영역(I) 및 제2 스트링 영역(II))을 형성할 수 있다. 예를 들어, 스트링 분리 구조체(SC)는 제1 셀 블록(BLK1) 내에 제1 스트링 영역(I) 및 제2 스트링 영역(II)을 정의할 수 있다.
스트링 분리 구조체(SC)는 각각의 메모리 셀 블록들(예컨대, 제1 내지 제3 셀 블록(BLK1~BLK3)) 내에 배치되는 복수의 채널 구조체(CH)들을 분할할 수 있다. 예를 들어, 제1 채널 구조체(CH1) 및 제2 채널 구조체(CH2)는 스트링 분리 구조체(SC)의 일측(예컨대, 제1 스트링 영역(I))에 배치될 수 있고, 제3 채널 구조체(CH3) 및 제4 채널 구조체(CH4)는 스트링 분리 구조체(SC)의 타측(예컨대, 제2 스트링 영역(II))에 배치될 수 있다.
몇몇 실시예에서, 스트링 분리 구조체(SC)의 상면은 보호 구조체(PS)의 상면보다 높게 위치할 수 있다. 예를 들어, 제3 층간 절연막(142) 상에 제4 층간 절연막(143)이 형성될 수 있다. 스트링 분리 구조체(SC)의 상면은 제4 층간 절연막(143)의 상면과 동일 평면 상에 배치될 수 있다. 스토퍼 라인(DL)은 스트링 선택 라인(SSL) 상에 적층될 수 있으므로, 이러한 스트링 분리 구조체(SC)는 스트링 선택 라인(SSL)뿐만 아니라 스토퍼 라인(DL)도 절단할 수 있다.
스트링 분리 구조체(SC)는 소거 제어 라인(ECL), 그라운드 선택 라인(GSL) 및 워드 라인들(WL11~WL1n, WL21~WL2n)을 절단하지 않을 수 있다. 예를 들어, 스트링 분리 구조체(SC)의 하면은 워드 라인들(WL11~WL1n, WL21~WL2n) 중 최상부에 배치되는 워드 라인(예컨대, WL2n)의 상면과 같거나 그보다 높게 위치할 수 있다.
스트링 분리 구조체(SC)는 절연 물질을 포함할 수 있다. 예를 들어, 스트링 분리 구조체(SC)는 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 스트링 분리 구조체(SC)는 스토퍼 라인(DL)과 다른 물질을 포함할 수 있다. 일례로, 스토퍼 라인(DL)은 실리콘 질화물, 실리콘 산질화물 또는 폴리 실리콘을 포함할 수 있고, 스트링 분리 구조체(SC)는 실리콘 산화물을 포함할 수 있다. 바람직하게는, 스토퍼 라인(DL)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있고, 스트링 분리 구조체(SC)는 실리콘 산화물을 포함할 수 있다.
몇몇 실시예에서, 스트링 분리 구조체(SC)는 복수의 채널 구조체(CH)들 중 적어도 일부와 중첩될 수 있다. 여기서, 중첩이란, 제3 방향(Z)에서 중첩됨을 의미한다. 예를 들어, 제1 채널 구조체(CH1)의 일부 및 제3 채널 구조체(CH3)의 일부는 각각 스트링 분리 구조체(SC)와 중첩될 수 있다.
일례로, 도 3b에 도시된 것처럼, 스트링 분리 구조체(SC)는 반도체 패턴(130)의 일부 및 정보 저장막(132)의 일부와 중첩될 수 있다. 스트링 분리 구조체(SC)는 충진 패턴(134)과 중첩되지 않는 것만이 도시되었으나 이는 예시적인 것일 뿐이며, 스트링 분리 구조체(SC)는 충진 패턴(134)과 중첩될 수도 있음은 물론이다.
비트 라인(BL)은 몰드 구조체(MS1, MS2) 상에 형성될 수 있다. 예를 들어, 제3 층간 절연막(142) 상에 제4 층간 절연막(143) 및 제5 층간 절연막(144)이 차례로 형성될 수 있다. 비트 라인(BL)은 제5 층간 절연막(144) 상에 형성될 수 있다.
비트 라인(BL)은 블록 분리 영역(WLC)과 교차할 수 있다. 예를 들어, 비트 라인(BL)은 제3 방향(Z)과 교차하며(예컨대, 제1 기판(100)의 전면과 평행하며) 제1 방향(Y)과 교차하는 제2 방향(X)으로 연장될 수 있다.
비트 라인(BL)은 각각의 채널 구조체(CH)들과 접속될 수 있다. 예를 들어, 제3 내지 제5 층간 절연막(142~144)을 관통하여 각각의 채널 구조체(CH)들의 상면과 접속되는 비트 라인 콘택(160)이 형성될 수 있다. 비트 라인(BL)은 비트 라인 콘택(160)을 통해 각각의 채널 구조체(CH)들과 전기적으로 연결될 수 있다.
몇몇 실시예에서, 스트링 분리 구조체(SC)에 인접하여 배치되는 비트 라인 콘택(160)들은 스트링 분리 구조체(SC)로부터 멀어지는 방향으로 시프트(shift)될 수 있다. 예를 들어, 도 6a에 도시된 것처럼, 제1 채널 구조체(CH1)와 접속되는 제1 비트 라인 콘택(160a)이 형성될 수 있다. 이 때, 제1 비트 라인 콘택(160a)의 중심(C2)은 제1 채널 구조체(CH1)의 중심(C1)을 기준으로 스트링 분리 구조체(SC)로부터 멀어지는 방향으로 시프트될 수 있다.
일례로, 도 3b에 도시된 것처럼, 비트 라인 콘택(160)의 중심은 채널 구조체(CH)의 중심을 기준으로 스트링 분리 구조체(SC)로부터 멀어지는 방향(예컨대, 왼쪽 방향)으로 시프트될 수 있다. 시프트된 비트 라인 콘택(160)들은 스트링 분리 구조체(SC)와 중첩된 채널 구조체(CH)들과의 접촉 신뢰성을 향상시킬 수 있다.몇몇 실시예에서, 제1 비트 라인 콘택(160a)은 스트링 분리 구조체(SC)로부터 이격될 수 있다. 즉, 제1 비트 라인 콘택(160a)은 스트링 분리 구조체(SC)와 접촉하지 않을 수 있다.
몇몇 실시예에서, 스트링 분리 구조체(SC)로부터 이격되어 배치되는 비트 라인 콘택(160)들은 시프트되지 않을 수 있다. 예를 들어, 제2 채널 구조체(CH2)와 접속되는 제2 비트 라인 콘택(160b)이 형성될 수 있다. 제2 채널 구조체(CH2)는 스트링 분리 구조체(SC)로부터 제1 채널 구조체(CH1)보다 이격될 수 있다. 이 때, 제2 비트 라인 콘택(160b)의 중심(C4)은 제2 채널 구조체(CH2)의 중심(C3)으로부터 시프트되지 않을 수 있다.
제1 비트 라인 콘택(160a)과 유사하게, 제3 채널 구조체(CH)와 접속되는 비트 라인 콘택(160)은 스트링 분리 구조체(SC)로부터 멀어지는 방향으로 시프트될 수 있다. 예를 들어, 제3 채널 구조체(CH3)와 접속되는 제3 비트 라인 콘택(160c)이 형성될 수 있다. 제3 비트 라인 콘택(160c)의 중심은 제3 채널 구조체(CH3)의 중심을 기준으로 스트링 분리 구조체(SC)로부터 멀어지는 방향으로 시프트될 수 있다. 스트링 분리 구조체(SC)는 제1 채널 구조체(CH1)와 제3 채널 구조체(CH3) 사이에 개재될 수 있으므로, 제1 비트 라인 콘택(160a)과 제3 비트 라인 콘택(160c)은 서로 반대되는 방향으로 시프트될 수 있다.
몇몇 실시예에서, 비트 라인 콘택(160)들 중 일부가 시프트됨에 따라, 비트 라인 콘택(160)들 중 적어도 일부는 등간격으로 배열되지 않을 수 있다. 예를 들어, 도 3a에 도시된 것처럼, 제1 채널 구조체(CH1)의 양 측에 제2 채널 구조체(CH2) 및 제4 채널 구조체(CH4)가 배치될 수 있다. 제1, 제2 및 제4 채널 구조체(CH1, CH2, CH4)는 제2 방향(X)을 따라 등간격으로 배열될 수 있다. 이 때, 제1 채널 구조체(CH1)와 접속되는 비트 라인 콘택(160)은 스트링 분리 구조체(SC)로부터 멀어지는 방향으로 시프트될 수 있다. 또한, 제2 채널 구조체(CH2)와 접속되는 비트 라인 콘택(160) 및 제4 채널 구조체(CH4)와 접속되는 비트 라인 콘택(160)은 시프트되지 않을 수 있다. 이에 따라, 제1 채널 구조체(CH1)와 접속되는 비트 라인 콘택(160) 및 제2 채널 구조체(CH2)와 접속되는 비트 라인 콘택(160)이 이격되는 거리(S11)는, 제1 채널 구조체(CH1)와 접속되는 비트 라인 콘택(160) 및 제3 채널 구조체(CH3)와 접속되는 비트 라인 콘택(160)이 이격되는 거리(S12)보다 작을 수 있다.
몇몇 실시예에서, 시프트된 비트 라인 콘택(160)들 중 일부는 스토퍼 라인(DL)과 접촉할 수 있다. 예를 들어, 도 6b에 도시된 것처럼, 제1 비트 라인 콘택(160a)은 제1 층간 절연막(140) 및 제2 층간 절연막(141)을 더 관통하여 스토퍼 라인(DL)의 상면과 접촉할 수 있다. 이러한 제1 비트 라인 콘택(160a)은 제1 채널 구조체(CH1)의 상면뿐만 아니라 제1 채널 구조체(CH1)의 측면의 일부와도 접촉할 수도 있다. 예를 들어, 제1 비트 라인 콘택(160a)은 채널 패드(136)의 측면과 접촉할 수 있다.
각각의 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)은 확장 영역(EXT) 내에서 게이트 콘택(162)과 접속될 수 있다. 예를 들어, 게이트 콘택(162)은 제1 내지 제5 층간 절연막(140~144)을 관통하여 각각의 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)과 접속될 수 있다.
소오스 구조체(105)는 소오스 콘택(164)과 접속될 수 있다. 예를 들어, 소오스 콘택(164)은 제1 내지 제5 층간 절연막(140~144)을 관통하여 소오스 구조체(105)와 접속될 수 있다.
게이트 콘택(162) 및/또는 소오스 콘택(164)은 제5 층간 절연막(144) 상의 연결 배선(170)과 접속될 수 있다. 연결 배선(170)은 게이트 콘택(162)을 통해 각각의 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)과 전기적으로 연결될 수 있고, 소오스 콘택(164)을 통해 소오스 구조체(105)와 전기적으로 연결될 수 있다.
비트 라인(BL) 및/또는 연결 배선(170)은 제1 배선 구조체(180, 185)와 접속될 수 있다. 예를 들어, 제5 층간 절연막(144) 상에 제6 층간 절연막(145)이 형성될 수 있다. 제1 배선 구조체(180, 185)는 제6 층간 절연막(145) 내에 형성되어 비트 라인(BL) 및/또는 연결 배선(170)과 전기적으로 연결될 수 있다.
제2 기판(200)은 제1 기판(100) 아래에 배치될 수 있다. 예를 들어, 제2 기판(200)의 상면은 제1 기판(100)의 하면과 대향될 수 있다. 제2 기판(200)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 제2 기판(200)은 실리콘-온-인슐레이터(SOI; Silicon-On-Insulator) 기판 혹은 게르마늄-온-인슐레이터(GOI; Germanium-On-Insulator) 기판 등을 포함할 수도 있다.
주변 회로 소자(PT)는 제2 기판(200) 상에 형성될 수 있다. 주변 회로 소자(PT)는 반도체 메모리 장치의 동작을 제어하는 주변 회로(예를 들어, 도 1의 30)를 구성할 수 있다. 예를 들어, 주변 회로 소자(PT)는 제어 로직(예를 들어, 도 1의 37), 로우 디코더(예를 들어, 도 1의 33) 및 페이지 버퍼(예를 들어, 도 1의 35) 등을 포함할 수 있다. 이하의 설명에서, 주변 회로 소자(PT)가 배치되는 제2 기판(200)의 표면은 제2 기판(200)의 전면(front side)으로 지칭될 수 있다. 반대로, 제2 기판(200)의 전면과 반대되는 제2 기판(200)의 표면은 제2 기판(200)의 후면(back side)으로 지칭될 수 있다.
주변 회로 소자(PT)는 예를 들어, 트랜지스터를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 주변 회로 소자(PT)는 트랜지스터 등의 다양한 능동 소자(active element)뿐만 아니라, 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등의 다양한 수동 소자(passive element)를 포함할 수도 있다.
몇몇 실시예에서, 제1 기판(100)의 후면은 제2 기판(200)의 전면과 대향될 수 있다. 예를 들어, 제2 기판(200)의 전면 상에 주변 회로 소자(PT)를 덮는 제7 층간 절연막(240)이 형성될 수 있다. 제1 기판(100)은 제7 층간 절연막(240)의 상면 상에 적층될 수 있다.
몇몇 실시예에서, 제1 배선 구조체(180, 185)는 관통 플러그(166)를 통해 주변 회로 소자(PT)와 접속될 수 있다. 예를 들어, 제7 층간 절연막(240) 내에 주변 회로 소자(PT)와 접속되는 제2 배선 구조체(260)가 형성될 수 있다. 관통 플러그(166)는 제1 내지 제5 층간 절연막(140~144)을 관통하여 제1 배선 구조체(180, 185)와 제2 배선 구조체(260)를 연결할 수 있다. 이를 통해, 비트 라인(BL), 각각의 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL) 및/또는 소오스 구조체(105)는 주변 회로 소자(PT)와 전기적으로 연결될 수 있다.
반도체 메모리 장치의 고집적화를 위해, 스트링 분리 구조체(SC)는 채널 구조체(CH)들 중 일부와 중첩되도록 형성될 수 있다. 그러나, 이러한 스트링 분리 구조체(SC)는, 비트 라인 콘택(160)과의 접속을 위한 채널 구조체(CH)의 공간을 협소하게 하여 반도체 메모리 장치의 불량을 야기하는 원인이 된다.
예를 들어, 도 7a를 참조하면, 스트링 분리 구조체(SC)와의 중첩에 기인한 제1 채널 구조체(CH1)의 협소함으로 인해, 제1 비트 라인 콘택(160a)은 스트링 분리 구조체(SC)의 일부와 중첩되어 제1 채널 구조체(CH1)와 접속될 수 있다. 이러한 경우, 제1 비트 라인 콘택(160a)은 스트링 분리 구조체(SC)를 따라 더 연장될 수 있다. 예를 들어, 제1 비트 라인 콘택(160a)을 형성하기 위한 식각 공정은 스트링 분리 구조체(SC)에 대한 과식각(over etch)을 유발할 수 있다. 이로 인해, 제1 비트 라인 콘택(160a)은 예를 들어, 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL) 중 최상부에 배치되는 게이트 전극(예컨대, 스트링 선택 라인(SSL))의 측면과 접촉하여 쇼트(short)를 유발할 수 있다.
또는, 예를 들어, 도 7b를 참조하면, 스트링 분리 구조체(SC)와의 중첩을 피하기 위해, 제1 비트 라인 콘택(160a)은 스트링 분리 구조체(SC)로부터 멀리 이격되어 제1 채널 구조체(CH1)와 접속될 수 있다. 이러한 경우, 제1 비트 라인 콘택(160a)은 제1 층간 절연막(140) 및 제2 층간 절연막(141)을 관통할 수 있다. 예를 들어, 제1 비트 라인 콘택(160a)을 형성하기 위한 식각 공정은 제1 채널 구조체(CH1)의 측면에 인접하는 제1 층간 절연막(140) 및 제2 층간 절연막(141)을 식각할 수 있다. 이로 인해, 제1 비트 라인 콘택(160a)은 예를 들어, 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL) 중 최상부에 배치되는 게이트 전극(예컨대, 스트링 선택 라인(SSL))의 상면과 접촉하여 쇼트(short)를 유발할 수 있다.
그러나, 몇몇 실시예에 따른 반도체 메모리 장치는 스토퍼 라인(DL)을 구비함으로써 반도체 메모리 장치의 불량을 방지할 수 있다. 구체적으로, 상술한 것처럼, 스토퍼 라인(DL)은 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL) 상에 적층될 수 있다. 이러한 스토퍼 라인(DL)은 비트 라인 콘택(160)을 형성하기 위한 식각 공정에서 식각 저지막(etch stop layer)으로 기능하여 비트 라인 콘택(160)이 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)과 접촉하는 것을 방지할 수 있다. 예를 들어, 도 6b에 도시된 것처럼, 제1 비트 라인 콘택(160a)이 스트링 분리 구조체(SC)로부터 멀리 이격될지라도, 스토퍼 라인(DL)은 제1 비트 라인 콘택(160a)이 스트링 선택 라인(SSL)과 접촉하는 것을 방지할 수 있다. 이에 따라, 공정 마진 및 제품 신뢰성이 향상된 반도체 메모리 장치가 제공될 수 있다.
도 8 및 도 9는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 7b를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 8을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 콘택 스터드(175)를 더 포함한다.
콘택 스터드(175)는 비트 라인 콘택(160)과 비트 라인(BL) 사이에 개재될 수 있다. 예를 들어, 제5 층간 절연막(144)과 제6 층간 절연막(145) 사이에 제8 층간 절연막(146)이 형성될 수 있다. 콘택 스터드(175)는 제8 층간 절연막(146) 내에 형성되어 비트 라인 콘택(160)과 비트 라인(BL)을 연결할 수 있다.
콘택 스터드(175)는 시프트된 비트 라인 콘택(160)들과 비트 라인(BL) 간의 접속 신뢰성을 향상시킬 수 있다. 예를 들어, 콘택 스터드(175)는 시프트된 비트 라인 콘택(160)들과의 접촉 면적을 향상시킴으로써 비트 라인 콘택(160)들과의 접속 신뢰성을 향상시킬 수 있다.
몇몇 실시예에서, 콘택 스터드(175)는 게이트 콘택(162) 및/또는 소오스 콘택(164)을 연결 배선(170)과 연결할 수 있다.
도 9를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 제1 기판(100)의 전면은 제2 기판(200)의 전면과 대향된다.
예를 들어, 몇몇 실시예에 따른 반도체 메모리 장치는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼(예컨대, 제1 기판(100)) 상에 셀 영역을 포함하는 상부 칩을 제작하고, 상기 제1 웨이퍼와 다른 제2 웨이퍼(예컨대, 제2 기판(200)) 상에 주변 회로 영역을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미한다.
일례로, 상기 본딩 방식은, 상기 상부 칩의 최상부 금속층에 형성된 제1 본딩 금속(180)과 상기 하부 칩의 최상부 금속층에 형성된 제2 본딩 금속(280)을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 제1 본딩 금속(180) 및 제2 본딩 금속(280)이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 제1 본딩 금속(180) 및 제2 본딩 금속(280)은 알루미늄(Al) 또는 텅스텐(W) 등 다른 다양한 금속으로 형성될 수도 있음은 물론이다.
제1 본딩 금속(180)과 제2 본딩 금속(280)이 접속됨에 따라, 제1 배선 구조체(180, 185)는 제2 배선 구조체(260)와 접속될 수 있다. 이를 통해, 각각의 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL) 및/또는 소오스 구조체(105)는 주변 회로 소자(PT)와 전기적으로 연결될 수 있다.
도 10 내지 도 12는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다양한 레이아웃도들이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 보호 구조체(PS)는 셀 어레이 영역(CELL) 및 확장 영역(EXT)에 걸쳐서 연장된다.
예를 들어, 보호 구조체(PS)는 블록 분리 영역(WLC)의 측면을 따라 제1 방향(Y)으로 길게 연장될 수 있다. 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)은 확장 영역(EXT)에서 계단형으로 적층될 수 있으므로, 보호 구조체(PS)는 입체적 관점에서 블록 분리 영역(WLC)으로부터 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)을 분리하지 않을 수 있다.
도 11을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 제1 및 제2 스트링 분리 구조체(SC1, SC2)를 포함한다.
예를 들어, 제1 셀 블록(BLK1) 내에, 12개의 채널 구조체(CH)들이 제1 방향(Y)을 따라 지그재그로 배열될 수 있다. 제1 및 제2 스트링 분리 구조체(SC1, SC2)는 제2 방향(X)을 따라 서로 이격되어 각각 스트링 선택 라인(SSL)을 절단할 수 있다. 이를 통해, 제1 및 제2 스트링 분리 구조체(SC1, SC2)는 제1 셀 블록(BLK1) 내에 제2 방향(X)을 따라 차례로 배열되는 제1 내지 제3 스트링 영역(I~III)을 정의할 수 있다.
제1 및 제2 스트링 분리 구조체(SC1, SC2)는 각각 복수의 채널 구조체(CH)들 중 적어도 일부와 중첩될 수 있다. 제1 및 제2 스트링 분리 구조체(SC1, SC2)에 각각 인접하여 배치되는 비트 라인 콘택(160)들은 제1 및 제2 스트링 분리 구조체(SC1, SC2)로부터 멀어지는 방향으로 시프트될 수 있다. 제1 및 제2 스트링 분리 구조체(SC1, SC2)는 각각 도 3a 내지 도 6b를 이용하여 상술한 스트링 분리 구조체(SC)와 유사하므로, 이하에서 자세한 설명은 생략한다.
도 12를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 제1 내지 제3 스트링 분리 구조체(SC1~SC3)를 포함한다.
예를 들어, 제1 셀 블록(BLK1) 내에, 16개의 채널 구조체(CH)들이 제1 방향(Y)을 따라 지그재그로 배열될 수 있다. 제1 내지 제3 스트링 분리 구조체(SC1~SC3)는 제2 방향(X)을 따라 서로 이격되어 각각 스트링 선택 라인(SSL)을 절단할 수 있다. 이를 통해, 제1 내지 제3 스트링 분리 구조체(SC1~SC3)는 제1 셀 블록(BLK1) 내에 제2 방향(X)을 따라 차례로 배열되는 제1 내지 제4 스트링 영역(I~IV)을 정의할 수 있다.
제1 내지 제3 스트링 분리 구조체(SC1~SC3)는 각각 복수의 채널 구조체(CH)들 중 적어도 일부와 중첩될 수 있다. 제1 내지 제3 스트링 분리 구조체(SC1~SC3)에 각각 인접하여 배치되는 비트 라인 콘택(160)들은 제1 내지 제3 스트링 분리 구조체(SC1~SC3)로부터 멀어지는 방향으로 시프트될 수 있다. 제1 내지 제3 스트링 분리 구조체(SC1~SC3)는 각각 도 3a 내지 도 6b를 이용하여 상술한 스트링 분리 구조체(SC)와 유사하므로, 이하에서 자세한 설명은 생략한다.
도 13은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다. 도 14는 도 13의 B-B를 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 14를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13 및 도 14를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 스트링 분리 구조체(SC)는 채널 구조체(CH)들과 중첩되지 않는다.
예를 들어, 제1 채널 구조체(CH1) 및 제3 채널 구조체(CH3)는 채널 구조체(CH)들 중 스트링 분리 구조체(SC)에 가장 인접하게 배치될 수 있다. 이 때, 제1 채널 구조체(CH1) 및 제3 채널 구조체(CH3)는 스트링 분리 구조체(SC)로부터 이격될 수 있다. 즉, 제1 채널 구조체(CH1) 및 제3 채널 구조체(CH3)는 스트링 분리 구조체(SC)와 접촉하지 않을 수 있다.
스트링 분리 구조체(SC)에 인접하여 배치되는 비트 라인 콘택(160)들은 스트링 분리 구조체(SC)로부터 멀어지는 방향으로 시프트될 수 있다. 예를 들어, 제1 채널 구조체(CH1)와 접속되는 비트 라인 콘택(160) 및 제3 채널 구조체(CH3)와 접속되는 비트 라인 콘택(160)은 각각 스트링 분리 구조체(SC)로부터 멀어지는 방향으로 시프트될 수 있다. 스트링 분리 구조체(SC)는 제1 채널 구조체(CH1)와 제3 채널 구조체(CH3) 사이에 개재될 수 있으므로, 제1 비트 라인 콘택(160a)과 제3 비트 라인 콘택(160c)은 서로 반대되는 방향으로 시프트될 수 있다.
몇몇 실시예에서, 비트 라인 콘택(160)들 중 일부가 시프트됨에 따라, 비트 라인 콘택(160)들 중 적어도 일부는 등간격으로 배열되지 않을 수 있다. 예를 들어, 도시된 것처럼, 제1 채널 구조체(CH1) 및 제2 채널 구조체(CH2)는 스트링 분리 구조체(SC)의 일측(예컨대, 제1 스트링 영역(I))에 배치될 수 있고, 제3 채널 구조체(CH3) 및 제5 채널 구조체(CH5)는 스트링 분리 구조체(SC)의 타측(예컨대, 제2 스트링 영역(II))에 배치될 수 있다. 제1, 제2, 제3 및 제5 채널 구조체(CH1, CH2, CH3, CH5)는 제2 방향(X)을 따라 등간격으로 배열될 수 있다. 이 때, 제1 채널 구조체(CH1)와 접속되는 비트 라인 콘택(160) 및 제3 채널 구조체(CH3)와 접속되는 비트 라인 콘택(160)은 스트링 분리 구조체(SC)로부터 멀어지는 방향으로 시프트될 수 있다. 또한, 제2 채널 구조체(CH2)와 접속되는 비트 라인 콘택(160) 및 제4 채널 구조체(CH4)와 접속되는 비트 라인 콘택(160)은 시프트되지 않을 수 있다.
이에 따라, 제1 채널 구조체(CH1)와 접속되는 비트 라인 콘택(160) 및 제2 채널 구조체(CH2)와 접속되는 비트 라인 콘택(160)이 이격되는 거리(S21)는, 제1 채널 구조체(CH1)와 접속되는 비트 라인 콘택(160) 및 제3 채널 구조체(CH3)와 접속되는 비트 라인 콘택(160)이 이격되는 거리(S22)보다 작을 수 있다. 또한, 제3 채널 구조체(CH3)와 접속되는 비트 라인 콘택(160) 및 제5 채널 구조체(CH5)와 접속되는 비트 라인 콘택(160)이 이격되는 거리(S23)는, 제1 채널 구조체(CH1)와 접속되는 비트 라인 콘택(160) 및 제3 채널 구조체(CH3)와 접속되는 비트 라인 콘택(160)이 이격되는 거리(S22)보다 작을 수 있다.
몇몇 실시예에서, 셀 어레이 영역(CELL)의 몰드 구조체(MS1, MS2) 내에 채널 구조체(CH)와 유사한 형상의 더미 채널 구조체(DCH)가 형성될 수 있다. 더미 채널 구조체(DCH)는 제3 방향(Z)으로 연장되어 몰드 구조체(MS1, MS2)를 관통할 수 있다.
몇몇 실시예에서, 더미 채널 구조체(DCH)는 스트링 분리 구조체(SC)와 중첩될 수 있다. 예를 들어, 제1 방향(Y)을 따라 배열되어 스트링 분리 구조체(SC)와 중첩되는 복수의 더미 채널 구조체(DCH)들이 형성될 수 있다. 이러한 더미 채널 구조체(DCH)는 채널 구조체(CH)들과 함께 등간격으로 배열되어 몰드 구조체(MS1, MS2)에 인가되는 스트레스를 경감할 수 있다.
이하에서, 도 1 내지 도 24을 참조하여, 예시적인 실시예들에 따른 반도체 메모리 장치의 제조 방법를 설명한다.
도 15 내지 도 23은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 14를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15를 참조하면, 제2 기판(200) 및 주변 회로 소자(PT) 상에 제1 기판(100) 및 예비 몰드 구조체(MSp)를 형성한다.
주변 회로 소자(PT)는 제2 기판(200)의 전면 상에 형성될 수 있다. 또한, 제2 기판(200)의 전면 상에 주변 회로 소자(PT)를 덮는 제7 층간 절연막(240)이 형성될 수 있다.
몇몇 실시예에서, 제1 기판(100)은 제7 층간 절연막(240)의 상면 상에 적층될 수 있다. 즉, 제1 기판(100)의 후면은 제2 기판(200)의 전면과 대향될 수 있다.
예비 몰드 구조체(MSp)는 제1 기판(100)의 전면 상에 형성될 수 있다. 예비 몰드 구조체(MSp)는 제1 기판(100) 상에 교대로 적층되는 복수의 제1 희생막(115)들 및 복수의 몰드 절연막(110)들을 포함할 수 있다. 확장 영역(EXT)에는 제1 희생막(115)이 계단형으로 적층될 수 있다. 예를 들어, 확장 영역(EXT)의 예비 몰드 구조체(MSp)는 계단형으로 패터닝될 수 있다.
제1 희생막(115)은 몰드 절연막(110)과 다른 식각 선택비를 가질 수 있다. 일례로, 제1 희생막(115)은 실리콘 질화물, 실리콘 산질화물 또는 폴리 실리콘을 포함할 수 있고, 몰드 절연막(110)은 실리콘 산화물을 포함할 수 있다. 바람직하게는, 제1 희생막(115)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있고, 몰드 절연막(110)은 실리콘 산화물을 포함할 수 있다.
몇몇 실시예에서, 제1 기판(100)의 전면 상에 제2 희생막(107)이 더 형성될 수 있다. 예비 몰드 구조체(MSp)는 제2 희생막(107)의 상면 상에 적층될 수 있다. 제2 희생막(107)은 몰드 절연막(110)과 다른 식각 선택비를 가질 수 있다. 일례로, 제2 희생막(107)은 실리콘 질화물, 실리콘 산질화물 또는 폴리 실리콘을 포함할 수 있고, 몰드 절연막(110)은 실리콘 산화물을 포함할 수 있다. 바람직하게는, 제2 희생막(107)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있고, 몰드 절연막(110)은 실리콘 산화물을 포함할 수 있다.
도 16을 참조하면, 예비 몰드 구조체(MSp) 내에 채널 구조체(CH)를 형성한다.
예를 들어, 제1 기판(100) 및 예비 몰드 구조체(MSp)를 덮는 제1 층간 절연막(140)이 형성될 수 있다. 이어서, 제1 층간 절연막(140) 및 예비 몰드 구조체(MSp)를 관통하는 채널 구조체(CH)가 형성될 수 있다. 채널 구조체(CH)는 제1 기판(100)의 전면과 교차하는 수직 방향으로 연장되어 예비 몰드 구조체(MSp)를 관통할 수 있다. 이에 따라, 채널 구조체(CH)는 복수의 제1 희생막(115)들과 교차할 수 있다.
몇몇 실시예에서, 채널 구조체(CH)는 채널 패드(136)를 더 포함할 수 있다. 채널 패드(136)는 반도체 패턴(130)과 접속되도록 형성될 수 있다. 예를 들어, 제1 층간 절연막(140) 상에 제2 층간 절연막(141)이 형성될 수 있다. 채널 패드(136)는 제2 층간 절연막(141) 내에 형성되어 반도체 패턴(130)의 상부와 접속될 수 있다.
도 17을 참조하면, 보호 구조체(PS)를 형성한다.
보호 구조체(PS)는 복수의 제1 희생막(115)들 중 최상부에 배치되는 제1 희생막(115)을 절단할 수 있다. 예를 들어, 제2 층간 절연막(141)을 덮는 제3 층간 절연막(142)이 형성될 수 있다. 이어서, 제2 층간 절연막(141), 제1 층간 절연막(140) 및 상기 최상부에 배치되는 제1 희생막(115)을 관통하는 보호 구조체(PS)가 형성될 수 있다.
보호 구조체(PS)는 제1 희생막(115)과 다른 식각 선택비를 가질 수 있다. 일례로, 보호 구조체(PS)는 실리콘 산화물을 포함할 수 있고, 제1 희생막(115)은 실리콘 질화물, 실리콘 산질화물 또는 폴리 실리콘을 포함할 수 있다. 바람직하게는, 보호 구조체(PS)는 실리콘 산화물을 포함할 수 있고, 제1 희생막(115)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
도 18을 참조하면, 예비 몰드 구조체(MSp) 내에 블록 분리 영역(WLC)을 형성한다.
블록 분리 영역(WLC)은 예비 몰드 구조체(MSp)를 절단할 수 있다. 이에 따라, 예비 몰드 구조체(MSp)의 제1 희생막(115)들은 블록 분리 영역(WLC)에 의해 노출될 수 있다.
또한, 블록 분리 영역(WLC)은 보호 구조체(PS)와 중첩되도록 형성될 수 있다. 즉, 블록 분리 영역(WLC)은 보호 구조체(PS)를 절단할 수 있다. 절단된 보호 구조체(PS)는 블록 분리 영역(WLC)과 스토퍼 라인(DL) 사이에 개재될 수 있다. 이에 따라, 복수의 제1 희생막(115)들 중 최상부에 배치되는 제1 희생막(115)은 블록 분리 영역(WLC)에 의해 노출되지 않을 수 있다.
몇몇 실시예에서, 블록 분리 영역(WLC)은 제2 희생막(107)을 절단할 수 있다. 이에 따라, 제2 희생막(107)은 블록 분리 영역(WLC)에 의해 노출될 수 있다.
도 19를 참조하면, 소오스 구조체(105)를 형성한다.
예를 들어, 블록 분리 영역(WLC)에 의해 노출되는 제2 희생막(107)의 적어도 일부를 제거하며 채널 구조체(CH)의 측면의 적어도 일부를 노출시키는 제1 식각 공정이 수행될 수 있다. 상기 제1 식각 공정은 예를 들어, 인산 용액을 식각액(etchant)으로 이용하는 습식 식각 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 제2 희생막(107)의 적어도 일부가 제거된 영역 내에 소오스 구조체(105)가 형성될 수 있다. 즉, 제2 희생막(107)은 소오스 구조체(105)로 대체될 수 있다. 소오스 구조체(105)는 예를 들어, 불순물이 도핑된 폴리 실리콘 또는 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 20을 참조하면, 블록 분리 영역(WLC)에 의해 노출되는 제1 희생막(115)들을 제거한다.
예를 들어, 블록 분리 영역(WLC)에 의해 노출되는 제1 희생막(115)들을 제거하는 제2 식각 공정이 수행될 수 있다. 상기 제2 식각 공정은 예를 들어, 인산 용액을 식각액으로 이용하는 습식 식각 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다.
상술한 것처럼, 보호 구조체(PS)로 인해, 복수의 제1 희생막(115)들 중 최상부에 배치되는 제1 희생막(115)은 블록 분리 영역(WLC)에 의해 노출되지 않을 수 있다. 또한, 상술한 것처럼, 보호 구조체(PS)는 제1 희생막(115)과 다른 식각 선택비를 가질 수 있다. 이에 따라, 보호 구조체(PS)는 상기 제2 식각 공정으로부터 상기 최상부에 배치되는 제1 희생막(115)을 보호할 수 있다.
도 21을 참조하면, 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)을 형성한다.
게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)은 제1 희생막(115)들이 제거된 영역 내에 형성될 수 있다. 즉, 제거된 제1 희생막(115)들은 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)로 대체될 수 있다.
상술한 것처럼, 제1 희생막(115)들 중 최상부에 배치되는 제1 희생막(115)은 보호 구조체(PS)에 의해 보호되어 잔존할 수 있다. 잔존한 제1 희생막(115)은 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL) 상에 적층되는 스토퍼 라인(DL)을 구성할 수 있다.
이에 따라, 제1 기판(100) 상에 적층되는 복수의 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL), 스토퍼 라인(DL) 및 복수의 몰드 절연막(110)들을 포함하는 몰드 구조체(MS1, MS2)가 형성될 수 있다.
도 22를 참조하면, 스트링 분리 구조체(SC)를 형성한다.
스트링 분리 구조체(SC)는 스트링 선택 라인(SSL)을 절단할 수 있다. 예를 들어, 제3 층간 절연막(142)을 덮는 제4 층간 절연막(143)이 형성될 수 있다. 이어서, 제3 층간 절연막(142), 제2 층간 절연막(141), 제1 층간 절연막(140) 및 스트링 선택 라인(SSL)을 관통하는 스트링 분리 구조체(SC)가 형성될 수 있다.
스트링 분리 구조체(SC)는 절연 물질을 포함할 수 있다. 예를 들어, 스트링 분리 구조체(SC)는 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 스트링 분리 구조체(SC)는 복수의 채널 구조체(CH)들 중 적어도 일부와 중첩되도록 형성될 수 있다.
도 23을 참조하면, 비트 라인 콘택(160), 게이트 콘택(162), 소오스 콘택(164) 및 관통 플러그(166)를 형성한다.
비트 라인 콘택(160)은 채널 구조체(CH)와 접속될 수 있다. 예를 들어, 제4 층간 절연막(143)을 덮는 제5 층간 절연막(144)이 형성될 수 있다. 이어서, 제5 층간 절연막(144) 및 제4 층간 절연막(143)을 관통하여 채널 구조체(CH)와 접속되는 비트 라인 콘택(160)이 형성될 수 있다.
몇몇 실시예에서, 스트링 분리 구조체(SC)에 인접하여 배치되는 비트 라인 콘택(160)들은 스트링 분리 구조체(SC)로부터 멀어지는 방향으로 시프트(shift)될 수 있다. 시프트된 비트 라인 콘택(160)들은 스트링 분리 구조체(SC)와 중첩된 채널 구조체(CH)들과의 접촉 신뢰성을 향상시킬 수 있다. 스토퍼 라인(DL)은 시프트된 비트 라인 콘택(160)들이 스트링 선택 라인(SSL)과 접촉하는 것을 방지할 수 있다.
게이트 콘택(162)은 제1 내지 제5 층간 절연막(140~144)을 관통하여 각각의 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)과 접속될 수 있다.
소오스 콘택(164)은 제1 내지 제5 층간 절연막(140~144)을 관통하여 소오스 구조체(105)와 접속될 수 있다.
관통 플러그(166)는 제1 내지 제5 층간 절연막(140~144)을 관통하여 제2 배선 구조체(260)와 접속될 수 있다. 관통 플러그(166)는 제2 배선 구조체(260)를 통해 주변 회로 소자(PT)와 접속될 수 있다.
몇몇 실시예에서, 비트 라인 콘택(160), 게이트 콘택(162), 소오스 콘택(164) 및 관통 플러그(166) 중 적어도 일부는 서로 동일 레벨에서 형성될 수 있다. 본 명세서에서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미한다.
이어서, 도 4를 참조하면, 비트 라인(BL), 연결 배선(170) 및 제1 배선 구조체(180, 185)를 형성한다. 이에 따라, 공정 마진 및 제품 신뢰성이 향상된 반도체 메모리 장치의 제조 방법이 제공될 수 있다.
도 24는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 설명의 편의를 위해, 도 1 내지 도 23을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 24는 도 23 이후의 단계를 설명하기 위한 중간 단계 도면이다.
도 24를 참조하면, 콘택 스터드(175)를 형성한다.
콘택 스터드(175)는 비트 라인 콘택(160)과 접속될 수 있다. 예를 들어, 제5 층간 절연막(144)을 덮는 제8 층간 절연막(146)이 형성될 수 있다. 이어서, 제8 층간 절연막(146) 내에 비트 라인 콘택(160)과 접속되는 콘택 스터드(175)가 형성될 수 있다.
콘택 스터드(175)는 시프트된 비트 라인 콘택(160)들과 비트 라인(BL) 간의 접속 신뢰성을 향상시킬 수 있다. 예를 들어, 콘택 스터드(175)는 시프트된 비트 라인 콘택(160)들과의 접촉 면적을 향상시킴으로써 비트 라인 콘택(160)들과의 접속 신뢰성을 향상시킬 수 있다.
몇몇 실시예에서, 콘택 스터드(175)는 게이트 콘택(162) 및/또는 소오스 콘택(164)과 접속될 수 있다.
이하에서, 도 1 내지 도 14, 도 25 내지 도 28을 참조하여, 예시적인 실시예들에 따른 반도체 메모리 장치를 포함하는 전자 시스템을 설명한다.
도 25는 몇몇 실시예에 따른 반도체 메모리 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 블록도이다. 도 26은 몇몇 실시예에 따른 반도체 메모리 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 사시도이다. 도 27 및 도 28은 도 26의 I-I를 따라서 절단한 다양한 개략적인 단면도들이다.
도 25를 참조하면, 몇몇 실시예에 따른 전자 시스템(1000)은 반도체 메모리 장치(1100) 및 반도체 메모리 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 메모리 장치(1100)들을 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 메모리 장치(1100)들을 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 메모리 장치(1100)는 비휘발성 메모리 장치(예를 들어, NAND 플래쉬 메모리 장치)일 수 있으며, 예를 들어, 도 1 내지 도 14를 이용하여 상술한 반도체 메모리 장치일 수 있다. 반도체 메모리 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다.
제1 구조물(1100F)은 디코더 회로(1110; 예컨대, 도 1의 로우 디코더(33)), 페이지 버퍼(1120; 예컨대, 도 1의 페이지 버퍼(35)) 및 로직 회로(1130; 예컨대, 도 1의 제어 로직(37))를 포함하는 주변 회로 구조물일 수 있다.
제2 구조물(1100S)은 도 2를 이용하여 상술한 공통 소오스 라인(CSL), 복수의 비트 라인(BL)들 및 복수의 셀 스트링(CSTR)들을 포함할 수 있다. 셀 스트링(CSTR)들은 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 통해 디코더 회로(1110)에 연결될 수 있다. 또한, 셀 스트링(CSTR)들은 비트 라인(BL)들을 통해 페이지 버퍼(1120)에 연결될 수 있다.
몇몇 실시예에서, 공통 소오스 라인(CSL) 및 셀 스트링(CSTR)들은, 제1 구조물(1100F)로부터 제2 구조물(1100S)까지 연장되는 제1 연결 배선(1115)들을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 제1 연결 배선(1115)은 도 1 내지 도 14를 이용하여 상술한 관통 플러그(166)에 대응될 수 있다. 즉, 관통 플러그(166)는 각각의 게이트 전극들(ECL, GSL, WL, SSL)과 디코더 회로(1110; 예컨대, 도 1의 로우 디코더(33))를 전기적으로 연결할 수 있다.
몇몇 실시예에서, 비트 라인(BL)들은 제1 구조물(1100F)로부터 제2 구조물(1100S)까지 연장되는 제2 연결 배선(1125)들을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다. 제2 연결 배선(1125)은 도 1 내지 도 14를 이용하여 상술한 관통 플러그(166)에 대응될 수 있다. 즉, 관통 플러그(166)는 비트 라인(BL)들과 페이지 버퍼(1120; 예컨대, 도 1의 페이지 버퍼(35))를 전기적으로 연결할 수 있다.
반도체 메모리 장치(1100)는 로직 회로(1130; 예컨대, 도 1의 제어 로직(37))와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220) 및 호스트 인터페이스(1230)를 포함할 수 있다. 몇몇 실시예에서, 전자 시스템(1000)은 복수의 반도체 메모리 장치(1100)들을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 메모리 장치(1100)들을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 메모리 장치(1100)에 액세스할 수 있다. NAND 컨트롤러(1220)는 반도체 메모리 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 메모리 장치(1100)를 제어하기 위한 제어 명령, 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 메모리 장치(1100)를 제어할 수 있다.
도 26 내지 도 28을 참조하면, 몇몇 실시예에 따른 전자 시스템은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 메인 컨트롤러(2002), 하나 이상의 반도체 패키지(2003) 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 메인 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 몇몇 실시예에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 몇몇 실시예에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 메인 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
메인 컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 메인 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)를 포함할 수 있다. 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)는 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)는 각각, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄 회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 23의 입출력 패드(1101)에 해당할 수 있다.
몇몇 실시예에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 몇몇 실시예에서, 각각의 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
몇몇 실시예에서, 메인 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 몇몇 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 메인 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 메인 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
몇몇 실시예에서, 패키지 기판(2100)은 인쇄 회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 24와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
도 27을 참조하면, 몇몇 실시예에 따른 전자 시스템에서, 반도체 칩들(2200) 각각은 제1 주변 회로 영역(3100) 및 제1 주변 회로 영역(3100) 상에 적층되는 제1 셀 영역(3200)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 14를 이용하여 상술한 반도체 메모리 장치를 포함할 수 있다. 예시적으로, 제1 주변 회로 영역(3100)은 도 3a 내지 도 6b를 이용하여 상술한 제2 기판(200)을 포함할 수 있다. 또한, 예시적으로, 제1 셀 영역(3200)은 도 3a 내지 도 6b를 이용하여 상술한 제1 기판(100), 몰드 구조체(MS1, MS2), 채널 구조체(CH), 블록 분리 영역(WLC), 보호 구조체(PS), 스트링 분리 구조체(SC), 비트 라인(BL) 및 비트 라인 콘택(160)을 포함할 수 있다.
도 28을 참조하면, 몇몇 실시예에 따른 전자 시스템에서, 반도체 칩들(2200) 각각은 제2 주변 회로 영역(4100) 및 제2 주변 회로 영역(4100) 상에 적층되는 제2 셀 영역(4200)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 3a 및 도 9를 이용하여 상술한 반도체 메모리 장치를 포함할 수 있다. 예시적으로, 제2 주변 회로 영역(4100)은 도 9를 이용하여 상술한 제2 기판(200)을 포함할 수 있다. 또한, 예시적으로, 제2 셀 영역(4200)은 도 9를 이용하여 상술한 제1 기판(100), 몰드 구조체(MS1, MS2), 채널 구조체(CH), 블록 분리 영역(WLC), 보호 구조체(PS), 스트링 분리 구조체(SC), 비트 라인(BL) 및 비트 라인 콘택(160)을 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 기판
102: 베이스 절연막
105: 소오스 구조체 110: 몰드 절연막
115: 제1 희생막 130: 반도체 패턴
132: 정보 저장막 140: 제1 층간 절연막
141: 제2 층간 절연막 142: 제3 층간 절연막
143: 제4 층간 절연막 144: 제5 층간 절연막
145: 제6 층간 절연막 150: 절연 패턴
160: 비트 라인 콘택 162: 게이트 콘택
164: 소오스 콘택 166: 관통 플러그
170: 연결 배선 180, 185: 제1 배선 구조체
200: 제2 기판 240: 제7 층간 절연막
260: 제2 배선 구조체
BL: 비트 라인 CH: 채널 구조체
DL: 스토퍼 라인 ECL: 소거 제어 라인
GSL: 그라운드 선택 라인 MS1, MS2: 몰드 구조체
PS: 보호 구조체 SC: 스트링 분리 구조체
SSL: 스트링 선택 라인 WL11~WL1n: 제1 워드 라인들
WL21~WL2n: 제2 워드 라인들 WLC: 블록 분리 영역
105: 소오스 구조체 110: 몰드 절연막
115: 제1 희생막 130: 반도체 패턴
132: 정보 저장막 140: 제1 층간 절연막
141: 제2 층간 절연막 142: 제3 층간 절연막
143: 제4 층간 절연막 144: 제5 층간 절연막
145: 제6 층간 절연막 150: 절연 패턴
160: 비트 라인 콘택 162: 게이트 콘택
164: 소오스 콘택 166: 관통 플러그
170: 연결 배선 180, 185: 제1 배선 구조체
200: 제2 기판 240: 제7 층간 절연막
260: 제2 배선 구조체
BL: 비트 라인 CH: 채널 구조체
DL: 스토퍼 라인 ECL: 소거 제어 라인
GSL: 그라운드 선택 라인 MS1, MS2: 몰드 구조체
PS: 보호 구조체 SC: 스트링 분리 구조체
SSL: 스트링 선택 라인 WL11~WL1n: 제1 워드 라인들
WL21~WL2n: 제2 워드 라인들 WLC: 블록 분리 영역
Claims (10)
- 제1 기판의 전면 상에 차례로 적층되는 복수의 워드 라인들과, 상기 복수의 워드 라인들 상에 차례로 적층되는 스트링 선택 라인 및 스토퍼 라인을 포함하는 몰드 구조체;
상기 제1 기판의 전면과 교차하는 수직 방향으로 연장되어 상기 몰드 구조체를 관통하는 채널 구조체;
상기 수직 방향과 교차하는 제1 방향으로 연장되어 상기 몰드 구조체를 절단하는 블록 분리 영역;
상기 블록 분리 영역과 상기 스토퍼 라인 사이에 개재되며, 상기 블록 분리 영역과 상기 스토퍼 라인 사이 및 상기 블록 분리 영역과 상기 복수의 워드 라인들 사이에 비개재되는 보호 구조체;
상기 제1 방향으로 연장되어 상기 스트링 선택 라인 및 상기 스토퍼 라인을 절단하는 스트링 분리 구조체;
상기 몰드 구조체 상에, 상기 수직 방향 및 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인; 및
상기 채널 구조체와 상기 비트 라인을 연결하는 비트 라인 콘택을 포함하는 반도체 메모리 장치. - 제 1항에 있어서,
상기 스트링 분리 구조체는 상기 채널 구조체의 적어도 일부와 중첩되는 반도체 메모리 장치. - 제 1항에 있어서,
상기 스토퍼 라인 및 상기 보호 구조체는 서로 다른 물질을 포함하는 반도체 메모리 장치. - 제 1항에 있어서,
상기 제1 기판의 전면과 대향되는 전면을 포함하는 제2 기판; 및
상기 제2 기판의 전면 상의 주변 회로 소자를 더 포함하는 반도체 메모리 장치. - 기판 상에 차례로 적층되는 복수의 워드 라인들과, 상기 복수의 워드 라인들 상에 차례로 적층되는 스트링 선택 라인 및 스토퍼 라인을 포함하는 몰드 구조체;
상기 기판의 상면과 교차하는 수직 방향으로 연장되어 상기 몰드 구조체를 관통하는 제1 채널 구조체;
상기 수직 방향과 교차하는 제1 방향으로 연장되어 상기 스트링 선택 라인 및 상기 스토퍼 라인을 절단하고, 상기 제1 채널 구조체의 적어도 일부와 중첩되는 스트링 분리 구조체;
상기 몰드 구조체 상에, 상기 수직 방향 및 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인; 및
상기 제1 채널 구조체와 상기 비트 라인을 연결하는 제1 비트 라인 콘택을 포함하되,
상기 제1 비트 라인 콘택은 상기 제1 채널 구조체의 중심을 기준으로 상기 스트링 분리 구조체로부터 멀어지는 방향으로 시프트된 반도체 메모리 장치. - 제 5항에 있어서,
상기 제1 방향으로 연장되어 상기 몰드 구조체를 절단하는 블록 분리 영역; 및
상기 블록 분리 영역과 상기 스토퍼 라인 사이에 개재되며, 상기 블록 분리 영역과 상기 스트링 선택 라인 사이 및 상기 블록 분리 영역과 상기 복수의 워드 라인들 사이에 비개재되는 보호 구조체를 더 포함하는 반도체 메모리 장치. - 제 5항에 있어서,
상기 제1 비트 라인 콘택은 상기 스토퍼 라인의 상면과 접촉하는 반도체 메모리 장치. - 제 5항에 있어서,
상기 수직 방향으로 연장되어 상기 몰드 구조체를 관통하며, 상기 스트링 분리 구조체를 사이에 두고 상기 제1 채널 구조체로부터 이격되는 제2 채널 구조체를 더 포함하되,
상기 스트링 분리 구조체는 상기 제2 채널 구조체의 적어도 일부와 중첩되는 반도체 메모리 장치. - 제 5항에 있어서,
상기 수직 방향으로 연장되어 상기 몰드 구조체를 관통하며, 상기 제1 채널 구조체를 사이에 두고 상기 스트링 분리 구조체로부터 이격되는 제2 채널 구조체;
상기 제2 채널 구조체와 상기 비트 라인을 연결하는 제2 비트 라인 콘택;
상기 수직 방향으로 연장되어 상기 몰드 구조체를 관통하며, 상기 스트링 분리 구조체를 사이에 두고 상기 제1 채널 구조체로부터 이격되는 제3 채널 구조체; 및
상기 제3 채널 구조체와 상기 비트 라인을 연결하는 제3 비트 라인 콘택을 더 포함하되,
상기 제1 비트 라인 콘택과 상기 제2 비트 라인 콘택이 이격되는 거리는, 상기 제1 비트 라인 콘택과 상기 제3 비트 라인 콘택이 이격되는 거리보다 작은 반도체 메모리 장치. - 메인 기판;
상기 메인 기판 상의 반도체 메모리 장치; 및
상기 메인 기판 상에, 상기 반도체 메모리 장치와 전기적으로 연결되는 컨트롤러를 포함하되,
상기 반도체 메모리 장치는,
기판 상에 차례로 적층되는 복수의 워드 라인들과, 상기 복수의 워드 라인들 상에 차례로 적층되는 스트링 선택 라인 및 스토퍼 라인을 포함하는 몰드 구조체와,
상기 기판의 상면과 교차하는 수직 방향으로 연장되어 상기 몰드 구조체를 관통하는 채널 구조체와,
상기 수직 방향과 교차하는 제1 방향으로 연장되어 상기 스트링 선택 라인 및 상기 스토퍼 라인을 절단하고, 상기 채널 구조체의 적어도 일부와 중첩되는 스트링 분리 구조체와,
상기 몰드 구조체 상에, 상기 수직 방향 및 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인과,
상기 채널 구조체와 상기 비트 라인을 연결하며, 상기 채널 구조체의 중심을 기준으로 상기 스트링 분리 구조체로부터 멀어지는 방향으로 시프트된 비트 라인 콘택과,
상기 비트 라인 콘택과 접속되는 주변 회로 소자와,
상기 컨트롤러와 상기 주변 회로 소자를 연결하는 입출력 패드를 포함하는 전자 시스템.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210058470A KR20220151341A (ko) | 2021-05-06 | 2021-05-06 | 반도체 메모리 장치, 그를 포함하는 전자 시스템 및 그의 제조 방법 |
| US17/530,220 US11910613B2 (en) | 2021-05-06 | 2021-11-18 | Semiconductor memory device, electronic system including the same, and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210058470A KR20220151341A (ko) | 2021-05-06 | 2021-05-06 | 반도체 메모리 장치, 그를 포함하는 전자 시스템 및 그의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20220151341A true KR20220151341A (ko) | 2022-11-15 |
Family
ID=83900667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210058470A KR20220151341A (ko) | 2021-05-06 | 2021-05-06 | 반도체 메모리 장치, 그를 포함하는 전자 시스템 및 그의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US11910613B2 (ko) |
| KR (1) | KR20220151341A (ko) |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102044823B1 (ko) | 2013-02-25 | 2019-11-15 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| KR102398665B1 (ko) * | 2015-05-07 | 2022-05-16 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 제조 방법 |
| US9929174B1 (en) * | 2016-10-28 | 2018-03-27 | Sandisk Technologies Llc | Three-dimensional memory device having non-uniform spacing among memory stack structures and method of making thereof |
| KR102376993B1 (ko) | 2017-07-11 | 2022-03-22 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이의 제조 방법 |
| US10685914B2 (en) | 2017-08-31 | 2020-06-16 | SK Hynix Inc. | Semiconductor device and manufacturing method thereof |
| KR102400100B1 (ko) * | 2017-11-17 | 2022-05-19 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법 |
| KR20190118285A (ko) * | 2018-04-10 | 2019-10-18 | 삼성전자주식회사 | 3차원 반도체 소자 |
| KR102480631B1 (ko) * | 2018-10-01 | 2022-12-26 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102634709B1 (ko) | 2018-10-15 | 2024-02-08 | 에스케이하이닉스 주식회사 | 반도체장치 및 그 제조 방법 |
| JP2020107673A (ja) | 2018-12-26 | 2020-07-09 | キオクシア株式会社 | 半導体記憶装置 |
| JP2020126888A (ja) | 2019-02-01 | 2020-08-20 | キオクシア株式会社 | 半導体記憶装置 |
| JP2020136535A (ja) | 2019-02-21 | 2020-08-31 | キオクシア株式会社 | 半導体記憶装置及び半導体記憶装置の製造方法 |
| KR102650424B1 (ko) | 2019-02-25 | 2024-03-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| KR20200134577A (ko) | 2019-05-22 | 2020-12-02 | 삼성전자주식회사 | 3차원 반도체 메모리 소자 |
| KR20220028916A (ko) * | 2020-08-31 | 2022-03-08 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
-
2021
- 2021-05-06 KR KR1020210058470A patent/KR20220151341A/ko active Search and Examination
- 2021-11-18 US US17/530,220 patent/US11910613B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US11910613B2 (en) | 2024-02-20 |
| US20220359557A1 (en) | 2022-11-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20220189876A1 (en) | Semiconductor memory devices, methods for fabricating the same and electronic systems including the same | |
| KR20220151341A (ko) | 반도체 메모리 장치, 그를 포함하는 전자 시스템 및 그의 제조 방법 | |
| US20230403854A1 (en) | Semiconductor memory devices and electronic systems | |
| US20230147901A1 (en) | Semiconductor memory devices, electronic systems including the same and fabricating methods of the same | |
| EP4355050A1 (en) | Semiconductor memory device, method for fabricating the same and electronic system including the same | |
| US20230146542A1 (en) | Semiconductor memory device, method for fabricating the same and electronic system including the same | |
| US20240064979A1 (en) | Non-volatile memory devices and electronic systems including the same | |
| US20230240072A1 (en) | Non-volatile memory device and electronic system including the same | |
| US20240071907A1 (en) | Semiconductor device and electronic system including the same | |
| US20230114139A1 (en) | Semiconductor memory device, method for fabricating the same and electronic system including the same | |
| KR20220159316A (ko) | 반도체 메모리 장치 | |
| US20230217659A1 (en) | Semiconductor memory device, method for fabricating the same and electronic system including the same | |
| US20240130127A1 (en) | Semiconductor memory devices and electronic systems including the same | |
| KR20240050999A (ko) | 반도체 메모리 장치 및 이를 포함하는 전자 시스템 | |
| KR20220098088A (ko) | 반도체 메모리 장치 및 그 제조 방법 | |
| KR20220087409A (ko) | 반도체 메모리 장치 | |
| KR20230093394A (ko) | 반도체 메모리 장치 및 이를 포함하는 전자 시스템 | |
| KR20240050250A (ko) | 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템 | |
| KR20230133594A (ko) | 반도체 메모리 장치 및 이를 포함하는 전자 시스템 | |
| KR20220050852A (ko) | 비휘발성 메모리 장치 및 이를 포함하는 전자 시스템 | |
| KR20230110869A (ko) | 반도체 메모리 장치 | |
| KR20220103886A (ko) | 반도체 메모리 장치 및 그 제조 방법 | |
| KR20220038615A (ko) | 비휘발성 메모리 장치, 비휘발성 메모리 장치 제조 방법, 및 비휘발성 메모리 장치를 포함하는 전자 시스템 | |
| KR20230148539A (ko) | 비휘발성 메모리 장치, 이의 제조 방법, 및 이를 포함하는 전자 시스템 | |
| KR20230023684A (ko) | 반도체 메모리 장치 및 이를 포함하는 전자 시스템 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination |