KR20220159316A - 반도체 메모리 장치 - Google Patents

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KR20220159316A
KR20220159316A KR1020220152433A KR20220152433A KR20220159316A KR 20220159316 A KR20220159316 A KR 20220159316A KR 1020220152433 A KR1020220152433 A KR 1020220152433A KR 20220152433 A KR20220152433 A KR 20220152433A KR 20220159316 A KR20220159316 A KR 20220159316A
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이선영
백석천
손영환
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삼성전자주식회사
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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는, 셀 기판, 셀 기판 상에 적층되는 복수의 게이트 전극들을 포함하는 몰드 구조체, 셀 기판의 상면과 교차하는 수직 방향으로 연장되어 몰드 구조체를 관통하는 채널 구조체, 제1 방향으로 연장하고, 몰드 구조체를 관통하고 복수의 게이트 전극들을 절단하는 제1 워드라인 절단 라인, 제1 방향과 교차하는 제2 방향으로 연장하고, 복수의 게이트 전극들을 절단하는 제2 워드라인 절단 라인 및 제1 방향으로 연장하고, 제1 워드라인 절단 라인과 제2 방향으로 이격되고, 복수의 게이트 전극들을 절단하는 제3 워드라인 절단 라인을 포함하고, 제1 워드라인 절단 라인은, 제2 워드라인 절단 라인과 교차하고, 제3 워드라인 절단 라인은, 제2 워드라인 절단 라인과 비접촉한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우 그 집적도가 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다.
2차원 또는 평면적 반도체 메모리 장치의 경우 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되므로, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 그러나, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 셀 기판, 셀 기판 상에 적층되는 복수의 게이트 전극들을 포함하는 몰드 구조체, 셀 기판의 상면과 교차하는 수직 방향으로 연장되어 몰드 구조체를 관통하는 채널 구조체, 제1 방향으로 연장하고, 몰드 구조체를 관통하고 복수의 게이트 전극들을 절단하는 제1 워드라인 절단 라인, 제1 방향과 교차하는 제2 방향으로 연장하고, 복수의 게이트 전극들을 절단하는 제2 워드라인 절단 라인 및 제1 방향으로 연장하고, 제1 워드라인 절단 라인과 제2 방향으로 이격되 고, 복수의 게이트 전극들을 절단하는 제3 워드라인 절단 라인을 포함하고, 제1 워드라인 절단 라인은, 제2 워드라인 절단 라인과 교차하고, 제3 워드라인 절단 라인은, 제2 워드라인 절단 라인과 비접촉한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 셀 기판 상에 적층되는 복수의 게이트 전극들을 포함하는 제1 몰드 구조체를 포함하는 제1 셀 영역, 제1 셀 영역과 제1 방향으로 이격되고, 셀 기판 상에 적층되는 복수의 게이트 전극들을 포함하는 제2 몰드 구조체를 포함하는 제2 셀 영역, 제1 셀 영역과 제2 셀 영역 사이에서 제1 방향과 교차하는 제2 방향으로 연장하는 제1 워드라인 절단 라인, 제1 셀 영역과 제1 방향으로 인접하고, 제1 워드라인 절단 라인과 제1 셀 영역을 사이에 두고 반대되게 배치되는 제1 확장 영역, 제2 셀 영역과 제1 방향으로 인접하고, 제1 워드라인 절단 라인과 제2 셀 영역을 사이에 두고 반대되게 배치되는 제2 확장 영역, 제1 셀 영역 및 제1 확장 영역에 걸쳐 제1 방향으로 연장하는 제2 워드라인 절단 라인, 제2 워드라인 절단 라인과 제2 방향으로 이격되고, 제1 셀 영역 및 제1 확장 영역에 걸쳐 제1 방향으로 연장하는 제3 워드라인 절단 라인 및 제2 워드라인 절단 라인 및 제3 워드라인 절단 라인 사이에 배치되고, 제1 셀 영역 및 제1 확장 영역에 걸쳐 제1 방향으로 연장하는 제4 워드라인 절단 라인을 포함하고, 제4 워드라인 절단 라인은 제1 워드라인 절단 라인으로부터 제1 방향으로 이격되고, 제2 워드라인 절단 라인 및 제3 워드라인 절단 라인은 제1 워드라인 절단 라인과 교차한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 블록도이다.
도 2는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 3은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 4는 도 3의 P 부분을 나타낸 확대도이다.
도 5는 도 3의 A-A를 따라 절단한 단면도이다.
도 6은 도 3의 B-B를 따라 절단한 단면도이다.
도 7은 도 3의 C-C를 따라 절단한 단면도이다.
도 8은 도 3의 D-D를 따라 절단한 단면도이다.
도 9는 도 3의 Q 부분을 나타낸 확대도이다.
도 10은 도 9의 E-E를 따라 절단한 단면도이다.
도 11은 도 10의 R1 부분을 나타낸 확대도이다.
도 12는 다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다.
도 13은 도 12의 R1 부분을 나타낸 확대도이다.
도 14는 또다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 15는 또다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 16은 도 15의 P 부분을 나타낸 확대도이다.
도 17은 도 15의 A-A를 따라 절단한 단면도이다.
도 18은 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 블록도이다.
도 19는 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 사시도이다.
도 20은 도 19의 I-I를 따라 절단한 개략적인 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 블록도이다.
도 1을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함한다.
메모리 셀 어레이(20)는 복수의 메모리 셀 블록들(BLK1~BLKn)을 포함할 수 있다. 각각의 메모리 셀 블록들(BLK1~BLKn)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(20)는 비트 라인(BL), 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다. 구체적으로, 메모리 셀 블록들(BLK1~BLKn)은 워드 라인(WL), 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)을 통해 로우 디코더(33)에 연결될 수 있다. 또한, 메모리 셀 블록들(BLK1~BLKn)은 비트 라인(BL)을 통해 페이지 버퍼(35)에 연결될 수 있다.
주변 회로(30)는 반도체 메모리 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(10)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(30)는 제어 로직(37), 로우 디코더(33) 및 페이지 버퍼(35)를 포함할 수 있다. 도시되지 않았으나, 주변 회로(30)는 입출력 회로, 반도체 메모리 장치(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 및 메모리 셀 어레이(20)로부터 독출된 데이터(DATA)의 오류를 정정하기 위한 오류 정정 회로 등 다양한 서브 회로들을 더 포함할 수도 있다.
제어 로직(37)은 로우 디코더(33), 상기 입출력 회로 및 상기 전압 생성 회로에 연결될 수 있다. 제어 로직(37)은 반도체 메모리 장치(10)의 전반적인 동작을 제어할 수 있다. 제어 로직(37)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직(37)은 프로그램(program) 동작 또는 소거(erase) 동작 등의 메모리 동작 수행 시 워드 라인(WL) 및 비트 라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
로우 디코더(33)는 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록들(BLK1~BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록들(BLK1~BLKn)의 적어도 하나의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 선택할 수 있다. 또한, 로우 디코더(33)는 선택된 메모리 셀 블록들(BLK1~BLKn)의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(35)는 비트 라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(35)는 기입 드라이버(writer driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작 수행 시, 페이지 버퍼(35)는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인(BL)에 인가할 수 있다. 한편, 독출 동작 수행 시, 페이지 버퍼(35)는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다.
도 2는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 2를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치의 메모리 셀 어레이(예컨대, 도 1의 20)는 공통 소오스 라인(CSL), 복수의 비트 라인(BL)들 및 복수의 셀 스트링(CSTR)들을 포함한다.
공통 소오스 라인(CSL)은 제1 방향(X)으로 연장될 수 있다. 몇몇 실시예에서, 복수의 공통 소오스 라인(CSL)들은 2차원적으로 배열될 수 있다. 예를 들어, 복수의 공통 소오스 라인(CSL)들은 서로 이격되어 각각 제1 방향(X)으로 연장될 수 있다. 공통 소오스 라인(CSL)들에는 전기적으로 동일한 전압이 인가될 수도 있고, 또는 서로 다른 전압이 인가되어 별개로 제어될 수도 있다.
복수의 비트 라인(BL)들은 2차원적으로 배열될 수 있다. 예를 들어, 비트 라인(BL)들은 서로 이격되어 제1 방향(X)과 교차하는 제2 방향(Y)으로 각각 연장될 수 있다. 각각의 비트 라인(BL)들에는 복수의 셀 스트링(CSTR)들이 병렬로 연결될 수 있다. 셀 스트링(CSTR)들은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 비트 라인(BL)들과 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링(CSTR)들이 배치될 수 있다.
각각의 셀 스트링(CSTR)들은 공통 소오스 라인(CSL)에 접속되는 그라운드 선택 트랜지스터(GST), 비트 라인(BL)에 접속되는 스트링 선택 트랜지스터(SST) 및 그라운드 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 각각의 메모리 셀 트랜지스터들(MCT)은 데이터 저장 소자(data storage element)를 포함할 수 있다. 그라운드 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 그라운드 선택 트랜지스터(GST)들의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 비트 라인(BL) 사이에는 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL11~WL1n, WL21~WL2n) 및 스트링 선택 라인(SSL)이 배치될 수 있다. 그라운드 선택 라인(GSL)은 그라운드 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있고, 워드 라인들(WL11~WL1n, WL21~WL2n)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극으로 사용될 수 있고, 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용될 수 있다.
몇몇 실시예에서, 공통 소오스 라인(CSL)과 그라운드 선택 트랜지스터(GST) 사이에 소거 제어 트랜지스터(ECT)가 배치될 수 있다. 공통 소오스 라인(CSL)은 소거 제어 트랜지스터(ECT)들의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 그라운드 선택 라인(GSL) 사이에는 소거 제어 라인(ECL)이 배치될 수 있다. 소거 제어 라인(ECL)은 소거 제어 트랜지스터(ECT)의 게이트 전극으로 사용될 수 있다. 소거 제어 트랜지스터(ECT)들은 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage)을 발생시켜 상기 메모리 셀 어레이의 소거 동작을 수행할 수 있다.
도 3은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 4는 도 3의 P 부분을 나타낸 확대도이다. 도 5는 도 3의 A-A를 따라 절단한 단면도이다. 도 6은 도 3의 B-B를 따라 절단한 단면도이다. 도 7은 도 3의 C-C를 따라 절단한 단면도이다. 도 8은 도 3의 D-D를 따라 절단한 단면도이다. 도 9는 도 3의 Q 부분을 나타낸 확대도이다. 도 10은 도 9의 E-E를 따라 절단한 단면도이다. 도 11은 도 10의 R1 부분을 나타낸 확대도이다.
도 3 내지 도 11 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함한다.
메모리 셀 영역(CELL)은 셀 기판(100), 절연 기판(101), 몰드 구조체(MS1, MS2), 층간 절연막(140a, 140b), 채널 구조체(CH), 스트링 분리 구조체(SC), 비트 라인(BL), 셀 컨택(162), 소오스 컨택(164), 관통 비아(166), 제1 배선 구조체(180), 제1 워드라인 절단 라인(WLC1), 제2 워드라인 절단 라인(WLC2) 및 제3 워드라인 절단 라인(WLC3)을 포함할 수 있다.
셀 기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 셀 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 혹은 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등을 포함할 수도 있다. 몇몇 실시예에서, 셀 기판(100)은 불순물을 포함할 수 있다. 예를 들어, 셀 기판(100)은 n형 불순물(예컨대, 인(P), 비소(As) 등)을 포함할 수 있다.
셀 기판(100)은 셀 어레이 영역(CAR) 및 확장 영역(EXT)을 포함할 수 있다.
셀 어레이 영역(CAR)에는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(예컨대, 도 1의 20)가 형성될 수 있다. 예를 들어, 셀 어레이 영역(CAR)에는 후술되는 채널 구조체(CH), 비트 라인(BL) 및 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2) 등이 배치될 수 있다. 이하의 설명에서, 상기 메모리 셀 어레이가 배치되는 셀 기판(100)의 표면은 셀 기판(100)의 전면(front side)으로 지칭될 수 있다. 반대로, 셀 기판(100)의 전면과 반대되는 셀 기판(100)의 표면은 셀 기판(100)의 후면(back side)으로 지칭될 수 있다.
확장 영역(EXT)은 셀 어레이 영역(CAR)의 주변에 배치될 수 있다. 확장 영역(EXT)에는 후술되는 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2)이 계단형으로 적층될 수 있다.
몇몇 실시예에서, 셀 기판(100)은 관통 영역(THR)을 더 포함할 수 있다. 관통 영역(THR)은 셀 어레이 영역(CAR) 및 확장 영역(EXT)의 내측에 배치되거나, 셀 어레이 영역(CAR) 및 확장 영역(EXT)의 외측에 배치될 수 있다. 관통 영역(THR)에는 후술되는 관통 비아(166)가 배치될 수 있다.
절연 기판(101)은 확장 영역(EXT)의 셀 기판(100) 내에 형성될 수 있다. 절연 기판(101)은 확장 영역(EXT)의 셀 기판(100) 내에 절연 영역을 형성할 수 있다. 절연 기판(101)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 탄화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 절연 기판(101)은 관통 영역(THR)의 셀 기판(100) 내에 형성될 수도 있다.
절연 기판(101)의 하면은 셀 기판(100)의 하면과 공면 상에 배치되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 절연 기판(101)의 하면은 셀 기판(100)의 하면보다 낮을 수도 있다.
몰드 구조체(MS1, MS2)는 셀 기판(100)의 전면 상에 형성될 수 있다. 몰드 구조체(MS1, MS2)는 셀 기판(100) 상에 적층되는 복수의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2) 및 복수의 몰드 절연막들(110, 115)을 포함할 수 있다. 각각의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2) 및 각각의 몰드 절연막들(110, 115)은 셀 기판(100)의 전면과 평행하게 연장되는 층상 구조일 수 있다. 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2)은 몰드 절연막들(110, 115)에 의해 상호 이격되어 셀 기판(100) 상에 차례로 적층될 수 있다.
몇몇 실시예에서, 몰드 구조체(MS1, MS2)는 셀 기판(100) 상에 차례로 적층되는 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)를 포함할 수 있다.
제1 몰드 구조체(MS1)는 셀 기판(100) 상에 교대로 적층되는 제1 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n) 및 제1 몰드 절연막(110)들을 포함할 수 있다. 몇몇 실시예에서, 제1 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n)은 셀 기판(100) 상에 차례로 적층되는 소거 제어 라인(ECL), 그라운드 선택 라인(GSL1, GSL2) 및 복수의 제1 워드 라인들(WL11~WL1n)을 포함할 수 있다. 그라운드 선택 라인(GSL1, GSL2)은 차례로 적층되는 제1 그라운드 선택 라인(GSL1) 및 제2 그라운드 선택 라인(GSL2)을 포함할 수 있다. 제1 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n)은 2개의 그라운드 선택 라인(GSL1, GSL2)을 포함하는 것만이 도시되었으나 이는 예시적인 것일 뿐이며, 제1 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n)은 3개 이상의 그라운드 선택 라인을 포함할 수도 있음은 물론이다. 다른 몇몇 실시예에서, 소거 제어 라인(ECL)은 생략될 수도 있다.
제2 몰드 구조체(MS2)는 제1 몰드 구조체(MS1) 상에 교대로 적층되는 제2 게이트 전극들(WL21~WL2n, SSL1, SSL2) 및 제2 몰드 절연막(115)들을 포함할 수 있다. 몇몇 실시예에서, 제2 게이트 전극들(WL21~WL2n, SSL1, SSL2)은 제1 몰드 구조체(MS1) 상에 차례로 적층되는 복수의 제2 워드 라인들(WL21~WL2n) 및 스트링 선택 라인(SSL1, SSL2)을 포함할 수 있다. 스트링 선택 라인(SSL1, SSL2)은 차례로 적층되는 제1 스트링 선택 라인(SSL1) 및 제2 스트링 선택 라인(SSL2)을 포함할 수 있다. 제2 게이트 전극들(WL21~WL2n, SSL1, SSL2)은 2개의 스트링 선택 라인(SSL1, SSL2)을 포함하는 것만이 도시되었으나 이는 예시적인 것일 뿐이며, 제2 게이트 전극들(WL21~WL2n, SSL1, SSL2)은 3개 이상의 스트링 선택 라인을 포함할 수도 있음은 물론이다.
게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2)은 각각 도전 물질, 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몰드 절연막들(110, 115)은 각각 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 3 내지 도 8을 참조하면, 제1 워드라인 절단 라인(WLC1), 제2 워드라인 절단 라인(WLC2) 및 제3 워드라인 절단 라인(WLC3)은 각각 몰드 구조체(MS1, MS2)를 절단할 수 있다.
제1 워드라인 절단 라인(WLC1), 제2 워드라인 절단 라인(WLC2) 및 제3 워드라인 절단 라인(WLC3)은 제3 방향(Z)으로 연장할 수 있다. 제1 워드라인 절단 라인(WLC1), 제2 워드라인 절단 라인(WLC2) 및 제3 워드라인 절단 라인(WLC3)은 셀 기판(100)으로부터 제3 방향(Z)으로 연장하여, 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2)을 완전히 절단할 수 있다.
제1 워드라인 절단 라인(WLC1)은 제1 방향(X)으로 연장할 수 있다. 제1 워드라인 절단 라인(WLC1)은 셀 영역(CELL1, CELL2)과 확장 영역(EXT)에 걸쳐 연장할 수 있다. 예를 들어, 제1 워드라인 절단 라인(WLC1)은 제2 셀 영역(CELL2)과 제2 셀 영역(CELL2)에 제1 방향(X)으로 인접하게 배치된 확장 영역(EXT)에 걸쳐 연장할 수 있다. 이 때, 제1 워드라인 절단 라인(WLC1)은 제2 셀 영역(CELL2)의 몰드 구조체(MS1, MS2)를 절단할 수 있다. 즉, 제1 워드라인 절단 라인(WLC1)은 제2 셀 영역(CELL2)의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2)을 완전히 절단할 수 있다. 예를 들어, 제1 워드라인 절단 라인(WLC1)의 사이에 제1 셀 블록(BLK1)과 제2 셀 블록(BLK2)이 배치될 수 있다.
제1 워드라인 절단 라인(WLC1)은 제3 워드라인 절단 라인(WLC3)과 교차할 수 있다. 예를 들어, 제1 워드라인 절단 라인(WLC1)은 제3 워드라인 절단 라인(WLC3)과 수직으로 교차할 수 있다. 제1 워드라인 절단 라인(WLC1)은 제3 워드라인 절단 라인(WLC3)과 접촉할 수 있다.
복수의 제1 워드라인 절단 라인(WLC1)은 각각 제2 방향(Y)으로 이격될 수 있다. 제2 방향(Y)으로 이격되는 복수의 제1 워드라인 절단 라인(WLC1)과 제3 워드라인 절단 라인(WLC3)에 의해 몰드 구조체(MS1, MS2)는 분할될 수 있다.
제2 워드라인 절단 라인(WLC2)은 제1 방향(X)으로 연장할 수 있다. 제2 워드라인 절단 라인(WLC2)은 셀 영역(CELL1, CELL2)과 확장 영역(EXT)에 걸쳐 연장할 수 있다. 예를 들어, 제2 워드라인 절단 라인(WLC2)은 제2 셀 영역(CELL2)과 제2 셀 영역(CELL2)에 제1 방향(X)으로 인접하게 배치된 확장 영역(EXT)에 걸쳐 연장할 수 있다.
복수의 제2 워드라인 절단 라인(WLC2)은 각각 제2 방향(Y)으로 이격될 수 있다. 제2 워드라인 절단 라인(WLC2)은 제1 워드라인 절단 라인(WLC1) 사이에 배치될 수 있다. 제1 워드라인 절단 라인(WLC1) 사이에 하나의 제2 워드라인 절단 라인(WLC2)이 배치될 수 있다. 즉, 제2 방향(Y)에 있어서, 하나의 제1 워드라인 절단 라인(WLC1)과 하나의 제2 워드라인 절단 라인(WLC2)이 교대로 배치될 수 있다.
제1 워드라인 절단 라인(WLC1)과 제2 워드라인 절단 라인(WLC2) 사이에 각각 제1 셀 블록(BLK1)과 제2 셀 블록(BLK2)이 배치될 수 있다. 즉, 제2 워드라인 절단 라인(WLC2)이 제1 워드라인 절단 라인(WLC1) 사이의 몰드 구조체(MS1, MS2)를 제1 셀 블록(BLK1)과 제2 셀 블록(BLK2)으로 분할할 수 있다.
제2 워드라인 절단 라인(WLC2)은 제3 워드라인 절단 라인(WLC3)과 교차하지 않을 수 있다. 예를 들어, 제2 워드라인 절단 라인(WLC2)은 제3 워드라인 절단 라인(WLC3)으로부터 제1 방향(X)으로 이격될 수 있다. 제2 워드라인 절단 라인(WLC2)은 제3 워드라인 절단 라인(WLC3)과 접촉하지 않을 수 있다.
제2 워드라인 절단 라인(WLC2)과 제3 워드라인 절단 라인(WLC3)의 사이에 연결 영역(CR)이 배치될 수 있다. 연결 영역(CR)에 분할되지 않은 몰드 구조체(MS1, MS2)가 배치될 수 있다. 예를 들어, 연결 영역(CR)에서 제1 셀 블록(BLK1)의 몰드 구조체(MS1, MS2)와 제2 셀 블록(BLK2) 몰드 구조체(MS1, MS2)가 연결될 수 있다.
제3 워드라인 절단 라인(WLC3)과 이격된 제2 워드라인 절단 라인(WLC2)이 제1 방향(X)에 있어서 연장하는 길이는 제1 워드라인 절단 라인(WLC1)의 길이보다 작을 수 있다. 다만, 실시예는 이에 한정되지 않는다. 예를 들어, 확장 영역(EXT)에서 제2 워드라인 절단 라인(WLC2)이 제1 워드라인 절단 라인(WLC1)보다 더 연장함으로써 제1 방향(X)에 있어서 제2 워드라인 절단 라인(WLC2)의 길이가 제1 워드라인 절단 라인(WLC1)의 길이보다 클 수 있다.
제3 워드라인 절단 라인(WLC3)은 제2 방향(Y)으로 연장할 수 있다. 제3 워드라인 절단 라인(WLC3)은 제1 셀 영역(CELL1)과 제2 셀 영역(CELL2) 사이에 배치될 수 있다. 제3 워드라인 절단 라인(WLC3)은 제1 셀 영역(CELL1)과 제2 셀 영역(CELL2)을 분리할 수 있다. 제3 워드라인 절단 라인(WLC3)은 제1 워드라인 절단 라인(WLC1)과 교차할 수 있다. 제3 워드라인 절단 라인(WLC3)은 제2 워드라인 절단 라인(WLC2)과 교차하지 않을 수 있다.
확장 영역(EXT)에서 제1 워드라인 절단 라인(WLC1)과 제2 워드라인 절단 라인(WLC2) 사이에 각각 셀 컨택(162)이 배치될 수 있다. 즉, 제1 셀 블록(BLK1)의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2)과 접속되는 셀 컨택(162)과 제2 셀 블록(BLK2)의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2)과 접속되는 셀 컨택(162)이 제2 워드라인 절단 라인(WLC2)에 의해 분리될 수 있다.
스트링 분리 구조체(SC)는 제1 방향(X)으로 연장되어 스트링 선택 라인(SSL1, SSL2)을 절단할 수 있다. 예를 들어, 도 7을 참조하면, 제1 셀 블록(BLK1) 내에 형성되는 스트링 분리 구조체(SC)는 스트링 선택 라인(SSL1, SSL2)을 분할할 수 있다. 이에 따라, 제1 워드라인 절단 라인(WLC1)과 스트링 분리 구조체(SC) 사이의 제1 스트링 선택 라인(SSL1)과, 스트링 분리 구조체(SC)와 제2 워드라인 절단 라인(WLC2) 사이의 제1 스트링 선택 라인(SSL1)은 분리되어 별개로 제어될 수 있다.
스트링 분리 구조체(SC)는 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
스트링 분리 구조체(SC)는 제1 워드라인 절단 라인(WLC1)과 제2 워드라인 절단 라인(WLC2) 사이에 배치될 수 있다. 다만 실시예는 이에 한정되지 않는다. 제1 워드라인 절단 라인(WLC1)과 제2 워드라인 절단 라인(WLC2) 사이에 스트링 분리 구조체(SC)가 배치되지 않을 수 있다.
몇몇 실시예에서, 관통 영역(THR)의 몰드 구조체(MS1, MS2)는 셀 기판(100) 및/또는 절연 기판(101) 상에 교대로 적층되는 복수의 몰드 희생막들(112, 117) 및 복수의 몰드 절연막들(110, 115)을 포함할 수 있다. 각각의 몰드 희생막들(112, 117) 및 각각의 몰드 절연막들(110, 115)은 셀 기판(100)의 상면과 평행하게 연장되는 층상 구조일 수 있다. 몰드 희생막들(112, 117)은 몰드 절연막들(110, 115)에 의해 상호 이격되어 셀 기판(100) 상에 차례로 적층될 수 있다.
몇몇 실시예에서, 관통 영역(THR)의 제1 몰드 구조체(MS1)는 셀 기판(100) 상에 교대로 적층되는 제1 몰드 희생막(112)들 및 제1 몰드 절연막(110)들을 포함할 수 있고, 관통 영역(THR)의 제2 몰드 구조체(MS2)는 제1 몰드 구조체(MS1) 상에 교대로 적층되는 제2 몰드 희생막(117)들 및 제2 몰드 절연막(115)들을 포함할 수 있다.
몰드 희생막들(112, 117)은 각각 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 몰드 희생막들(112, 117)은 몰드 절연막들(110, 115)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 일례로, 몰드 절연막들(110, 115)은 실리콘 산화물을 포함할 수 있고, 몰드 희생막들(112, 117)은 실리콘 질화물을 포함할 수 있다.
층간 절연막(140a, 140b)은 셀 기판(100) 상에 형성되어 몰드 구조체(MS1, MS2)를 덮을 수 있다. 몇몇 실시예에서, 층간 절연막(140a, 140b)은 셀 기판(100) 상에 차례로 적층되는 제1 층간 절연막(140a) 및 제2 층간 절연막(140b)을 포함할 수 있다. 제1 층간 절연막(140a)은 제1 몰드 구조체(MS1)를 덮을 수 있고, 제2 층간 절연막(140b)은 제2 몰드 구조체(MS2)를 덮을 수 있다. 층간 절연막(140a, 140b)은 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
채널 구조체(CH)는 셀 어레이 영역(CAR)의 몰드 구조체(MS1, MS2) 내에 형성될 수 있다. 채널 구조체(CH)는 셀 기판(100)의 상면과 교차하는 수직 방향(이하, 제3 방향(Z))으로 연장되어 몰드 구조체(MS1, MS2)를 관통할 수 있다. 예를 들어, 채널 구조체(CH)는 제3 방향(Z)으로 연장되는 필러(pillar) 모양(예컨대, 원기둥 모양)일 수 있다. 이에 따라, 채널 구조체(CH)는 각각의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2)과 교차할 수 있다. 몇몇 실시예에서, 채널 구조체(CH)는 제1 몰드 구조체(MS1)와 제2 몰드 구조체(MS2) 사이에서 절곡부를 가질 수 있다.
도 10 및 도 11에 도시된 것처럼, 채널 구조체(CH)는 반도체 패턴(130) 및 정보 저장막(132)을 포함할 수 있다.
반도체 패턴(130)은 제3 방향(Z)으로 연장되어 몰드 구조체(MS1, MS2)를 관통할 수 있다. 반도체 패턴(130)은 컵(cup) 형상인 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 반도체 패턴(130)은 원통 형상, 사각통 형상, 속이 찬 필러 형상 등 다양한 형상을 가질 수도 있다. 반도체 패턴(130)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
정보 저장막(132)은 반도체 패턴(130)과 각각의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2) 사이에 개재될 수 있다. 예를 들어, 정보 저장막(132)은 반도체 패턴(130)의 외측면을 따라 연장될 수 있다. 정보 저장막(132)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 디스프로슘 스칸듐 산화물(dysprosium scandium oxide) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 정보 저장막(132)은 다중막으로 형성될 수 있다. 예를 들어, 도 11에 도시된 것처럼, 정보 저장막(132)은 반도체 패턴(130)의 외측면 상에 차례로 적층되는 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)을 포함할 수 있다.
터널 절연막(132a)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예컨대, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장막(132b)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(132c)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예컨대, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다.
몇몇 실시예에서, 채널 구조체(CH)는 충진 패턴(134)을 더 포함할 수 있다. 충진 패턴(134)은 컵 형상인 반도체 패턴(130)의 내부를 채우도록 형성될 수 있다. 충진 패턴(134)은 절연 물질, 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 채널 구조체(CH)는 채널 패드(136)를 더 포함할 수 있다. 채널 패드(136)는 반도체 패턴(130)의 상부와 접속되도록 형성될 수 있다. 채널 패드(136)는 예를 들어, 불순물이 도핑된 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 채널 구조체(CH)들은 지그재그(zigzag) 형태로 배열될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 복수의 채널 구조체(CH)들은 셀 기판(100)의 상면과 평행한 제1 방향(X) 및 제2 방향(Y)에서 서로 엇갈리게 배열될 수 있다. 지그재그 형태로 배열된 복수의 채널 구조체(CH)들은 반도체 메모리 장치의 집적도를 보다 향상시킬 수 있다. 몇몇 실시예에서, 복수의 채널 구조체(CH)들은 벌집(honeycomb) 형태로 배열될 수 있다.
몇몇 실시예에서, 확장 영역(EXT)의 몰드 구조체(MS1, MS2) 내에 더미 채널 구조체(DCH)가 형성될 수 있다. 더미 채널 구조체(DCH)는 채널 구조체(CH)와 유사한 형상으로 형성되어 확장 영역(EXT)에서 몰드 구조체(MS1, MS2)에 인가되는 스트레스를 경감할 수 있다.
몇몇 실시예에서, 셀 기판(100) 상에 제1 소오스 구조체(102, 104)가 형성될 수 있다. 제1 소오스 구조체(102, 104)는 셀 기판(100)과 몰드 구조체(MS1, MS2) 사이에 개재될 수 있다. 예를 들어, 제1 소오스 구조체(102, 104)는 셀 기판(100)의 상면을 따라 연장될 수 있다. 제1 소오스 구조체(102, 104)는 채널 구조체(CH)의 반도체 패턴(130)과 접속되도록 형성될 수 있다. 예를 들어, 도 10에 도시된 것처럼, 제1 소오스 구조체(102, 104)는 정보 저장막(132)을 관통하여 반도체 패턴(130)과 접촉할 수 있다. 이러한 제1 소오스 구조체(102, 104)는 반도체 메모리 장치의 공통 소오스 라인(예컨대, 도 2의 CSL)으로 제공될 수 있다. 제1 소오스 구조체(102, 104)는 예를 들어, 불순물이 도핑된 폴리 실리콘 또는 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 채널 구조체(CH)는 제1 소오스 구조체(102, 104)를 관통할 수 있다. 예를 들어, 채널 구조체(CH)의 하부는 제1 소오스 구조체(102, 104)를 관통하여 셀 기판(100) 내에 배치될 수 있다.
몇몇 실시예에서, 제1 소오스 구조체(102, 104)는 다중막으로 형성될 수 있다. 예를 들어, 제1 소오스 구조체(102, 104)는 셀 기판(100) 상에 차례로 적층되는 제1 소오스층(102) 및 제2 소오스층(104)을 포함할 수 있다. 제1 소오스층(102) 및 제2 소오스층(104)은 각각 불순물이 도핑된 폴리 실리콘 또는 불순물이 도핑되지 않은 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 소오스층(102)은 반도체 패턴(130)과 접촉하여 반도체 메모리 장치의 공통 소오스 라인(예컨대, 도 2의 CSL)으로 제공될 수 있다. 제2 소오스층(104)은 제1 소오스층(102)을 형성하기 위한 대체(replacement) 공정에서 몰드 스택의 무너짐 또는 쓰러짐을 방지하기 위한 지지층으로 이용될 수 있다.
도시되지 않았으나, 셀 기판(100)과 제1 소오스 구조체(102, 104) 사이에 베이스 절연막이 개재될 수도 있다. 상기 베이스 절연막은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 소오스 구조체(102, 104)는 절연 기판(101)이 형성되는 확장 영역(EXT) 내에 형성되지 않을 수 있다. 절연 기판(101)의 상면은 제1 소오스 구조체(102, 104)의 상면과 공면 상에 배치되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 절연 기판(101)의 상면은 제1 소오스 구조체(102, 104)의 상면보다 높을 수도 있다.
몇몇 실시예에서, 셀 기판(100)의 일부 상에 소오스 희생막(103)이 형성될 수 있다. 예를 들어, 소오스 희생막(103)은 확장 영역(EXT)의 셀 기판(100)의 일부 상에 형성될 수 있다. 소오스 희생막(103)은 몰드 절연막들(110, 115)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 일례로, 몰드 절연막들(110, 115)은 실리콘 산화물을 포함할 수 있고, 소오스 희생막(103)은 실리콘 질화물을 포함할 수 있다. 소오스 희생막(103)은 제1 소오스 구조체(102, 104)의 제조 과정에서 그 일부가 제1 소오스층(102)으로 대체(replacement)된 후 잔존하는 층일 수 있다.
비트 라인(BL)은 몰드 구조체(MS1, MS2) 상에 형성될 수 있다. 비트 라인(BL)은 제2 방향(Y)으로 연장되어 블록 분리 영역(WCf)과 교차할 수 있다. 또한, 비트 라인(BL)은 제2 방향(Y)으로 연장되어 제2 방향(Y)을 따라 배열되는 복수의 채널 구조체(CH)들과 접속될 수 있다. 예를 들어, 제2 층간 절연막(140b) 내에 각각의 채널 구조체(CH)들의 상부와 접속되는 비트 라인 컨택(182)이 형성될 수 있다. 비트 라인(BL)은 비트 라인 컨택(182)을 통해 채널 구조체(CH)들과 전기적으로 연결될 수 있다.
셀 컨택(162)은 각각의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2)과 접속될 수 있다. 예를 들어, 셀 컨택(162)은 층간 절연막(140a, 140b) 내에서 제3 방향(Z)으로 연장되어 각각의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2)과 접속될 수 있다. 몇몇 실시예에서, 셀 컨택(162)은 제1 몰드 구조체(MS1)와 제2 몰드 구조체(MS2) 사이에서 절곡부를 가질 수 있다.
소오스 컨택(164)은 제1 소오스 구조체(102, 104)와 접속될 수 있다. 예를 들어, 소오스 컨택(164)은 층간 절연막(140a, 140b) 내에서 제3 방향(Z)으로 연장되어 셀 기판(100)과 접속될 수 있다. 몇몇 실시예에서, 소오스 컨택(164)은 제1 몰드 구조체(MS1)와 제2 몰드 구조체(MS2) 사이에서 절곡부를 가질 수 있다.
관통 비아(166)는 관통 영역(THR) 내에 배치될 수 있다. 예를 들어, 관통 비아(166)는 관통 영역(THR)의 몰드 구조체(MS1, MS2) 내에서 제3 방향(Z)으로 연장될 수 있다. 몇몇 실시예에서, 관통 비아(166)는 제1 몰드 구조체(MS1)와 제2 몰드 구조체(MS2) 사이에서 절곡부를 가질 수 있다. 관통 비아(166)는 몰드 구조체(MS1, MS2)를 관통하는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 관통 비아(166)는 몰드 구조체(MS1, MS2) 외측에 배치되어 몰드 구조체(MS1, MS2)를 관통하지 않을 수도 있다.
셀 컨택(162), 소오스 컨택(164) 및 관통 비아(166)는 각각 층간 절연막(140a, 140b) 상의 제1 배선 구조체(180)와 접속될 수 있다. 예를 들어, 제2 층간 절연막(140b) 상에 제1 배선간 절연막(142)이 형성될 수 있다. 제1 배선 구조체(180)는 제1 배선간 절연막(142) 내에 형성될 수 있다. 셀 컨택(162), 소오스 컨택(164) 및 관통 비아(166)은 각각 컨택 비아(184)에 의해 제1 배선 구조체(180)와 연결될 수 있다. 구체적으로 도시되지 않았으나, 제1 배선 구조체(180)는 비트 라인(BL)과 연결될 수도 있다.
주변 회로 영역(PERI)은 주변 회로 기판(200), 주변 회로 소자(PT) 및 제2 배선 구조체(260)를 포함할 수 있다.
주변 회로 기판(200)은 셀 기판(100) 아래에 배치될 수 있다. 예를 들어, 주변 회로 기판(200)의 상면은 셀 기판(100)의 하면과 대향할 수 있다. 주변 회로 기판(200)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 주변 회로 기판(200)은 실리콘-온-인슐레이터(SOI; Silicon-On-Insulator) 기판 혹은 게르마늄-온-인슐레이터(GOI; Germanium-On-Insulator) 기판 등을 포함할 수도 있다.
주변 회로 소자(PT)는 주변 회로 기판(200) 상에 형성될 수 있다. 주변 회로 소자(PT)는 반도체 메모리 장치의 동작을 제어하는 주변 회로(예컨대, 도 1의 30)를 구성할 수 있다. 예를 들어, 주변 회로 소자(PT)는 제어 로직(예컨대, 도 1의 37), 로우 디코더(예컨대, 도 1의 33) 및 페이지 버퍼(예컨대, 도 1의 35) 등을 포함할 수 있다. 이하의 설명에서, 주변 회로 소자(PT)가 배치되는 주변 회로 기판(200)의 표면은 주변 회로 기판(200)의 전면(front side)으로 지칭될 수 있다. 반대로, 주변 회로 기판(200)의 전면과 반대되는 주변 회로 기판(200)의 표면은 주변 회로 기판(200)의 후면(back side)으로 지칭될 수 있다.
주변 회로 소자(PT)는 예를 들어, 트랜지스터를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 주변 회로 소자(PT)는 트랜지스터 등의 다양한 능동 소자(active element)뿐만 아니라, 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등의 다양한 수동 소자(passive element)를 포함할 수도 있다.
몇몇 실시예에서, 셀 기판(100)의 후면은 주변 회로 기판(200)의 전면과 대향할 수 있다. 예를 들어, 주변 회로 기판(200)의 전면 상에 주변 회로 소자(PT)를 덮는 제2 배선간 절연막(240)이 형성될 수 있다. 셀 기판(100) 및/또는 절연 기판(101)은 제2 배선간 절연막(240)의 상면 상에 적층될 수 있다.
제1 배선 구조체(180)는 관통 비아(166)를 통해 주변 회로 소자(PT)와 접속될 수 있다. 예를 들어, 제2 배선간 절연막(240) 내에 주변 회로 소자(PT)와 접속되는 제2 배선 구조체(260)가 형성될 수 있다. 관통 비아(166)는 제3 방향(Z)으로 연장되어 제1 배선 구조체(180)와 제2 배선 구조체(260)를 연결할 수 있다. 이를 통해, 비트 라인(BL), 각각의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2) 및/또는 제1 소오스 구조체(102, 104)는 주변 회로 소자(PT)와 전기적으로 연결될 수 있다.
몇몇 실시예에서, 관통 비아(166)는 절연 기판(101)을 관통하여 제1 배선 구조체(180)와 제2 배선 구조체(260)를 연결할 수 있다. 이를 통해, 관통 비아(166)는 셀 기판(100)과 전기적으로 분리될 수 있다.
도 12는 다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다. 도 13은 도 12의 R1 부분을 나타낸 확대도이다. 설명의 편의를 위해 도 3 내지 도 11을 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 12 및 도 13을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 제2 소오스 구조체(106)를 포함한다.
제2 소오스 구조체(106)는 셀 기판(100) 상에 형성될 수 있다. 제2 소오스 구조체(106)의 하부는 셀 기판(100) 내에 배치되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 제2 소오스 구조체(106)는 채널 구조체(CH)의 반도체 패턴(130)과 접속될 수 있다. 예를 들어, 반도체 패턴(130)은 정보 저장막(132)을 관통하여 제2 소오스 구조체(106)의 상면과 접촉할 수 있다. 제2 소오스 구조체(106)는 예를 들어, 셀 기판(100)으로부터 선택적 에피 성장(Selective Epitaxial Growth) 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 소오스 구조체(106)의 상면은 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2) 중 일부와 교차할 수 있다. 일례로, 제2 소오스 구조체(106)의 상면은 소거 제어 라인(ECL)의 상면보다 높게 형성될 수 있다. 이러한 경우에, 제2 소오스 구조체(106)와 교차하는 게이트 전극(예컨대, 소거 제어 라인(ECL))과 제2 소오스 구조체(106) 사이에 게이트 절연막(110S)이 개재될 수 있다.
도 14는 또다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다. 설명의 편의를 위해 도 3 내지 도 11을 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 14를 참조하면, 제1 워드라인 절단 라인(WLC1) 사이에 복수의 제2 워드라인 절단 라인(WLC2)이 배치될 수 있다. 예를 들어, 제2 방향(Y)에 있어서 인접한 2개의 제1 워드라인 절단 라인(WLC1) 사이에 2개의 제2 워드라인 절단 라인(WLC2)이 배치될 수 있다.
제2 방향(Y)에 있어서 인접한 2개의 제1 워드라인 절단 라인(WLC1) 사이에 2개의 연결 영역(CR)이 배치될 수 있다. 이에 따라, 복수의 셀 블록이 연결될 수 있다. 예를 들어, 제1 워드라인 절단 라인(WLC1)과 제2 워드라인 절단 라인(WLC2) 사이의 제1 셀 블록(BLK1)의 몰드 구조체(도 6의 MS1, MS2)와, 인접한 2개의 제2 워드라인 절단 라인(WLC2) 사이의 제2 셀 블록(BLK2)의 몰드 구조체(도 6의 MS1, MS2)와, 제2 워드라인 절단 라인(WLC2)과 제1 워드라인 절단 라인(WLC1) 사이의 제3 셀 블록(BLK3)의 몰드 구조체(도 6의 MS1, MS2)가 연결 영역(CR)을 통해 서로 연결될 수 있다.
도 14에서는 인접한 2개의 제1 워드라인 절단 라인(WLC1) 사이에 2개의 제2 워드라인 절단 라인(WLC2)이 배치되는 것으로 도시하였으나, 실시예는 이에 제한되지 않는다. 예를 들어, 인접한 2개의 제1 워드라인 절단 라인(WLC1) 사이에 3개 이상의 제2 워드라인 절단 라인(WLC2)이 배치될 수 있다.
도 15는 또다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 16은 도 15의 P 부분을 나타낸 확대도이다. 도 17은 도 15의 A-A를 따라 절단한 단면도이다. 설명의 편의를 위해 도 3 내지 도 14를 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 15 내지 도 17을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 제4 워드라인 절단 라인(WLC4)을 포함할 수 있다.
제4 워드라인 절단 라인(WLC4)은 제2 워드라인 절단 라인(WLC2)과 제3 워드라인 절단 라인(WLC3) 사이에 배치될 수 있다. 제4 워드라인 절단 라인(WLC4)은 제2 워드라인 절단 라인(WLC2)과 제1 방향(X)으로 이격될 수 있다. 제4 워드라인 절단 라인(WLC4)은 제1 방향(X)으로 연장할 수 있다. 제4 워드라인 절단 라인(WLC4)은 제3 워드라인 절단 라인(WLC3)과 교차할 수 있다.
제4 워드라인 절단 라인(WLC4)과 제2 워드라인 절단 라인(WLC2) 사이에 연결 영역(CR)이 배치될 수 있다. 연결 영역(CR)은 제3 워드라인 절단 라인(WLC3)과 인접하지 않을 수 있다. 즉, 연결 영역(CR)은 제4 워드라인 절단 라인(WLC4)을 사이에 두고 제3 워드라인 절단 라인(WLC3)과 이격될 수 있다.
하나의 제1 워드라인 절단 라인(WLC1)과 제2 워드라인 절단 라인(WLC2) 사이의 제1 셀 블록(BLK1)과 제2 워드라인 절단 라인(WLC2)과 또다른 제1 워드라인 절단 라인(WLC1) 사이의 제2 셀 블록(BLK2)은 제4 워드라인 절단 라인(WLC4)과 제2 워드라인 절단 라인(WLC2) 사이의 연결 영역(CR)을 통해 연결될 수 있다.
도 15 내지 도 17에서는 제4 워드라인 절단 라인(WLC4)이 제1 방향(X)으로 연장하는 길이가 제2 워드라인 절단 라인(WLC2)이 제1 방향(X)으로 연장하는 길이보다 짧은 것으로 도시하였으나, 실시예는 이에 제한되지 않는다. 예를 들어, 제4 워드라인 절단 라인(WLC4)이 제1 방향(X)으로 연장하는 길이는 제2 워드라인 절단 라인(WLC2)이 제1 방향(X)으로 연장하는 길이보다 클 수 있다. 이와 같은 경우, 연결 영역(CR)은 제3 워드라인 절단 라인(WLC3)으로부터 더 이격될 수 있다.
도 18은 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 블록도이다. 도 19는 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 사시도이다. 도 20은 도 19의 I-I를 따라 절단한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 17을 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 18을 참조하면, 몇몇 실시예에 따른 전자 시스템(1000)은 반도체 메모리 장치(1100) 및 반도체 메모리 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 메모리 장치(1100)들을 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 메모리 장치(1100)들을 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 메모리 장치(1100)는 비휘발성 메모리 장치(예를 들어, NAND 플래쉬 메모리 장치)일 수 있으며, 예를 들어, 도 1 내지 도 17을 이용하여 상술한 반도체 메모리 장치일 수 있다. 반도체 메모리 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다.
제1 구조물(1100F)은 디코더 회로(1110; 예컨대, 도 1의 로우 디코더(33)), 페이지 버퍼(1120; 예컨대, 도 1의 페이지 버퍼(35)) 및 로직 회로(1130; 예컨대, 도 1의 제어 로직(37))를 포함하는 주변 회로 구조물일 수 있다.
제2 구조물(1100S)은 도 2를 이용하여 상술한 공통 소오스 라인(CSL), 복수의 비트 라인(BL)들 및 복수의 셀 스트링(CSTR)들을 포함할 수 있다. 셀 스트링(CSTR)들은 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 통해 디코더 회로(1110)에 연결될 수 있다. 또한, 셀 스트링(CSTR)들은 비트 라인(BL)들을 통해 페이지 버퍼(1120)에 연결될 수 있다.
몇몇 실시예에서, 공통 소오스 라인(CSL) 및 셀 스트링(CSTR)들은, 제1 구조물(1100F)로부터 제2 구조물(1100S)까지 연장되는 제1 연결 배선(1115)들을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 제1 연결 배선(1115)은 도 1 내지 도 13을 이용하여 상술한 관통 비아(166)에 대응될 수 있다. 즉, 관통 비아(166)는 각각의 게이트 전극들(ECL, GSL, WL, SSL)과 디코더 회로(1110; 예컨대, 도 1의 로우 디코더(33))를 전기적으로 연결할 수 있다.
몇몇 실시예에서, 비트 라인(BL)들은 제1 구조물(1100F)로부터 제2 구조물(1100S)까지 연장되는 제2 연결 배선(1125)들을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다. 제2 연결 배선(1125)은 도 1 내지 도 13을 이용하여 상술한 관통 비아(166)에 대응될 수 있다. 즉, 관통 비아(166)는 비트 라인(BL)들과 페이지 버퍼(1120; 예컨대, 도 1의 페이지 버퍼(35))를 전기적으로 연결할 수 있다.
반도체 메모리 장치(1100)는 로직 회로(1130; 예컨대, 도 1의 제어 로직(37))와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220) 및 호스트 인터페이스(1230)를 포함할 수 있다. 몇몇 실시예에서, 전자 시스템(1000)은 복수의 반도체 메모리 장치(1100)들을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 메모리 장치(1100)들을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 메모리 장치(1100)에 액세스할 수 있다. NAND 컨트롤러(1220)는 반도체 메모리 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 메모리 장치(1100)를 제어하기 위한 제어 명령, 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 메모리 장치(1100)를 제어할 수 있다.
도 19 및 도 20을 참조하면, 몇몇 실시예에 따른 전자 시스템은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 메인 컨트롤러(2002), 하나 이상의 반도체 패키지(2003) 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 메인 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 몇몇 실시예에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 몇몇 실시예에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 메인 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
메인 컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 메인 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)를 포함할 수 있다. 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)는 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)는 각각, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄 회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 18의 입출력 패드(1101)에 해당할 수 있다.
몇몇 실시예에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 몇몇 실시예에서, 각각의 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
몇몇 실시예에서, 메인 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 몇몇 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 메인 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 메인 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
몇몇 실시예에서, 패키지 기판(2100)은 인쇄 회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 19와 같이 전자 시스템(2000)의 메인 기판(2001)의 배선 패턴들(2005)에 연결될 수 있다.
몇몇 실시예에 따른 전자 시스템에서, 반도체 칩들(2200) 각각은 도 1 내지 도 17을 이용하여 상술한 반도체 메모리 장치를 포함할 수 있다. 예를 들어, 반도체 칩들(2200) 각각은 주변 회로 영역(PERI) 및 주변 회로 영역(PERI) 상에 적층되는 메모리 셀 영역(CELL)을 포함할 수 있다. 예시적으로, 주변 회로 영역(PERI)은 도 3 내지 10을 이용하여 상술한 주변 회로 기판(200) 및 제2 배선 구조체(260)를 포함할 수 있다. 또한, 예시적으로, 메모리 셀 영역(CELL)은 도 3 내지 도 11을 이용하여 상술한 셀 기판(100), 몰드 구조체(MS1, MS2), 채널 구조체(CH), 제1 워드라인 절단 라인(WLC1), 제2 워드라인 절단 라인(WLC2), 제3 워드라인 절단 라인(WLC3) 및 비트 라인(BL)을 포함할 수 있다. 메모리 셀 영역(CELL)은 연결 영역(CR)을 통해 연결되는 몰드 구조체(MS1, MS2)를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 셀 기판 101: 절연 기판
102: 제1 소오스층 103: 소오스 희생막
104: 제2 소오스층 110, 115: 몰드 절연막
112, 117: 몰드 희생막 130: 반도체 패턴
132: 정보 저장막 140a, 140b: 층간 절연막
142: 제1 배선간 절연막 162: 셀 컨택
164: 소오스 컨택 166: 관통 비아
180: 제1 배선 구조체 200: 주변 회로 기판
240: 제2 배선간 절연막 260: 제2 배선 구조체
BL: 비트 라인 CAR: 셀 어레이 영역
CELL: 메모리 셀 영역 CH: 채널 구조체
ECL: 소거 제어 라인 EXT: 확장 영역
MS1, MS2: 몰드 구조체 PERI: 주변 회로 영역
SC: 스트링 분리 구조체 SSL1, SSL2: 스트링 선택 라인
THR: 관통 영역 WL11~WL1n: 제1 워드 라인들
WL21~WL2n: 제2 워드 라인들
WLC1: 제1 워드라인 절단 라인 WLC2: 제2 워드라인 절단 라인
WLC3: 제3 워드라인 절단 라인 WLC4: 제4 워드라인 절단 라인

Claims (10)

  1. 셀 기판;
    상기 셀 기판 상에 적층되는 복수의 게이트 전극들을 포함하는 몰드 구조체;
    상기 셀 기판의 상면과 교차하는 수직 방향으로 연장되어 상기 몰드 구조체를 관통하는 채널 구조체;
    제1 방향으로 연장하고, 상기 몰드 구조체를 관통하고 상기 복수의 게이트 전극들을 절단하는 제1 워드라인 절단 라인;
    상기 제1 방향과 교차하는 제2 방향으로 연장하고, 상기 복수의 게이트 전극들을 절단하는 제2 워드라인 절단 라인; 및
    상기 제1 방향으로 연장하고, 상기 제1 워드라인 절단 라인과 상기 제2 방향으로 이격되고, 상기 복수의 게이트 전극들을 절단하는 제3 워드라인 절단 라인을 포함하고,
    상기 제1 워드라인 절단 라인은, 상기 제2 워드라인 절단 라인과 교차하고,
    상기 제3 워드라인 절단 라인은, 상기 제2 워드라인 절단 라인과 비접촉하는, 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제3 워드라인 절단 라인은, 상기 제2 워드라인 절단 라인과 상기 제1 방향으로 이격되는, 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 복수의 게이트 전극들 중 일부를 절단하는 스트링 분리 라인을 더 포함하고,
    상기 복수의 게이트 전극은, 복수의 워드라인들 및 스트링 선택 라인을 포함하고,
    상기 스트링 분리 라인은 상기 스트링 선택 라인을 절단하고,
    상기 스트링 분리 라인은 상기 제1 워드라인 절단 라인과 상기 제3 워드라인 절단 라인 사이에 배치되는, 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 제1 워드라인 절단 라인과 상기 제2 방향으로 이격되고, 상기 제1 방향으로 연장하는 제4 워드라인 절단 라인을 더 포함하고,
    상기 제4 워드라인 절단 라인은 상기 제2 워드라인 절단 라인과 교차하고,
    상기 제3 워드라인 절단 라인은 상기 제1 워드라인 절단 라인과 상기 제4 워드라인 절단 라인 사이에 배치되는, 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 제3 워드라인 절단 라인은,
    상기 제1 워드라인 절단 라인과 상기 제4 워드라인 절단 라인 사이에서 복수개 배치되는, 반도체 메모리 장치.
  6. 제 1항에 있어서,
    상기 제2 워드라인 절단 라인은,
    상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 상기 몰드 구조체를 관통하고, 상기 셀 기판과 접촉하는, 반도체 메모리 장치.
  7. 제 1항에 있어서,
    상기 제1 방향으로 연장하고, 상기 제3 워드라인 절단 라인과 상기 제1 방향으로 이격되고, 상기 제2 워드라인 절단 라인과 교차하는 제4 워드라인 절단 라인을 더 포함하고,
    상기 제3 워드라인 절단 라인과 상기 제4 워드라인 절단 라인 사이에 상기 몰드 구조체가 배치되는, 반도체 메모리 장치.
  8. 제 1항에 있어서,
    상기 제1 방향에 있어서, 상기 제3 워드라인 절단 라인의 길이는 상기 제1 워드라인 절단 라인의 길이보다 작은, 반도체 메모리 장치.
  9. 셀 기판 상에 적층되는 복수의 게이트 전극들을 포함하는 제1 몰드 구조체를 포함하는 제1 셀 영역;
    상기 제1 셀 영역과 제1 방향으로 이격되고, 상기 셀 기판 상에 적층되는 복수의 게이트 전극들을 포함하는 제2 몰드 구조체를 포함하는 제2 셀 영역;
    상기 제1 셀 영역과 상기 제2 셀 영역 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 워드라인 절단 라인;
    상기 제1 셀 영역과 상기 제1 방향으로 인접하고, 상기 제1 워드라인 절단 라인과 상기 제1 셀 영역을 사이에 두고 반대되게 배치되는 제1 확장 영역;
    상기 제2 셀 영역과 상기 제1 방향으로 인접하고, 상기 제1 워드라인 절단 라인과 상기 제2 셀 영역을 사이에 두고 반대되게 배치되는 제2 확장 영역;
    상기 제1 셀 영역 및 상기 제1 확장 영역에 걸쳐 상기 제1 방향으로 연장하는 제2 워드라인 절단 라인;
    상기 제2 워드라인 절단 라인과 상기 제2 방향으로 이격되고, 상기 제1 셀 영역 및 상기 제1 확장 영역에 걸쳐 상기 제1 방향으로 연장하는 제3 워드라인 절단 라인; 및
    상기 제2 워드라인 절단 라인 및 상기 제3 워드라인 절단 라인 사이에 배치되고, 상기 제1 셀 영역 및 상기 제1 확장 영역에 걸쳐 상기 제1 방향으로 연장하는 제4 워드라인 절단 라인을 포함하고,
    상기 제4 워드라인 절단 라인은 상기 제1 워드라인 절단 라인으로부터 상기 제1 방향으로 이격되고,
    상기 제2 워드라인 절단 라인 및 상기 제3 워드라인 절단 라인은 상기 제1 워드라인 절단 라인과 교차하는, 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 제1 확장 영역에서 상기 셀 기판에 수직하는 방향으로 연장하고, 상기 제1 몰드 구조체의 복수의 게이트 전극들과 연결되는 제1 셀 컨택을 더 포함하고,
    상기 제1 셀 컨택은,
    상기 제2 워드라인 절단 라인과 상기 제4 워드라인 절단 라인 사이에 배치되는 제1 컨택과,
    상기 제3 워드라인 절단 라인과 상기 제4 워드라인 절단 라인 사이에 배치되는 제2 컨택을 포함하는, 반도체 메모리 장치.
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