KR20200106785A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 제1 적층물; 제2 적층물; 상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 제1 방향으로 확장된 슬릿 절연막; 상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 상기 슬릿 절연막의 내부로 돌출된 제1 돌출부를 포함하는 도전성 플러그; 및 상기 도전성 플러그의 측벽을 감싸는 절연 스페이서를 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 적층물; 제2 적층물; 상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 제1 방향으로 확장된 슬릿 절연막; 상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 상기 슬릿 절연막의 내부로 돌출된 제1 돌출부를 포함하는 도전성 플러그; 및 상기 도전성 플러그의 측벽을 감싸는 절연 스페이서를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 제1 도전막들 및 제1 절연막들을 포함하는 제1 적층물; 교대로 적층된 제2 도전막들 및 제2 절연막들을 포함하는 제2 적층물; 상기 제1 적층물과 상기 제2 적층물의 사이에 위치된 슬릿 절연막; 및 상기 슬릿 절연막의 일부를 감싸고 나머지 영역은 노출시키는 절연 스페이서를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 적층물을 형성하는 단계; 적층물을 관통하는 도전성 플러그 및 상기 도전성 플러그의 측벽을 감싸는 절연 스페이서를 형성하는 단계; 상기 적층물 및 상기 절연 스페이서를 관통하고, 상기 도전성 플러그를 노출시키는 슬릿을 형성하는 단계; 상기 슬릿 내에 슬릿 절연막을 형성하는 단계를 포함하고, 상기 도전성 플러그는 상기 슬릿의 내부로 돌출된 돌출부를 포함할 수 있다.
안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한, 반도체 장치를 제조함에 있어서, 공정의 난이도를 낮추고 절차를 간소화하고 비용을 절감할 수 있다.
도 1a 및 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 레이아웃이다.
도 4a 내지 도 4c는 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 레이아웃이다.
도 6a 내지 도 6c는 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 레이아웃이다.
도 9a 내지 도 9d는 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 11a 내지 도 11d는 본 발명의 일 실시예에 따른 도전성 플러그 및 슬릿 절연막의 변형 예를 나타낸 도면이다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면으로서, 도 레이아웃일 수 있다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 제1 적층물(ST1), 제2 적층물(ST2), 제1 슬릿 절연막(SLI1), 도전성 플러그(15) 및 절연 스페이서(16)를 포함한다. 또한, 반도체 장치는 제1 더미 적층물(DST1), 분리 패턴(10), 제1 콘택 플러그(13), 콘택 스페이서(28), 지지 플러그(17), 지지 스페이서(18) 및 제2 콘택 플러그(19) 중 적어도 하나를 더 포함할 수 있다.
제1 적층물(ST1)은 적층된 제1 도전막들(11A)을 포함하고, 적층된 제1 도전막들(11A)의 사이에 개재된 제1 절연막들을 포함할 수 있다. 제2 적층물(ST2)은 제1 적층물(ST1)과 제2 방향(Ⅱ)으로 이웃하여 위치될 수 있다. 제2 적층물(ST2)은 적층된 제2 도전막들(11B)을 포함하고, 적층된 제2 도전막들(11B)의 사이에 개재된 제2 절연막들을 포함할 수 있다.
제1 적층물(ST1) 및 제2 적층물(ST2)은 콘택 영역(CT) 및 셀 영역(CR)을 포함할 수 있다. 여기서, 셀 영역(CR)은 메모리 스트링들이 위치되는 영역이고, 콘택 영역(CT)은 메모리 스트링을 구동하기 위한 인터커넥션이 위치되는 영역이다. 예를 들어, 메모리 스트링은 선택 트랜지스터, 메모리 셀, 파이프 트랜지스터 등을 포함할 수 있고, 콘택 영역(CT)에 위치된 인터커넥션에 의해 이들을 각각 구동할 수 있다. 또한, 콘택 영역(CT)은 지1 및 제2 도전막들(11A, 11B)이 각각 노출될 수 있는 구조를 가지며, 계단 형태를 가질 수 있다.
콘택 영역(CT)은 최상부 적어도 하나의 도전막(11A, 11B)의 인터커넥션이 위치된 제1 콘택 영역(CT1) 및 나머지 도전막들(11A, 11B)의 인터커넥션이 위치된 제2 콘택 영역(CT2)을 포함할 수 있다. 예를 들어, 상부 선택 라인들의 패드가 제1 콘택 영역(CT1)에 위치되고, 워드라인들의 패드가 제2 콘택 영역(CT2)에 위치될 수 있다.
제1 더미 적층물(DST1)은 제1 적층물(ST1)과 제2 적층물(ST2)의 사이에 위치될 수 있으며, 제1 방향(I)으로 확장될 수 있다. 제1 더미 적층물(DST1)은 적층된 제3 절연막들(14)을 포함하고, 적층된 제3 절연막들(14)의 사이에 개재된 제4 절연막들을 포함할 수 있다.
제1 슬릿 절연막(SLI1)은 제1 적층물(ST1)과 제2 적층물(ST2)의 사이에 위치될 수 있고, 제1 방향(I)으로 확장될 수 있다. 예를 들어, 제1 슬릿 절연막(SLI1)은 제1 방향(I)으로 확장된 라인 패턴을 포함한다. 또한, 라인 패턴의 끝단은 제2 방향(Ⅱ)으로 확장될 수 있다. 예를 들어, 제1 슬릿 절연막(SLI1)의 끝단은 제1 방향(I) 및 제2 방향(Ⅱ)으로 정의된 평면에서 T 형태를 가질 수 있다.
도전성 플러그(15)는 제1 적층물(ST1)과 제2 적층물(ST2)의 사이에 위치될 수 있고, 제1 더미 적층물(DST1)과 제1 슬릿 절연막(SLI1)의 사이에 위치될 수 있다. 예를 들어, 제1 더미 적층물(DST1), 도전성 플러그(15) 및 제1 슬릿 절연막(SLI1)이 서로 연결되고, 제1 방향(I)을 따라 차례로 위치될 수 있다.
도전성 플러그(15)는 제조 과정에서 적층물을 지지하기 위한 지지체일 수 있으며, 폴리실리콘을 포함하거나, 텅스텐 등의 금속을 포함할 수 있다. 또한, 도전성 플러그(15)는 제1 방향(I)으로 확장되어 제1 슬릿 절연막(SLI1)의 내부로 돌출될 수 있다. 예를 들어, 도전성 플러그(15)는 제1 슬릿 절연막(SLI1)의 일측 끝단으로 돌출될 수 있다. 도전성 플러그(15)는 제1 방향(I) 및 제2 방향(Ⅱ)으로 정의된 평면에서 T 형태, 크로스 형태, 라인 형태 등을 가질 수 있다.
절연 스페이서(16)는 도전성 플러그(15)의 측벽을 감싸도록 형성될 수 있다. 여기서, 절연 스페이서(16)는 도전성 플러그(15)의 측벽 중 제1 슬릿 절연막(SLI1)과 중첩된 영역을 제외한 나머지 영역을 감싸도록 형성될 수 있다. 예를 들어, 절연 스페이서(16)는 도전성 플러그(15)와 제1 더미 적층물(DST1)의 사이, 도전성 플러그(15)와 제1 적층물(ST1)의 사이 및 도전성 플러그(15)와 제2 적층물(ST2)의 사이에 개재되고, 도전성 플러그(15)와 제1 슬릿 절연막(SLI1)의 사이에는 개재되지 않는다. 따라서, 도전성 플러그(15)는 제1 슬릿 절연막(SLI1)과 직접 접할 수 있다.
제1 콘택 플러그들(13) 및 콘택 스페이서들(28)은 제1 더미 적층물(DST1)을 관통할 수 있다. 콘택 스페이서들(28)은 제1 콘택 플러그들(13)의 측벽을 각각 감싸도록 형성될 수 있고, 절연 물질을 포함할 수 있다. 제1 콘택 플러그들(13) 및 콘택 스페이서들(28)이 제1 더미 적층물(DST1)과 제1 적층물(ST1)의 경계에 위치되거나, 제1 더미 적층물(DST1)과 제2 적층물(ST2)의 경계에 위치될 수 있다. 예를 들어, 제1 콘택 플러그들(13)은 제1 방향(I) 및 제2 방향(Ⅱ)과 교차된 제3 방향(Ⅲ)으로 확장될 수 있고, 제3 방향(Ⅲ)은 수직 방향일 수 있다.
지지 플러그들(17)은 제1 적층물(ST1) 또는 제2 적층물(ST2)을 관통하도록 형성된다. 지지 플러그들(17)은 제1 방향(I-I')을 따라 일렬로 배열되거나, 제2 방향(Ⅱ-Ⅱ')을 따라 일렬로 배열될 수 있다. 또한, 지지 플러그들(17)의 측벽에는 지지 스페이서들(18)이 각각 형성될 수 있다.
분리 패턴(10)은 동일 레벨의 제1 도전막(11A)과 제2 도전막(11B)을 상호 분리시키기 위한 것으로, 산화물 등의 절연 물질을 포함할 수 있다. 분리 패턴(10)은 셀 영역(CR) 및 제1 콘택 영역(CT1)에 위치될 수 있으며, 제1 방향(I)을 따라 확장된 라인 형태를 가질 수 있다. 또한, 분리 패턴(10)은 제1 적층물(ST1) 또는 제2 적층물(ST2)을 일부 관통하는 깊이를 가질 수 있다. 예를 들어, 분리 패턴(10)은 최상부 적어도 하나의 도전막(11A, 11B)을 관통하고, 나머지 도전막들(11A, 11B)은 관통하지 않는 깊이를 가질 수 있다. 여기서, 최상부 적어도 하나의 도전막(11A, 11B)은 선택 라인일 수 있다. 따라서, 분리 패턴(10)은 선택 라인을 관통하고, 워드라인을 관통하지 않는 깊이를 가질 수 있다.
제2 콘택 플러그들(19)은 콘택 영역(CT)에 위치될 수 있으며, 제1 콘택 영역(CT1) 및 제2 콘택 영역(CT2)에 분산 배치될 수 있다. 예를 들어, 제1 콘택 영역(CT1)에 배치된 제2 콘택 플러그들(19)은 선택 라인들과 연결될 수 있고, 제2 콘택 영역(CT2)에 배치된 제2 콘택 플러그들(19)은 워드라인과 연결될 수 있다.
전술한 바와 같은 구조에 따르면, 제1 슬릿 절연막(SLI1), 도전성 플러그(15), 절연 스페이서(16) 및 제1 더미 적층물(DST1)에 의해 제1 적층물(ST1)과 제2 적층물(ST2)을 상호 전기적으로 분리시킬 수 있다. 예를 들어, 제1 적층물(ST1)은 제1 메모리 블록(MB1)에 속하고 제2 적층물(ST2)은 제2 메모리 블록(MB2)에 속할 수 있다. 이러한 경우, 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)의 경계에 제1 슬릿 절연막(SLI1), 도전성 플러그(15), 절연 스페이서(16) 및 제1 더미 적층물(DST1)이 위치되고, 이들을 통해, 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)을 상호 전기적으로 분리시킬 수 있다.
도전성 플러그(15)는 제1 콘택 플러그(13) 형성 시에 함께 형성되거나, 지지 플러그들(17)의 형성 시에 함께 형성될 수 있다. 또한, 도전성 플러그(15)는 지지 플러그들(17)과 함께 지지체로서 사용될 수 있다. 예를 들어, 제조 공정 중 희생막들을 도전막들(11A, 11B)로 대체하는 과정에서, 도전성 플러그(15) 및 지지 플러그들(17)을 지지체로서 사용할 수 있다.
또한, 제1 슬릿 절연막(SLI1)은 제조 공정에서 사용된 슬릿 내에 절연막을 채워서 형성된 것일 수 있다. 예를 들어, 희생막들을 도전막들(11)로 대체하기 위한 통로로서 사용된 슬릿 내에 절연막을 채워, 제1 슬릿 절연막(SLI)을 형성할 수 있다.
도 1b를 참조하면, 반도체 장치가 도전성 플러그(15)를 포함하지 않을 수 있다. 예를 들어, 도 1a의 도전성 플러그(15) 영역에 제1 슬릿 절연막(SLI1')이 채워진다. 또한, 절연 스페이서(16)는 제1 슬릿 절연막(SLI1')의 끝단을 감싸고, 나머지 영역은 노출시킬 수 있다. 이러한 경우, 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)의 경계에 제1 슬릿 절연막(SLI1'), 절연 스페이서(16) 및 제1 더미 적층물(DST1)이 위치되고, 이들을 통해, 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)을 상호 전기적으로 분리시킬 수 있다.
도 1c를 참조하면, 반도체 장치가 제1 슬릿 절연막(SLI1, SLI1')을 포함하지 않을 수 있다. 예를 들어, 제1 슬릿 절연막(SLI1, SLI1')의 영역에 도전성 플러그(15A) 및 절연 스페이서(16A)가 채워진다. 또한, 절연 스페이서(16A)는 도전성 플러그(15A)의 측벽을 전체적으로 감싸도록 형성될 수 있다. 이러한 경우, 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)의 경계에 도전성 플러그(15A), 절연 스페이서(16A) 및 제1 더미 적층물(DST1)이 위치되고, 이들을 통해, 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)을 상호 전기적으로 분리시킬 수 있다.
도 1d를 참조하면, 반도체 장치는 제3 콘택 영역(CT3)을 더 포함할 수 있다. 제3 콘택 영역(CT3)은 셀 영역(CR)과 제1 방향(I)으로 이웃하여 위치될 수 있다. 또한, 앞서 도 1a 내지 도 1c를 참조하여 설명한 제1 및 제2 콘택 영역들(CT1, CT2)과 제3 콘택 영역(CT3)의 사이에 셀 영역(CR)이 위치될 수 있다.
반도체 장치는 제3 콘택 영역(CT3)에 위치된 제2 더미 적층물(DST2)을 더 포함할 수 있다. 제2 더미 적층물들(DST2)은 적층된 제3 절연막들(14A)을 포함하고, 적층된 제3 절연막들(14A)의 사이에 제4 절연막들이 개재될 수 있다.
분리 패턴(10A)은 셀 영역(CR) 및 제3 콘택 영역(CT3)에 위치될 수 있다. 분리 패턴(10A)은 앞서 도 1a 내지 도 1c를 참조하여 설명한 분리 패턴(10)이 확장된 것이거나, 분리 패턴(10)과 연결되도록 형성된 것일 수 있다. 분리 패턴(10A)은 제1 방향(I)으로 확장될 수 있고, 제2 더미 적층물(DST2)과 일부 중첩될 수 있다. 또한, 분리 패턴(10A)은 제1 적층물(ST1) 또는 제2 적층물(ST2)을 일부 관통하는 깊이를 가질 수 있다.
반도체 장치는 제2 슬릿 절연막(SLI2)을 더 포함할 수 있다. 제2 슬릿 절연막(SLI2)은 제1 적층물(ST1)과 제2 적층물(ST2)의 사이에 개재되고, 제1 방향(I)으로 확장될 수 있다. 여기서, 제2 슬릿 절연막(SLI2)은 도 1a 내지 도 1c의 제1 슬릿 절연막(SLI1)과 연결된 것일 수 있고, 제1 슬릿 절연막(SLI1)과 제2 슬릿 절연막(SLI2)이 하나의 막일 수 있다.
반도체 장치는 도전성 플러그(15B) 및 절연 스페이서(16B)를 더 포함할 수 있다. 도전성 플러그(15B)는 제2 슬릿 절연막(SLI2)의 내부로, 예를 들어, 타측 끝단으로 돌출될 수 있다. 절연 스페이서(16B)는 도전성 플러그(15B)의 측벽 중 제2 슬릿 절연막(SLI2) 내로 돌출된 영역을 제외한, 나머지 영역을 감싸도록 형성될 수 있다.
따라서, 제1 적층물(ST1)과 제2 적층물(ST2)은 제2 슬릿 절연막(SLI2), 도전성 플러그(15B) 및 절연 스페이서(16B)에 의해 상호 전기적으로 분리될 수 있다. 참고로, 제2 슬릿 절연막(SLI2), 도전성 플러그(15B) 및 절연 스페이서(16B)의 형태가 앞서 도 1b 또는 도 1c와 같이 변형되는 것도 가능하다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면으로서, 도 2a 및 도 2b는 도 1a 내지 도 1c의 E-E' 단면도이고, 도 2c 및 도 2d는 도 1a 내지 도 1c의 A-A' 단면도이다.
도 2a 내지 도 2d를 참조하면, 제1 적층물(ST1)은 교대로 적층된 제1 도전막들(11A) 및 제1 절연막들(12A)을 포함할 수 있다. 제2 적층물(ST2)은 제1 적층물(ST1)과 제2 방향(Ⅱ)으로 이웃하여 위치될 수 있다. 제2 적층물(ST2)은 교대로 적층된 제2 도전막들(11B) 및 제2 절연막들(12B)을 포함할 수 있다. 여기서, 제1 도전막들(11A)과 제2 도전막들(11B)은 동일한 레벨에 위치될 수 있고, 동일한 물질을 포함할 수 있다. 제1 절연막들(12A)과 제2 절연막들(12B)은 동일한 레벨에 위치될 수 있고, 동일한 물질을 포함할 수 있다. 또한, 동일한 레벨에 위치된 제1 절연막(12A)과 제2 절연막(12B)은 상호 연결된 하나의 막일 수 있다. 참고로, 제2 적층물(ST2)은 앞서 설명된 도 1a 내지 도 1d를 참조하여 설명한 제2 적층물(ST2) 일 수 있다.
더미 적층물(DST)은 교대로 적층된 제3 절연막들(14) 및 제4 절연막들(12C)을 포함할 수 있다. 여기서, 제3 절연막들(14)은 제1 및 제2 도전막들(11A, 11B)과 동일한 레벨에 위치될 수 있다. 제4 절연막들(12C)은 제1 및 제2 절연막들(12A, 12B)과 동일한 레벨에 위치될 수 있고, 동일한 물질을 포함할 수 있다. 또한, 동일한 레벨에 위치된 제1 절연막(12A), 제2 절연막(12B) 및 제4 절연막(12C)은 상호 연결된 하나의 막일 수 있다. 참고로, 더미 적층물(DST)은 앞서 설명된 도 1a 내지 도 1c를 참조하여 설명한 제1 더미 적층물(DST1) 또는 도 1d를 참조하여 설명한 제2 더미 적층물(DST2)일 수 있다.
도 2a 및 도 2b를 참조하면, 콘택 스페이서들(28)은 제1 콘택 플러그들(13)의 측벽을 감싸는 제1 부분(28A) 및 제1 부분(28A)으로부터 돌출된 제2 부분들(28B)을 포함할 수 있다. 여기서, 제2 부분들(28B)은 제1 도전막들(11A), 제2 도전막들(11B) 및 제3 절연막들(14)과 대응되는 레벨에 위치될 수 있다.
지지 스페이서들(18)은 콘택 스페이서들(28)과 유사한 구조를 가질 수 있다. 지지 스페이서들(18)은 지지 플러그들(17)의 측벽을 감싸는 제1 부분(18A) 및 제1 부분(18A)으로부터 돌출된 제2 부분들(18B)을 포함할 수 있다. 여기서, 제2 부분들(18B)은 제1 도전막들(11A), 제2 도전막들(11B) 및 제3 절연막들(14)과 대응되는 레벨에 위치될 수 있다. 여기서, 대응되는 레벨에 위치된 제2 부분(28B)과 제2 부분(18B)이 상호 연결되는 것도 가능하다.
지지 플러그(17)는 단일막 구조를 갖거나 적층막 구조를 가질 수 있다. 도 2a를 참조하면, 지지 플러그(17)는 폴리실리콘, 텅스텐, 금속 등을 포함하는 단일막일 수 있다. 도 2b를 참조하면, 지지 플러그(17)는 폴리실리콘, 텅스텐, 금속 등을 포함하는 제1 막(17A) 및 유전 물질을 포함하는 제2 막(17B)을 포함할 수 있다.
도 2c 및 도 2d를 참조하면, 제1 적층물(ST1), 제2 적층물(ST2) 및 더미 적층물(DST)의 하부에는 주변 회로, 인터커넥션 구조(25, 26) 등이 위치될 수 있다. 제1 콘택 플러그들(13)은 더미 적층물(DST)을 관통하여 주변 회로, 인터커넥션 구조(25, 26) 등과 전기적으로 연결될 수 있다. 예를 들어, 제1 콘택 플러그들(13)은 인터커넥션 구조(25, 26)와 전기적으로 연결될 수 있고, 인터커넥션 구조(25, 26)를 통해 주변 회로와 연결될 수 있다. 도 2c를 참조하면, 제1 콘택 플러그들(13)을 하부로 갈수록 폭이 좁아지는 단면을 가질 수 있다. 도 2d를 참조하면, 제1 콘택 플러그들(13)은 하부로 갈수록 폭이 넓어지는 단면을 가질 수 있다.
반도체 장치는 제1 기판(20)을 더 포함할 수 있고, 제1 기판(20)은 반도체 기판일 수 있다. 제1 기판(20)에 주변 회로가 위치될 수 있다. 주변 회로는 셀 어레이를 구동하기 위한 회로로서, 트랜지스터, 스위치, 레지스터, 증폭기 등을 포함할 수 있다. 예를 들어, 트랜지스터(TR)는 게이트 전극(22), 게이트 절연막(21), 정션(23)을 포함할 수 있다. 또한, 제1 기판(20) 내에는 소자분리막(24)이 위치될 수 있다.
제1 기판(20) 상에 층간절연막(27)이 위치되고, 층간절연막(27) 내에 인터커넥션 구조(25, 26)가 위치될 수 있다. 인터커넥션 구조(25, 26)는 배선, 콘택 플러그, 패드 등을 포함할 수 있다. 여기서, 배선들(25)은 다층으로 배열될 수 있으며, 트랜지스터(TR)의 게이트 전극(22)과 연결되거나, 정션(23)과 연결될 수 있다. 또한, 콘택 플러그들(26)은 배선들(25)을 상호 연결시키거나, 배선(25)을 정션(23), 게이트 전극(22), 패드 등에 전기적으로 연결시킬 수 있다.
반도체 장치는 제2 기판(20A)을 더 포함할 수 있다. 제2 기판(20A)은 소스 영역을 포함하는 반도체 기판이거나, 도전 물질을 포함하는 소스막일 수 있다. 도 2c를 참조하면, 제2 기판(20A)은 제1 기판(20)과 적층물들(ST1, ST2, DST)의 사이에 위치될 수 있다. 이러한 경우, 제2 기판(20A)은 패드 구조(29)를 포함하고, 제1 콘택 플러그들(13)은 패드 구조(29)를 통해 인터커넥션 구조(25, 26)와 연결될 수 있다. 여기서, 패드 구조(29)는 도전막(29A) 및 도전막(29A)과 제2 기판(20A)의 사이에 개재된 절연막(29B)을 포함할 수 있다. 도 2d를 참조하면, 제2 기판(20A)은 적층물들(ST1, ST2, DST)의 상부에 위치할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 레이아웃이다. 이하 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 제1 적층물(ST1), 제2 적층물(ST2), 슬릿 절연막(36), 도전성 플러그(34), 절연 스페이서(33) 및 더미 적층물(DST)을 포함한다.
제1 적층물(ST1)은 적층된 제1 도전막들(35A)을 포함할 수 있고, 제2 적층물(ST2)은 적층된 제2 도전막들(35B)을 포함할 수 있고, 더미 적층물(DST)은 적층된 희생막들(31A)을 포함할 수 있다. 제1 도전막들(35A)과 제2 도전막들(35B)은 슬릿 절연막(36), 도전성 플러그(34), 절연 스페이서(33) 및 더미 적층물(DST)에 의해 상호 전기적으로 분리될 수 있다.
도 4a 내지 도 4c는 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, 도 3의 B-B' 단면에 대응되는 단면도이다. 이하 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a를 참조하면, 베이스(30) 상에 교대로 적층된 희생막들(31) 및 절연막들(32)을 포함하는 적층물(ST)을 형성한다. 이어서, 적층물(ST)을 관통하는 도전성 플러그(34) 및 도전성 플러그(34)의 측벽을 감싸는 절연 스페이서(33)를 형성한다.
도 4b를 참조하면, 적층물(ST) 상에 마스크 패턴(37)을 형성한다. 마스크 패턴(37)은 슬릿이 형성될 영역 및 절연 스페이서(33)의 일부 및 도전성 플러그(34)의 일부를 노출시키는 개구부를 포함할 수 있다. 이어서, 마스크 패턴(37)을 식각 베리어로 적층물(ST)을 식각하여, 슬릿(SL)을 형성한다.
적층물(ST)을 식각하는 과정에서 절연 스페이서(33)가 함께 식각되고, 도전성 플러그(34)가 노출된다. 단, 도전성 플러그(34)는 식각되지 않으며, 마스크 패턴(37)과 함께 식각 베리어로서 사용될 수 있다. 또한, 도전성 플러그(34)가 하부로 갈수록 폭이 좁아지는 형태를 가지므로, 도전성 플러그(34)의 하부 주변은 마스킹(masking)되고, 상대적으로 식각 환경에 덜 노출될 수 있다. 따라서, 도전성 플러그(34)의 하부 주변에 제1 및 제2 물질막들(31, 32)이 잔류될 수 있다(도면 부호 "A" 참조).
도 4c를 참조하면, 슬릿(SL)을 통해 희생막들(31)을 도전막들(35)로 대체한다. 이때, 슬릿(SL)으로부터 가까운 영역의 희생막들(31)은 도전막들(35)로 대체되지만, 슬릿(SL)으로부터 이격된 영역의 희생막들(31)은 잔류할 수 있다. 희생막들(31)이 잔류된 영역은 더미 적층물(DST)이 될 수 있다. 또한, 슬릿(SL)의 일측은 제1 적층물(ST1)이 되고 타측은 제2 적층물(ST2)이 될 수 있다. 이어서, 슬릿(SL) 내에 슬릿 절연막(36)을 형성한다.
전술한 바와 같은 제조 방법에 따르면, 도전성 플러그(34) 및 절연 스페이서(33)와 중첩되도록 슬릿(SL)을 형성함으로써, 도전성 플러그(34)와 슬릿 절연막(36)을 연결시킬 수 있다. 또한, 도전성 플러그(34), 절연 스페이서(33), 슬릿 절연막(36) 및 더미 적층물(DST)에 의해 제1 적층물(ST1)과 제2 적층물(ST2)을 상호 분리시킬 수 있다.
한편, 희생막들(31)을 도전막들(35)로 대체하는 과정에서, A 영역에 잔류된 희생막들(31) 또한 도전막들(35)로 대체될 수 있다. 이러한 경우, 잔류된 도전막들(35)이 제1 적층물(ST1)에 포함된 제1 도전막들(35A) 또는 제2 적층물(ST2)에 포함된 제2 도전막들(35B)과 연결될 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 이하 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5a 및 도 5b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 제1 적층물(ST1), 제2 적층물(ST2), 슬릿 절연막(46), 도전성 플러그(44), 절연 스페이서(43) 및 더미 적층물(DST)을 포함한다.
제1 적층물(ST1)은 교대로 적층된 제1 도전막들(45A) 및 제1 절연막들(42A)을 포함할 수 있다. 제2 적층물(ST2)은 교대로 적층된 제2 도전막들(45B) 및 제2 절연막들(42B)을 포함할 수 있다. 더미 적층물(DST)는 교대로 적층된 제3 절연막들(41C) 및 제4 절연막들(42C)을 포함할 수 있다. 여기서, 동일한 레벨에 위치된 제1 절연막(42A), 제2 절연막(42B) 및 제4 절연막(42C)은 서로 연결된 하나의 막일 수 있다. 또한, 제1 도전막들(45A)과 제2 도전막들(45B)은 슬릿 절연막(46), 도전성 플러그(44), 절연 스페이서(43) 및 더미 적층물(DST)에 의해 상호 전기적으로 분리될 수 있다.
도전성 플러그(44)은 제1 방향(I)으로 확장되고 슬릿 절연막(46)의 내부로 돌출된 돌출부(P)를 포함한다. 예를 들어, 도전성 플러그(44)는 제2 방향(Ⅱ)으로 확장된 라인 패턴(L) 및 라인 패턴(L)으로부터 제1 방향(I)으로 돌출된 돌출부(P)를 포함한다. 도전성 플러그(44)는 제1 방향(I) 및 제2 방향(Ⅱ)으로 정의된 평면에서 T 형태를 가질 수 있다.
슬릿 절연막(46)은 제1 방향(I)으로 확장된 라인 패턴(LP)을 포함하고, 라인 패턴(LP)의 끝단(EP)이 돌출부(P)와 중첩될 수 있다. 즉, 돌출부(P)가 끝단(EP)의 내부로 돌출될 수 있다. 또한, 끝단(EP)은 라인 패턴(LP)의 나머지 영역에 비해 넓은 폭을 가질 수 있다. 예를 들어, 끝단(EP)의 제2 방향(Ⅱ) 폭이 나머지 영역의 제2 방향(Ⅱ) 폭에 비해 넓을 수 있다. 이러한 경우, 끝단(EP)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 정의된 평면에서 T 형태를 가질 수 있다. 따라서, 돌출부(P)의 제2 방향(Ⅱ) 폭이 라인 패턴(LP)의 나머지 영역의 제2 방향(Ⅱ) 폭에 비해 넓더라도, 중첩 마진을 확보할 수 있다. 또한, 끝단(EP)의 제2 방향(Ⅱ) 길이는 라인 패턴(L)의 제2 방향(Ⅱ) 길이에 비해 짧을 수 있다.
절연 스페이서(43)는 도전성 플러그(44)의 측벽 중 슬릿 절연막(46)과 중첩된 영역을 제외한 나머지 영역을 감싸도록 형성될 수 있다. 예를 들어, 절연 스페이서(43)는 도전성 플러그(44)의 측벽 중 제1 돌출부(P1)를 제외한 나머지 영역을 감싸도록 형성될 수 있다. 이를 통해, 도전성 플러그(44)와 제1 및 제2 도전막들(45A, 45B)을 상호 절연시킬 수 있다.
도 6a 내지 도 6c는 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, 도 5a의 C-C' 단면에 대응되는 단면도이다. 이하 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6a를 참조하면, 베이스(40) 상에 교대로 적층된 제1 물질막들(41) 및 제2 물질막들(42)을 포함하는 적층물(ST)을 형성한다. 여기서, 베이스(40)는 소스막이거나, 소스막을 형성하기 위한 희생막일 수 있다. 또한, 본 도면에는 도시되지 않았으나, 적층물(ST)을 형성하기 전에 하부 구조물을 형성할 수 있다. 예를 들어, 앞서 도 1b를 참조하여 설명한 주변 회로, 인터커넥션 구조 등을 형성할 수 있다. 또는, 별도의 기판에 주변 회로, 인터커넥션 구조등을 형성하고, 셀 어레이가 형성된 기판과 주변 회로가 형성된 기판을 본딩하는 것도 가능하다.
제1 물질막들(41)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(42)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다. 제1 물질막들(41)은 제2 물질막들(42)에 대해 식각 선택비가 높은 물질로 형성된다. 본 도면에서는 제1 물질막들(41)이 희생막이고 제2 물질막들(42)이 절연막인 경우를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 일 예로, 제1 물질막들(41)은 질화물 등을 포함하는 희생막이고, 제2 물질막들(42)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제1 물질막들(41)은 폴리실리콘, 텅스텐 등을 포함하는 도전막이고, 제2 물질막들(42)은 산화물 등을 포함하는 절연막일 수 있다. 또 다른 예로, 제1 물질막들(41)은 도프드 폴리실리콘 등을 포함하는 도전막이고, 제2 물질막들(42)은 언도프드 폴리실리콘 등을 포함하는 희생막일 수 있다.
이어서, 적층물(ST)을 관통하는 도전성 플러그(44) 및 절연 스페이서(43)를 형성한다. 예를 들어, 적층물(ST)을 관통하는 개구부를 형성한 후, 개구부 내에 절연 스페이서(43)를 형성한다. 이어서, 개구부 내에 도전성 플러그(44)를 형성한다. 이어서, 도전성 플러그(44)가 형성된 중간 결과물 상에 제2 물질막(42)을 추가로 형성할 수 있다. 이를 통해, 도전성 플러그(44) 및 도전성 플러그(44)의 측벽을 감싸는 절연 스페이서(43)가 형성된다. 도전성 플러그(44)는 하부로 갈수록 폭이 좁아지는 형태를 가질 수 있다. 예를 들어, 제1 방향(I) 및 제3 방향(Ⅲ)으로 정의된 단면에서, 도전성 플러그(44)가 테이퍼 형태, 사다리꼴 형태 등을 가질 수 있다.
도 6b를 참조하면, 적층물(ST) 상에 마스크 패턴(47)을 형성한다. 마스크 패턴(47)은 슬릿이 형성될 영역, 절연 스페이서(43)의 일부 및 도전성 플러그(44)의 일부를 노출시키는 개구부를 포함할 수 있다. 이어서, 마스크 패턴(47)을 식각 베리어로 적층물(ST)을 식각하여, 슬릿(SL)을 형성한다. 적층물(ST)을 식각하는 과정에서 절연 스페이서(43)가 함께 식각되고, 도전성 플러그(44)가 노출된다. 단, 도전성 플러그(44)는 식각되지 않으며, 마스크 패턴(37)과 함께 식각 베리어로서 사용될 수 있다.
이때, 슬릿(SL)의 내부로 돌출된 돌출부(P)에 의해, 돌불부(P) 주변의 식각이 활성화될 수 있다. 도전성 플러그(44)의 폭 감소로 인해 마스킹된 영역이 존재하더라도, 돌출부(P)에 의해 마스킹 영역이 식각 환경에 더 노출된다. 따라서, 도전성 플러그(44)의 하부 주변에 제1 물질막들(41) 및 제2 물질막들(42)이 잔류되는 것을 최소화할 수 있다. 또한, 돌출부(P)가 슬릿 절연막(46)의 내부로 돌출되므로, 돌출부(P) 주변에 제1 물질막들(41) 및 제2 물질막들(42)이 잔류하더라도, 전기적 단선이 가능하다.
도 6c를 참조하면, 슬릿(SL)을 통해 제1 물질막들(41) 또는 제2 물질막들(42)을 제3 물질막들(미도시됨)로 대체한다. 일 예로, 제1 물질막들(41)이 희생막이고 제2 물질막들(42)이 절연막인 경우, 먼저, 제1 물질막들(41)을 제거하여 개구부들을 형성한다. 이때, 도전성 플러그(44)가 제2 물질막들(42)을 지지하는 지지체로서 사용될 수 있다. 이어서, 개구부들 내에 제3 물질막들을 형성한다. 이로써, 제1 물질막들(41)을 도전막들(45A, 45B)로 대체할 수 있고, 잔류된 제1 물질막들(41)로 더미 적층물(DST)이 형성될 수 있다. 다른 예로, 제1 물질막들(41)이 도전막이고 제2 물질막들(42)이 절연막인 경우, 제1 물질막들(41)을 실리사이드화한다. 또 다른 예로, 제1 물질막들(41)이 도전막이고 제2 물질막들(42)이 희생막인 경우, 제2 물질막들(42)을 절연막들로 대체한다.
이어서, 슬릿(SL) 내에 슬릿 절연막(46)을 형성한다. 여기서, 슬릿 절연막(46)은 산화물 등의 절연 물질을 포함할 수 있다.
전술한 바와 같은 제조 방법에 따르면, 도전성 플러그(44) 및 절연 스페이서(43)와 중첩되도록 슬릿(SL)을 형성함으로써, 도전성 플러그(44)와 슬릿 절연막(46)을 연결시킬 수 있다. 도전성 플러그(44), 절연 스페이서(43), 슬릿 절연막(46) 및 더미 적층물(DST)에 의해 제1 적층물(ST1)과 제2 적층물(ST2)을 상호 분리시킬 수 있다.
또한, 도전성 플러그(44)는 앞서 도 1a 내지 도 1c를 참조하여 설명한 제1 콘택 플러그(13)를 형성할 때 함께 형성되거나, 지지 플러그(17)를 형성할 때 함께 형성될수 있다. 또는, 제1 콘택 플러그(13), 지지 플러그(17) 및 도전성 플러그(44)를 함께 형성하는 것도 가능하다. 이러한 경우, 제1 콘택 플러그(13)의 측벽에도 절연 스페이서가 형성될 수 있다. 이와 같이, 기존의 공정을 이용함으로써, 별도의 마스크 등을 추가하지 않고 도전성 플러그(44)를 형성할 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 7a 및 도 7b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 제1 적층물(ST1), 제2 적층물(ST2), 슬릿 절연막(56, 66), 도전성 플러그(54, 64), 절연 스페이서(53, 63) 및 더미 적층물(DST)을 포함한다. 여기서, 제1 적층물(ST1)은 적층된 제1 도전막들(55A, 65A)을 포함할 수 있고, 제2 적층물(ST2)은 적층된 제2 도전막들(55B, 65B)을 포함할 수 있고, 더미 적층물(DST)은 적층된 절연막들(51, 61)을 포함할 수 있다.
도 7a를 참조하면, 도전성 플러그(54)은 제1 돌출부(P1), 제2 돌출부(P2) 및 라인 패턴(L)을 포함할 수 있다. 라인 패턴(L)은 제2 방향(Ⅱ)으로 확장될 수 있고, 제1 돌출부(P1)와 제2 돌출부(P2)는 라인 패턴(L)으로부터 제1 방향(I)으로 돌출될 수 있다. 예를 들어, 제1 돌출부(P1)와 제2 돌출부(P2)는 라인 패턴(L)의 양측에서 제1 방향(I)으로 확장될 수 있다. 제1 돌출부(P1)와 제2 돌출부(P2)는 라인 패턴(L)의 양측에 대칭으로 위치되거나, 비대칭으로 위치될 수 있다. 또한, 제1 돌출부(P1)는 슬릿 절연막(56)의 내부로 돌출될 수 있고, 제2 돌출부(P2)는 더미 적층물(DST)의 내부로 돌출될 수 있다. 도전성 플러그(54)는 제1 방향(I) 및 제2 방향(Ⅱ)으로 정의된 평면에서 크로스 형태를 가질 수 있다.
절연 스페이서(53)는 도전성 플러그(54)의 측벽 중 슬릿 절연막(56)과 중첩된 영역을 제외한 나머지 영역을 감싸도록 형성될 수 있다. 예를 들어, 절연 스페이서(53)는 제2 돌출부(P2) 및 라인 패턴(L)의 측벽을 감싸되, 제1 돌출부(P1)의 측벽을 노출시키도록 형성될 수 있다. 이를 통해, 도전성 플러그(54)와 제1 및 제2 도전막들(55A, 55B)을 상호 절연시킬 수 있다.
도 7b를 참조하면, 도전성 플러그(64)는 제1 방향(I)으로 확장된 라인 패턴을 포함할 수 있다. 라인 패턴의 일측 끝단은 슬릿 절연막(56)의 내부로 돌출되고, 타측 끝단은 더미 적층물(DST)의 내부로 돌출될 수 있다. 도전성 플러그(64)는 제1 방향(I) 및 제2 방향(Ⅱ)으로 정의된 평면에서 라인 형태를 가질 수 있다.
절연 스페이서(63)는 도전성 플러그(64)의 측벽 중 슬릿 절연막(66)과 중첩된 영역을 제외한 나머지 영역을 감싸도록 형성될 수 있다. 예를 들어, 절연 스페이서(63)는 라인 패턴의 측벽을 감싸되 일측 끝단을 노출시키도록 형성될 수 있다. 이를 통해, 도전성 플러그(64)와 제1 및 제2 도전막들(65A, 65B)을 상호 절연시킬 수 있다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 레이아웃이다. 이하 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 8a 및 도 8b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 제1 적층물(ST1), 제2 적층물(ST2), 슬릿 절연막(76), 절연 스페이서(73) 및 더미 적층물(DST)을 포함한다.
제1 적층물(ST1)은 교대로 적층된 제1 도전막들(75A) 및 제1 절연막들(72A)을 포함할 수 있다. 제2 적층물(ST2)은 교대로 적층된 제2 도전막들(75B) 및 제2 절연막들(72B)을 포함할 수 있다. 더미 적층물(DST)는 교대로 적층된 제3 절연막들(71C) 및 제4 절연막들(72C)을 포함할 수 있다. 여기서, 동일한 레벨에 위치된 제1 절연막(72A), 제2 절연막(72B) 및 제4 절연막(72C)은 서로 연결된 하나의 막일 수 있다. 또한, 제1 도전막들(75A)과 제2 도전막들(75B)은 슬릿 절연막(76), 절연 스페이서(73) 및 더미 적층물(DST)에 의해 상호 전기적으로 분리될 수 있다.
슬릿 절연막(76)은 제1 방향(I)으로 확장된 제1 라인 패턴(LP1) 및 제2 방향(Ⅱ)으로 확장된 제2 라인 패턴(LP2)으로 확장된 제2 라인 패턴(LP2)을 포함할 수 있다. 여기서, 제1 라인 패턴(LP1)의 끝단(EP)은 나머지 영역에 비해 제2 방향(Ⅱ)으로 넓은 폭을 가질 수 있다. 예를 들어, 제1 라인 패턴(LP1)의 끝단(EP)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 정의된 평면에서 T 형태를 가질 수 있다. 또한, 제2 라인 패턴(LP2)의 제2 방향(Ⅱ) 길이는 끝단(EP)의 제2 방향(Ⅱ) 길이에 비해 짧을 수 있다.
절연 스페이서(73)는 슬릿 절연막(76)의 끝단(EP)을 감싸고 나머지 영역은 노출시키도록 형성될 수 있다. 예를 들어, 절연 스페이서(73)는 제1 라인 패턴(LP1)의 끝단(EP)을 감싸고, 제1 라인 패턴(LP1)의 나머지 영역 및 제2 라인 패턴(LP2)을 노출시키도록 형성될 수 있다. 따라서, 절연 스페이서(73)와 더미 적층물(DST)의 사이에 절연 스페이서(73)가 개재되고, 절연 스페이서(73)와 더미 적층물(DST)이 직접 접할 수 있다.
도 9a 내지 도 9d는 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, 도 8a의 D-D' 단면에 대응되는 단면도이다. 이하 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 9a를 참조하면, 베이스(70) 상에 교대로 적층된 제1 물질막들(71) 및 제2 물질막들(72)을 포함하는 적층물(ST)을 형성한다. 이어서, 적층물(ST)을 관통하는 도전성 플러그(74) 및 절연 스페이서(73)를 형성한다. 여기서, 도전성 플러그(74)는 앞서 도 1a 내지 도 1c를 참조하여 설명한 제1 콘택 플러그들(13) 및/또는 지지 플러그들(17)의 형성 시에 함께 형성될 수 있다.
도 9b를 참조하면, 적층물(ST) 상에 마스크 패턴(77)을 형성한다. 마스크 패턴(77)은 슬릿이 형성될 영역 및 절연 스페이서(73) 및 도전성 플러그(74)를 일부 노출시키는 개구부를 포함할 수 있다. 이어서, 마스크 패턴(77)을 식각 베리어로 이용하여 적층물(ST)을 식각하여 슬릿(SL)을 형성한다. 적층물(ST)을 식각하는 과정에서 절연 스페이서(73)가 함께 식각되고, 도전성 플러그(74)가 노출된다.
도 9c를 참조하면, 슬릿(SL)을 통해 제1 물질막들(71) 또는 제2 물질막들(72)을 제3 물질막들(미도시됨)로 대체한다. 이때, 잔류되는 제1 물질막들(71)이 더미 적층물(DST)을 형성하게 된다.
도 9d를 참조하면, 슬릿(SL)을 통해 도전성 플러그(74)를 제거한 후, 슬릿(SL) 내에 슬릿 절연막(76)을 형성한다. 여기서, 슬릿 절연막(76)은 산화물 등의 절연 물질을 포함할 수 있다. 또한, 도전성 플러그(74)는 습식 식각 공정을 이용하여 제거할 수 있다.
전술한 바와 같은 제조 방법에 따르면, 도전성 플러그(74)를 제거한 후 슬릿 절연막(76)을 형성한다. 따라서, 절연 스페이서(73), 슬릿 절연막(76) 및 더미 적층물(DST)에 의해 제1 적층물(ST1)과 제2 적층물(ST2)을 상호 분리시킬 수 있다.
한편, 슬릿 절연막(76)을 스페이서 형태로 형성한 후, 슬릿(SL) 내에 도전막을 채우는 것도 가능하다. 이러한 경우, 앞서 도 1c를 참조하여 설명한 도전성 플러그(15A) 및 절연 스페이서(16A)를 형성할 수 있다. 참고로, 스페이서 형태의 슬릿 절연막(76)을 형성하기 전에 절연 스페이서(73)를 제거하는 것도 가능하다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 10a 및 도 10b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 제1 적층물(ST1), 제2 적층물(ST2), 슬릿 절연막(86, 96), 도전성 플러그(84, 94), 절연 스페이서(83, 93) 및 더미 적층물(DST)을 포함한다. 여기서, 제1 적층물(ST1)은 적층된 제1 도전막들(85A, 95A)을 포함할 수 있고, 제2 적층물(ST2)은 적층된 제2 도전막들(85B, 95B)을 포함할 수 있고, 더미 적층물(DST)은 적층된 절연막들(81, 91)을 포함할 수 있다.
도 10a를 참조하면, 슬릿 절연막(86)은 제1 라인 패턴(LP1), 제2 라인 패턴(LP2) 및 제3 라인 패턴(LP3)을 포함할 수 있다. 제1 라인 패턴(LP1)은 제1 방향(I)으로 확장되고, 제2 라인 패턴(LP2) 및 제3 라인 패턴(LP3)은 제2 방향(Ⅱ)으로 확장될 수 있다. 여기서, 제3 라인 패턴(LP3)은 제1 라인 패턴(LP1)의 끝단(EP)과 제2 라인 패턴(LP2)의 사이에 위치될 수 있다. 제2 라인 패턴(LP2)의 제2 방향(Ⅱ) 길이는 제3 라인 패턴(LP3)의 제2 방향(Ⅱ) 길이에 비해 짧을 수 있다. 또한, 제1 라인 패턴(LP1)의 끝단(EP)은 더미 적층물(DST)의 내부로 돌출될 수 있다.
절연 스페이서(83)는 슬릿 절연막(86)의 끝단(EP)을 감싸고 나머지 영역을 노출시키도록 형성될 수 있다. 예를 들어, 절연 스페이서(83)는 제1 라인 패턴(LP1)의 끝단(EP) 및 제3 라인 패턴(LP3)을 감싸고 제1 라인 패턴(LP1)의 나머지 영역 및 제2 라인 패턴(LP2)을 노출시키도록 형성될 수 있다.
도 10b를 참조하면, 슬릿 절연막(96)은 제1 라인 패턴(LP1) 및 제2 라인 패턴(LP2)을 포함한다. 제1 라인 패턴(LP1)은 제1 방향(I)으로 확장되고, 제2 라인 패턴(LP2)은 제2 방향(Ⅱ)으로 확장될 수 있다. 여기서, 제1 라인 패턴(LP1)의 끝단(EP)은 더미 적층물(DST)의 내부로 돌출될 수 있다.
절연 스페이서(93)는 슬릿 절연막(96)의 끝단(EP)을 감싸고 나머지 영역을 노출시키도록 형성될 수 있다. 예를 들어, 절연 스페이서(93)는 제1 라인 패턴(LP1)의 끝단(EP)을 감싸고 제1 라인 패턴(LP1)의 나머지 영역 및 제2 라인 패턴(LP2)을 노출시키도록 형성될 수 있다.
도 11a 내지 도 11d는 본 발명의 일 실시예에 따른 도전성 플러그 및 슬릿 절연막의 변형 예를 나타낸 도면이다.
도 11a를 참조하면, 슬릿 절연막(106)이 제1 방향(I)으로 확장되고, 복수 개의 도전성 플러그들(104A, 104B)과 연결된다. 슬릿 절연막(106)은 제1 도전성 플러그(104A)와 제2 도전성 플러그(104B)의 사이에 위치될 수 있다. 제1 절연 스페이서(103A)는 제1 도전성 플러그(104A)의 일부를 감싸도록 형성되고, 제2 절연 스페이서(103B)는 제2 도전성 플러그(104B)의 일부를 감싸도록 형성될 수 있다.
제1 도전성 플러그(104A)는 제1 방향(I)으로 확장된 제1 라인 패턴(L1) 및 제2 방향(Ⅱ)으로 돌출된 복수의 제1 돌출부들(P1)을 포함한다. 제1 돌출부들(P1)은 제1 라인 패턴(L1)과 슬릿 절연막(106)의 사이에 위치되고, 슬릿 절연막(106)의 내부로 돌출된다.
제2 도전성 플러그(104B)는 제1 방향(I)으로 확장된 제2 라인 패턴(L2) 및 제2 방향(Ⅱ)으로 돌출된 복수의 제2 돌출부들(P2)을 포함한다. 제2 돌출부들(P2)은 제2 라인 패턴(L2)과 슬릿 절연막(106)의 사이에 위치되고, 슬릿 절연막(106)의 내부로 돌출된다.
제1 라인 패턴(L1)과 제2 라인 패턴(L2)은 제1 방향(I)으로 평행하게 확장될 수 있다. 제1 돌출부들(P1)과 제2 돌출부들(P2)은 서로 엇갈리게 배열될 수 있다.
도 11b를 참조하면, 슬릿 절연막(116)은 제1 방향(I)으로 확장된 복수의 라인 패턴들(LP1~LP3) 및 이들을 서로 연결시키는 연결 패턴들(CP1, CP2)을 포함할 수 있다.
제1 라인 패턴(LP1)은 제2 라인 패턴(LP2) 및 제3 라인 패턴(LP3)에 비해, 제1 방향(I)으로 긴 길이를 가질 수 있다. 제1 라인 패턴(LP1)은 제2 라인 패턴(LP2) 및 제3 라인 패턴(LP3)에 비해, 제2 방향(Ⅱ)으로 넓은 폭을 가질 수 있다.
제1 라인 패턴(LP1)과 제2 라인 패턴(LP2)은 제1 연결 패턴(CP1)에 의해 연결될 수 있다. 제1 라인 패턴(LP1)과 제3 라인 패턴(LP3)은 제2 연결 패턴(CP2)에 의해 연결될 수 있다.
제1 절연 스페이서(113A)는 제2 라인 패턴(LP2) 및 제1 연결 패턴(CP1)을 감싸도록 형성될 수 있다. 제2 절연 스페이서(113B)는 제3 라인 패턴(LP3) 및 제2 연결 패턴(CP2)을 감싸도록 형성될 수 있다.
도 11c를 참조하면, 도전성 플러그(124)는 제1 방향(I)으로 확장된 복수의 라인 패턴들(L1~L3) 및 이들을 서로 연결시키는 연결 패턴들(C1, C2)을 포함할 수 있다. 제1 라인 패턴(L1)은 제2 라인 패턴(L2) 및 제3 라인 패턴(L3)에 비해, 제1 방향(I)으로 긴 길이를 가질 수 있다. 제1 라인 패턴(L1)은 제2 라인 패턴(L2) 및 제3 라인 패턴(L3)에 비해, 제2 방향(Ⅱ)으로 넓은 폭을 가질 수 있다. 제1 라인 패턴(L1)과 제2 라인 패턴(L2)은 제1 연결 패턴(C1)에 의해 연결될 수 있다. 제1 라인 패턴(L1)과 제3 라인 패턴(L3)은 제2 연결 패턴(C2)에 의해 연결될 수 있다. 절연 스페이서(123)는 제1 라인 패턴(L1), 제2 라인 패턴(L2), 제3 라인 패턴(L3), 제1 연결 패턴(C1) 및 제2 연결 패턴(C2)을 감싸도록 형성될 수 있다.
도 11d는 도 11a와 유사하되, 제1 돌출부들(P1)과 제2 돌출부들(P2)이 서로 대응되도록 배열된다. 제1 도전성 플러그(104A')는 제1 방향(I)으로 확장된 제1 라인 패턴(L1) 및 제2 방향(Ⅱ)으로 돌출된 복수의 제1 돌출부들(P1)을 포함한다. 제2 도전성 플러그(104B')는 제1 방향(I)으로 확장된 제2 라인 패턴(L2) 및 제2 방향(Ⅱ)으로 돌출된 복수의 제2 돌출부들(P2)을 포함한다. 제1 절연 스페이서(103A')는 제1 도전성 플러그(104A')의 일부를 감싸도록 형성되고, 제2 절연 스페이서(103B')는 제2 도전성 플러그(104B')의 일부를 감싸도록 형성될 수 있다.
참고로, 도 11d의 구조는 앞서 설명한 도 11b, 도 11c와 유사한 방식으로 변형될 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 내지 도 11d를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 11d를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200)는 제1 적층물; 제2 적층물; 상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 제1 방향으로 확장된 슬릿 절연막; 상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 상기 슬릿 절연막의 내부로 돌출된 제1 돌출부를 포함하는 도전성 플러그; 및 상기 도전성 플러그의 측벽을 감싸는 절연 스페이서를 포함하도록 구성될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus)프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 내지 도 11d를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 11d를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200')는 제1 적층물; 제2 적층물; 상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 제1 방향으로 확장된 슬릿 절연막; 상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 상기 슬릿 절연막의 내부로 돌출된 제1 돌출부를 포함하는 도전성 플러그; 및 상기 도전성 플러그의 측벽을 감싸는 절연 스페이서를 포함하도록 구성될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 내지 도 11d를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 11d를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(2100)는 제1 적층물; 제2 적층물; 상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 제1 방향으로 확장된 슬릿 절연막; 상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 상기 슬릿 절연막의 내부로 돌출된 제1 돌출부를 포함하는 도전성 플러그; 및 상기 도전성 플러그의 측벽을 감싸는 절연 스페이서를 포함하도록 구성될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 13을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable MultimediaPlayer), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audiorecorder), 디지털 음성 재생기(digital audioplayer), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 15는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 내지 도 11d를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 11d를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(3500)는 제1 적층물; 제2 적층물; 상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 제1 방향으로 확장된 슬릿 절연막; 상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 상기 슬릿 절연막의 내부로 돌출된 제1 돌출부를 포함하는 도전성 플러그; 및 상기 도전성 플러그의 측벽을 감싸는 절연 스페이서를 포함하도록 구성될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 분리 패턴 11A: 제1 도전막
11B: 제2 도전막 12A: 제1 절연막
12B: 제2 절연막 12C: 제4 절연막
13: 제1 콘택 플러그 14: 제3 절연막
15: 도전성 플러그 16: 절연 스페이서
17: 지지 플러그 18: 지지 스페이서
19: 제2 콘택 플러그 20: 제1 기판
20A: 제2 기판 21:게이트 절연막
22: 게이트 전극 23: 정션
24: 소자분리막 25: 배선
26: 콘택 플러그 27: 층간절연막
28: 콘택 스페이서 29: 패드 구조

Claims (36)

  1. 제1 적층물;
    제2 적층물;
    상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 제1 방향으로 확장된 슬릿 절연막;
    상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 상기 슬릿 절연막의 내부로 돌출된 제1 돌출부를 포함하는 도전성 플러그; 및
    상기 도전성 플러그의 측벽을 감싸는 절연 스페이서
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 절연 스페이서는 상기 도전성 플러그의 측벽 중 상기 슬릿 절연막과 중첩된 영역을 제외한 나머지 영역을 감싸는
    반도체 장치.
  3. 제1항에 있어서,
    상기 제1 적층물과 상기 제2 적층물은 상기 슬릿 절연막, 상기 도전성 플러그 및 상기 절연 스페이서에 의해 상호 전기적으로 분리된
    반도체 장치.
  4. 제1항에 있어서,
    상기 제1 적층물과 상기 제2 적층물의 사이에 위치된 더미 적층물을 더 포함하고,
    상기 도전성 플러그 및 상기 절연 스페이서는 상기 슬릿 절연막과 상기 더미 적층물의 사이에 위치된
    반도체 장치.
  5. 제4항에 있어서,
    상기 도전성 플러그는 상기 더미 적층물의 내부로 돌출된 제2 돌출부를 포함하는
    반도체 장치.
  6. 제5항에 있어서,
    상기 절연 스페이서는 상기 제1 돌출부를 노출시키고 상기 제2 돌출부를 감싸는
    반도체 장치.

  7. 제1항에 있어서,
    상기 도전성 플러그는 상기 제1 방향과 교차된 제2 방향으로 확장된 라인 패턴 및 상기 라인 패턴으로부터 돌출된 상기 제1 돌출부를 포함하는
    반도체 장치.
  8. 제1항에 있어서,
    상기 도전성 플러그는 상기 제1 방향과 교차된 제2 방향으로 확장된 라인 패턴, 상기 라인 패턴의 양측에서 상기 제1 방향으로 돌출된 상기 제1 돌출부 및 제2 돌출부를 포함하는
    반도체 장치.
  9. 제1항에 있어서,
    상기 도전성 플러그는 상기 제1 방향으로 확장된 라인 패턴, 상기 제1 방향과 교차된 제2 방향으로 돌출된 상기 제1 돌출부를 포함하는
    반도체 장치.
  10. 제1항에 있어서,
    상기 슬릿 절연막은 상기 제1 방향으로 확장된 라인 패턴을 포함하고, 상기 라인 패턴의 끝단이 나머지 영역에 비해 넓은 폭을 갖고, 상기 제1 돌출부가 상기 끝단의 내부로 돌출된
    반도체 장치.
  11. 제1항에 있어서,
    상기 도전성 플러그는 상부에 비해 하부의 폭이 좁은 단면을 갖는
    반도체 장치.
  12. 제1항에 있어서,
    상기 도전성 플러그는 지지체인
    반도체 장치.
  13. 제1항에 있어서,
    상기 도전성 플러그는 T 형태의 평면을 갖는
    반도체 장치.
  14. 제1항에 있어서,
    상기 도전성 플러그는 크로스 형태의 평면을 갖는
    반도체 장치.
  15. 제1항에 있어서,
    상기 도전성 플러그는 라인 형태를 갖는
    반도체 장치.
  16. 교대로 적층된 제1 도전막들 및 제1 절연막들을 포함하는 제1 적층물;
    교대로 적층된 제2 도전막들 및 제2 절연막들을 포함하는 제2 적층물;
    상기 제1 적층물과 상기 제2 적층물의 사이에 위치된 슬릿 절연막; 및
    상기 슬릿 절연막의 일부를 감싸고 나머지 영역은 노출시키는 절연 스페이서
    를 포함하는 반도체 장치.
  17. 제16항에 있어서,
    상기 슬릿 절연막은 제1 방향으로 확장된 제1 라인 패턴 및 상기 제1 방향과 교차된 제2 방향으로 확장된 제2 라인 패턴을 포함하는
    반도체 장치.
  18. 제17항에 있어서,
    상기 절연 스페이서는 상기 제1 라인 패턴의 끝단을 감싸고, 상기 제1 라인 패턴의 나머지 영역 및 상기 제2 라인 패턴을 노출시키는
    반도체 장치.
  19. 제18항에 있어서,
    상기 제1 라인 패턴의 끝단은 상기 나머지 영역에 비해 상기 제2 방향으로 넓은 폭을 갖는
    반도체 장치.
  20. 제16항에 있어서,
    상기 슬릿 절연막은 제1 방향으로 확장된 제1 라인 패턴, 상기 제1 방향과 교차된 제2 방향으로 확장된 제2 라인 패턴 및 상기 제2 방향으로 확장되고 상기 제2 라인 패턴과 상기 제1 라인 패턴의 끝단의 사이에 위치된 제3 라인 패턴을 포함하는
    반도체 장치.
  21. 제20항에 있어서,
    상기 절연 스페이서는 상기 제1 라인 패턴의 끝단 및 상기 제3 라인 패턴을 감싸고 상기 제1 라인 패턴의 나머지 영역 및 상기 제2 라인 패턴을 노출시키는
    반도체 장치.
  22. 제20항에 있어서,
    상기 제3 라인 패턴은 상기 제2 라인 패턴에 비해 상기 제2 방향으로 긴 길이를 갖는
    반도체 장치.
  23. 제16항에 있어서,
    상기 슬릿 절연막은 제1 방향으로 확장된 제1 내지 제3 라인 패턴들, 상기 제1 라인 패턴과 상기 제2 라인 패턴을 상호 연결시키는 제1 연결 패턴들 및 상기 제1 라인 패턴과 상기 제3 라인 패턴을 상호 연결시키는 제2 연결 패턴들을 포함하는
    반도체 장치.
  24. 제16항에 있어서,
    상기 절연 스페이서는 상기 제2 라인 패턴, 상기 제3 라인 패턴, 상기 제1 연결 패턴들 및 상기 제2 연결 패턴들을 감싸고 상기 제1 라인 패턴을 노출시키는
    반도체 장치.
  25. 제16항에 있어서,
    상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 교대로 적층된 제3 절연막들 및 제4 절연막들을 포함하는 더미 적층물
    을 더 포함하는 반도체 장치.
  26. 제25항에 있어서,
    상기 슬릿 절연막의 일부가 상기 더미 적층물의 내부로 돌출된
    반도체 장치.
  27. 제25항에 있어서,
    상기 슬릿 절연막, 상기 절연 스페이서 및 상기 더미 적층물에 의해 상기 제1 적층물과 상기 제2 적층물이 서로 전기적으로 분리된
    반도체 장치.
  28. 적층물을 형성하는 단계;
    적층물을 관통하는 도전성 플러그 및 상기 도전성 플러그의 측벽을 감싸는 절연 스페이서를 형성하는 단계;
    상기 적층물 및 상기 절연 스페이서를 관통하고, 상기 도전성 플러그를 노출시키는 슬릿을 형성하는 단계;
    상기 슬릿 내에 슬릿 절연막을 형성하는 단계
    를 포함하고,
    상기 슬릿을 형성할 때, 상기 도전성 플러그가 상기 슬릿의 내부로 돌출되는
    반도체 장치의 제조 방법.
  29. 제28항에 있어서,
    상기 슬릿 절연막을 형성하기 전에, 상기 슬릿을 통해 상기 도전성 플러그를 제거하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  30. 제29항에 있어서,
    상기 슬릿 절연막은 상기 도전성 플러그가 제거된 영역 및 상기 슬릿 내에 형성되는
    반도체 장치의 제조 방법.
  31. 제30항에 있어서,
    스페이서 형태로 상기 슬릿 절연막을 형성한 후, 상기 도전성 플러그가 제거된 영역 및 상기 슬릿 내에 도전막을 형성하는
    반도체 장치의 제조 방법.
  32. 제28항에 있어서,
    상기 슬릿을 형성하는 단계는,
    상기 적층물 상에, 슬릿이 형성될 영역, 상기 절연 스페이서의 일부 및 상기 도전성 플러그의 일부를 노출시키는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴 및 상기 도전성 플러그를 식각 배리어로 이용하여, 상기 슬릿을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  33. 제32항에 있어서,
    상기 절연 스페이서 중 상기 개구부를 통해 노출된 영역이 식각되는
    반도체 장치의 제조 방법.
  34. 제28항에 있어서,
    상기 적층물은 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하고,
    상기 슬릿을 통해 상기 제1 물질막들을 제3 물질막들로 대체하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  35. 제34항에 있어서,
    상기 제1 물질막들을 상기 제3 물질막들로 대체하는 단계는,
    상기 슬릿을 통해 상기 제1 물질막들을 제거하여 개구부들을 형성하는 단계; 및
    상기 개구부들 내에 제3 물질막들을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  36. 제35항에 있어서,
    상기 개구부들을 형성할 때, 상기 도전성 플러그가 상기 제2 물질막들을 지지하는
    반도체 장치의 제조 방법.
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