KR20210087818A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치는 하부 배선; 상기 하부 배선 상의 소스 구조; 상기 소스 구조 상의 적층물; 상기 적층물을 관통하는 제1 슬릿 구조; 상기 적층물을 관통하는 제2 슬릿 구조; 상기 제1 슬릿 구조와 제1 방향으로 이웃하고, 상기 소스 구조를 관통하고 상기 하부 배선과 전기적으로 연결된 콘택 플러그를 포함할 수 있고, 상기 제1 슬릿 구조와 상기 제2 슬릿 구조는 상기 제1 방향과 교차된 제2 방향으로 제1 거리 이격되고, 상기 제1 슬릿 구조와 상기 콘택 플러그는 상기 제1 방향으로 제2 거리 이격되고, 상기 제2 거리는 상기 제1 거리에 비해 클 수 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 하부 배선; 상기 하부 배선 상의 소스 구조; 상기 소스 구조 상의 적층물; 상기 적층물을 관통하는 제1 슬릿 구조; 상기 적층물을 관통하는 제2 슬릿 구조; 상기 제1 슬릿 구조와 제1 방향으로 이웃하고, 상기 소스 구조를 관통하고 상기 하부 배선과 전기적으로 연결된 콘택 플러그를 포함할 수 있고, 상기 제1 슬릿 구조와 상기 제2 슬릿 구조는 상기 제1 방향과 교차된 제2 방향으로 제1 거리 이격되고, 상기 제1 슬릿 구조와 상기 콘택 플러그는 상기 제1 방향으로 제2 거리 이격되고, 상기 제2 거리는 상기 제1 거리에 비해 클 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 하부 배선; 상기 하부 배선 상의 소스 구조; 상기 소스 구조 상의 적층물; 상기 적층물을 관통하는 제1 관통부 및 상기 제1 관통부의 측벽으로부터 상기 소스 구조의 내부로 돌출된 제1 돌출부를 포함하는 제1 슬릿 구조; 및 상기 소스 구조를 관통하여 상기 하부 배선과 전기적으로 연결되고, 상기 제1 돌출부로부터 이격된 콘택 플러그를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 배선을 형성하는 단계; 상기 배선 상에 희생막 및 제1 소스막을 포함하는 소스 구조를 형성하는 단계; 상기 소스 구조를 관통하고, 상기 배선과 전기적으로 연결된 콘택 플러그를 형성하는 단계; 상기 소스 구조 상에 적층물을 형성하는 단계; 상기 적층물을 관통하는 제1 슬릿을 형성하는 단계; 상기 적층물을 관통하는 제2 슬릿을 형성하는 단계; 및 상기 제1 슬릿을 통해 상기 희생막을 제2 소스막으로 대체하는 단계를 포함할 수 있고, 상기 제1 슬릿과 상기 제2 슬릿은 제1 거리 이격되고, 상기 제1 슬릿과 상기 콘택 플러그는 제2 거리 이격되고, 상기 제2 거리가 상기 제1 거리에 비해 클 수 있다.
안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한, 반도체 장치를 제조함에 있어서, 공정의 난이도를 낮추고 절차를 간소화하고 비용을 절감할 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 4a 내지 도 10a, 도 4b 내지 도 10b, 도 6c 내지 도 10c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 11a 내지 도 11e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 12a 내지 도 12f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 15는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 16은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다. 도 1a는 평면도이고, 도 1b 및 도 1c는 도 1a의 A-A' 단면도이고 도 1d는 도 1a의 C-C' 단면도이다.
도 1a, 도 1b 및 도 1d를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 소스 구조(S1), 적층물(ST), 제1 슬릿 구조(SLI1) 및 제2 콘택 플러그(CP2)를 포함할 수 있다. 또한, 반도체 장치는 배선(UM), 제2 슬릿 구조(SLI2), 제1 콘택 플러그(CP1), 채널 구조(CH), 기판(10), 트랜지스터(TR) 또는 층간절연막(5) 중 적어도 하나를 더 포함할 수 있다.
적층물(ST)은 교대로 적층된 도전막들(11) 및 절연막들(12)을 포함할 수 있다. 도전막들(11)은 워드라인, 선택 라인 등일 수 있다. 도전막들(11)은 폴리실리콘을 포함하거나, 텅스텐 등의 금속을 포함하거나, 이들을 조합하여 포함할 수 있다. 절연막들(12)은 도전막들(11)을 상호 절연시키기 위한 것이다. 절연막들(12)은 산화물, 질화물 등의 절연 물질을 포함할 수 있다. 또한, 적층물(ST)은 도전막들(11)과 절연막들(12)의 사이에 개재된 메모리막(13)을 더 포함할 수 있다. 메모리막(13)은 터널절연막, 데이터 저장막 또는 전하차단막 중 적어도 하나를 포함할 수 있다. 데이터 저장막은 플로팅 게이트, 전하 트랩 물질, 질화물, 나노 구조, 가변 저항 물질, 상변화 물질 등을 포함할 수 있다.
제1 슬릿 구조(SLI1)는 적층물(ST)을 관통하고 제1 방향(I)으로 확장될 수 있다. 제2 슬릿 구조(SLI2)는 적층물(ST)을 관통하고 제1 방향(I)으로 확장될 수 있다. 제1 슬릿 구조(SLI1)와 제2 슬릿 구조(SLI2)는 제2 방향(Ⅱ)으로 이웃할 수 있다. 제2 방향(Ⅱ)으로 이웃한 제2 슬릿 구조들(SLI2)의 사이에 제1 슬릿 구조(SLI1)가 위치될 수 있다. 여기서, 제2 방향(Ⅱ)은 제1 방향(I)과 교차된 방향일 수 있다.
제1 슬릿 구조(SLI) 또는 제2 슬릿 구조들(SLI2)은 산화물, 질화물 등의 절연 물질을 포함할 수 있다. 또한, 제1 슬릿 구조(SLI) 또는 제2 슬릿 구조들(SLI2)은 소스 구조(S1)와 전기적으로 연결된 소스 콘택 구조(22)를 포함할 수 있다. 예를 들어, 제1 슬릿 구조(SLI)는 소스 콘택 구조(22) 및 소스 콘택 구조(22)의 측벽에 형성된 절연 스페이서(21)를 포함할 수 있다. 절연 스페이서(21)는 소스 콘택 구조(22)와 도전막들(11)을 절연시킬 수 있다.
채널 구조(CH)는 적층물(ST)을 관통하고 소스 구조(S1)와 연결될 수 있다. 채널 구조(CH)는 제1 슬릿 구조(SLI1)와 제2 슬릿 구조(SLI2)의 사이에 위치될 수 있다. 채널 구조(CH)는 채널막(34)을 포함할 수 있고, 메모리막(33), 갭필막(35) 등을 더 포함할 수 있다. 메모리막(33)은 터널절연막, 데이터 저장막 또는 전하차단막 중 적어도 하나를 포함할 수 있다. 데이터 저장막은 플로팅 게이트, 플로팅 게이트, 전하 트랩 물질, 질화물, 나노 구조, 가변 저항 물질, 상변화 물질 등을 포함할 수 있다.
채널 구조(CH)와 도전막들(11)이 교차된 위치에 메모리 셀, 선택 트랜지스터 등이 위치될 수 있다. 채널 구조(CH)를 공유하는 메모리 셀들 및 선택 트랜지스터들이 하나의 메모리 스트링을 구성할 수 있다. 예를 들어, 메모리 스트링은 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다.
소스 구조(S1)는 기판(10)과 적층물(ST)의 사이에 위치될 수 있다. 소스 구조(S1)는 단일막 또는 다층막일 수 있다. 소스 구조(S1)는 제3 소스막(18)을 포함할 수 있고, 제1 소스막(16) 또는 제2 소스막(17)을 더 포함할 수 있다. 제3 소스막(18)은 제1 소스막(16)과 제2 소스막(17)의 사이에 개재될 수 있다. 또한, 소스 구조(S1)는 제1 소스막(16)과 제2 소스막(17)의 사이에 개재된 희생막(19)을 더 포함할 수 있다. 소스 구조(S1)는 폴리실리콘을 포함하거나, 텅스텐과 같은 금속을 포함하거나, 이들을 조합하여 포함할 수 있다.
제1 슬릿 구조(SLI1) 또는 제2 슬릿 구조(SLI2)는 적층물(ST)을 관통하여 소스 구조(S1)의 내부로 확장될 수 있다. 예를 들어, 제1 슬릿 구조(SLI1) 또는 제2 슬릿 구조(SLI2)는 제2 소스막(17) 및 제3 소스막(18)을 관통하고, 제1 소스막(16)과 접할 수 있다.
제2 콘택 플러그(CP2)는 배선(UM)과 소스 구조(S1)를 전기적으로 연결시킬 수 있다. 제2 콘택 플러그(CP2)는 적층물(ST)과 배선(UM)의 사이에 위치될 수 있다. 제2 콘택 플러그(CP2)는 소스 구조(S1)를 관통할 수 있고, 소스 구조(S1)와 접할 수 있다. 소스 구조(S1)는 제2 콘택 플러그(CP2), 배선(UM) 및 제1 콘택 플러그(CP1)를 통해 제2 콘택 플러그(CP2)기판(10)과 전기적으로 연결될 수 있다.
제2 콘택 플러그(CP2)는 제2 소스막(17), 희생막(19) 및 제1 소스막(16)을 관통할 수 있다. 제2 콘택 플러그(CP2)는 제3 소스막(18)으로부터 이격하여 위치될 수 있고, 제2 콘택 플러그(CP2)과 제3 소스막(18)의 사이에 희생막(19)이 개재될 수 있다.
제2 콘택 플러그(CP2)는 제1 슬릿 구조(SLI1)와 제1 방향(I)으로 이격되어 위치될 수 있다. 제1 방향(I) 및 제2 방향(Ⅱ)으로 정의된 평면에서, 제1 슬릿 구조(SLI1)와 제2 슬릿 구조(SLI2)는 제2 방향(Ⅱ)으로 제1 거리(D1) 이격될 수 있다. 제1 거리(D1)는 제1 슬릿 구조(SLI1)의 중심에서부터 제2 슬릿 구조(SLI2)의 중심까지의 거리이거나, 제1 슬릿 구조(SLI1)의 엣지부터 제2 슬릿 구조(SLI2)의 엣지까지의 거리일 수 있다. 상기 평면에서, 제1 슬릿 구조(SLI1)와 제2 콘택 플러그(CP2)은 제1 방향(I)으로 제2 거리(D2) 이격될 수 있다. 제2 거리(D2)는 제1 슬릿 구조(SLI1)의 엣지로부터 제2 콘택 플러그(CP2)의 엣지까지의 거리일 수 있다. 여기서, 제2 거리(D2)는 제1 거리(D1)에 비해 큰 값을 가질 수 있다. 제2 거리(D2)는 제1 거리(D1)의 2배 이상일 수 있다.
기판(10)과 소스 구조(S1)의 사이에 층간절연막(5)이 개재될 수 있다. 층간절연막(5) 내에 주변 회로 및 주변 회로와 전기적으로 연결된 인터커넥션 구조가 위치될 수 있다. 주변 회로는 메모리 스트링을 구동하기 위한 것으로, 기판(10) 상에 위치될 수 있다. 주변 회로는 트랜지스터(TR), 캐패시터, 레지스터, 증폭기, 디코더, 전압 발생기 등을 포함할 수 있다. 트랜지스터(TR)는 게이트 절연막(1) 및 게이트 전극(2)을 포함할 수 있다. 게이트 전극(2) 양측의 기판(10) 내에 정션(3)이 형성될 수 있다. 또한, 기판(10) 내에 소자분리막(4)이 형성될 수 있다.
인터커넥션 구조는 제2 콘택 플러그(CP2), 배선(UM) 또는 제1 콘택 플러그(CP1) 중 적어도 하나를 포함할 수 있다. 제1 콘택 플러그(CP1)는 기판(10)과 배선(UM)의 사이에 위치될 수 있다. 제1 콘택 플러그(CP1)는 주변 회로와 전기적으로 연결되거나, 기판(10)의 정션(3)과 전기적으로 연결될 수 있다.
제2 콘택 플러그(CP2)는 디스차지 콘택 플러그일 수 있다. 소스 구조(S1) 내에 존재하는 전하가 제2 콘택 플러그(CP2), 배선(UM) 및 제1 콘택 플러그(CP1)를 통해 기판(10)으로 방출될 수 있다. 따라서, 소스 구조(S1) 내에 전하가 축적되지 않고, 축적된 전하로 인해 반도체 장치가 손상되는 것을 방지할 수 있다.
도 1c는 도 1b와 유사하되, 제1 슬릿 구조(SLI1')가 제1 돌출부(P1)를 포함하는 경우를 나타낸다. 도 1a 및 도 1c를 참조하면, 제1 슬릿 구조(SLI1')는 제1 관통부(T1) 및 제1 돌출부(P1)를 포함할 수 있다. 제1 관통부(T1)는 적층물(ST) 및 소스 구조(S1')를 관통할 수 있다. 제1 돌출부(P1)는 제1 관통부(T1)의 측벽으로부터 소스 구조(S1')의 내부로 돌출될 수 있다. 제2 콘택 플러그(CP2)는 제1 돌출부(P1)로부터 이격될 수 있다. 제2 콘택 플러그(CP2)와 제1 돌출부(P1)의 사이에 희생막(19) 및 제1 소스막(16)이 개재될 수 있다. 본 도면에는 도시되지 않았으나, 제1 슬릿 구조(SLI1')는 제1 돌출부(P1) 내에 위치된 보이드를 포함할 수 있다.
제1 슬릿 구조(SLI1')는 절연 스페이서 및 소스 콘택 구조를 포함할 수 있다. 절연 스페이서는 관통부(21B) 및 관통부(21B)의 측벽으로부터 돌출된 돌출부(21A)를 포함할 수 있다. 소스 콘택 구조는 관통부(22B) 및 관통부(22B)의 측벽으로부터 돌출된 돌출부(22A)를 포함할 수 있다. 본 도면에는 도시되지 않았으나, 제1 슬릿 구조(SLI1')는 돌출부(22A) 내에 위치된 보이드를 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 제2 콘택 플러그(CP2)가 제1 슬릿 구조(SLI1) 또는 제1 슬릿 구조(SLI1')의 제1 돌출부(P1)로부터 충분히 이격되어 위치될 수 있다. 제2 콘택 플러그(CP2)따라서, 제조 과정에서 제2 콘택 플러그(CP2)가 노출되거나 손상되는 것을 방지할 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다. 도 2a는 평면도이고, 도 2b 및 도 2c는 도 2a의 A-A' 단면도이다. 이하 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 소스 구조(S2), 적층물(ST), 제1 슬릿 구조(SLI1) 및 제2 콘택 플러그(CP2)를 포함할 수 있다. 또한, 반도체 장치는 배선(UM), 제2 슬릿 구조(SLI2), 제3 슬릿 구조(SLI3), 제1 콘택 플러그(CP1), 채널 구조(CH), 기판(10), 트랜지스터(TR) 또는 층간절연막(5) 중 적어도 하나를 더 포함할 수 있다.
제3 슬릿 구조(SLI3)는 적층물(ST)을 관통하고, 제1 슬릿 구조(SLI1)과 교차할 수 있다. 제3 슬릿 구조(SLI3)의 형태는 다양하게 변경될 수 있다. 제1 방향(I) 및 제2 방향(Ⅱ)으로 정의된 평면에서, 제3 슬릿 구조(SLI3)는 섬 형태를 갖거나, 제2 방향(Ⅱ)으로 확장된 라인 형태를 갖거나, C 형태를 가질 수 있다. 또한, 제3 슬릿 구조(SLI3)는 제1 방향(I)으로 돌출된 적어도 하나의 돌출부를 포함할 수 있다. 제2 방향(Ⅱ)으로 이웃한 제2 슬릿 구조들(SLI2)의 사이에 제1 슬릿 구조(SLI1) 및 제3 슬릿 구조(SLI3)가 위치될 수 있다.
제1 슬릿 구조(SLI1)는 제3 슬릿 구조(SLI3)와 중첩된 부분(P)을 포함할 수 있다. 평면에서, 제1 슬릿 구조(SLI1)가 제3 슬릿 구조(SLI3)의 내부로 돌출될 수 있다. 단면에서, 제3 슬릿 구조(SLI3)는 소스 구조(S2) 내로 돌출될 수 있다. 예를 들어, 제3 슬릿 구조(SLI3)는 제2 소스막(17)을 관통하고, 제3 소스막(18)과 접할 수 있다. 제3 슬릿 구조(SLI3)는 제1 슬릿 구조(SLI1) 또는 제2 슬릿 구조(SLI2)에 비해 얕은 깊이를 가질 수 있다.
도 2c는 도 2b와 유사하되, 제1 슬릿 구조(SLI1')가 제1 돌출부(P1)를 포함하는 경우를 나타낸다. 도 2a 및 도 2c를 참조하면, 제1 슬릿 구조(SLI1')는 제1 관통부(T1) 및 제1 돌출부(P1)를 포함할 수 있다. 절연 스페이서는 관통부(21B) 및 돌출부(21A)를 포함할 수 있다. 소스 콘택 구조는 관통부(22B) 및 돌출부(22A)를 포함할 수 있다. 콘택 플러그(CP1)는 제1 돌출부(P1)로부터 이격될 수 있다. 제2 콘택 플러그(CP2)와 제1 돌출부(P1)의 사이에 희생막(19) 및 제1 소스막(16)이 개재될 수 있다.
전술한 바와 같은 구조에 따르면, 제1 슬릿 구조(SLI1')와 제3 슬릿 구조(SLI3)가 중첩된다. 또한, 중첩 부분(P) 또는 그 주변에 제1 돌출부(P1)가 위치될 수 있다. 제2 콘택 플러그(CP2)가 제1 슬릿 구조(SLI1) 또는 제1 슬릿 구조(SLI1')의 제1 돌출부(P1)로부터 충분히 이격되어 위치되므로, 제조 과정에서 제2 콘택 플러그(CP2)가 노출되거나 손상되는 것을 방지할 수 있다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다. 도 3a는 평면도이고, 도 3b 및 도 3c는 도 3a의 B-B' 단면도이다. 이하 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a 및 도 3b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 소스 구조(S3), 적층물(ST), 제1 슬릿 구조(SLI1) 및 제2 콘택 플러그(CP2)를 포함할 수 있다. 반도체 장치는 배선(UM), 제2 슬릿 구조(SLI2), 제1 콘택 플러그(CP1), 채널 구조(CH), 분리막(15), 기판(10), 트랜지스터(TR) 또는 층간절연막(5) 중 적어도 하나를 더 포함할 수 있다. 또한, 본 도면에는 도시되지 않았으나, 반도체 장치는 제3 슬릿 구조(도 2a 참조)를 더 포함할 수 있다.
제2 슬릿 구조(SLI2)는 소스 콘택 구조(24) 및 소스 콘택 구조(24)의 측벽에 형성된 절연 스페이서(23)를 포함할 수 있다. 절연 스페이서(23)는 소스 콘택 구조(24)와 도전막들(11)을 절연시킬 수 있다.
분리막(15)은 제2 슬릿 구조(SLI2)와 제2 콘택 플러그(CP2)의 사이에 위치될 수 있다. 분리막(15)은 제1 방향(I)으로 확장될 수 있다. 분리막(15)은 소스 구조(S3)와 실질적으로 동일한 레벨에 위치될 수 있다. 분리막(15)은 산화물, 질화물 등의 절연 물질을 포함할 수 있다.
제2 콘택 플러그(CP2)는 제2 슬릿 구조(SLI2)와 제2 방향(Ⅱ)으로 이격되어 위치될 수 있다. 제1 방향(I) 및 제2 방향(Ⅱ)으로 정의된 평면에서, 제1 슬릿 구조(SLI1)와 제2 슬릿 구조(SLI2)는 제2 방향(Ⅱ)으로 제1 거리(D1) 이격될 수 있다. 상기 평면에서, 분리막(15)의 엣지와 제2 콘택 플러그(CP2)는 제3 거리(D3) 이격될 수 있다. 제3 거리(D3)는 분리막(15)의 엣지로부터 제2 콘택 플러그(CP2)의 엣지까지의 거리일 수 있다. 여기서, 제3 거리(D3)는 제1 거리(D1)에 비해 큰 값을 가질 수 있다. 제3 거리(D3)는 제1 거리(D1)의 2배 이상일 수 있다.
도 3c는 도 3b와 유사하되, 제2 슬릿 구조(SLI2')가 제2 돌출부(P2)를 포함하는 경우를 나타낸다. 도 3a 및 도 3c를 참조하면, 제2 슬릿 구조(SLI2')는 제2 관통부(T2) 및 제2 돌출부(P2)를 포함할 수 있다. 제2 관통부(T2)는 적층물(ST) 및 소스 구조(S3')를 관통할 수 있다. 제2 돌출부(P2)는 제2 관통부(T2)의 측벽으로부터 소스 구조(S3')의 내부로 돌출될 수 있다. 제2 콘택 플러그(CP2)는 제2 돌출부(P2)로부터 이격될 수 있다. 제2 콘택 플러그(CP2)와 제2 돌출부(P2)의 사이에 분리막(15), 희생막(19) 및 제1 소스막(16)이 개재될 수 있다.
제2 슬릿 구조(SLI2')는 절연 스페이서 및 소스 콘택 구조를 포함할 수 있다. 절연 스페이서는 관통부(23B) 및 관통부(23B)의 측벽으로부터 돌출된 돌출부(23A)를 포함할 수 있다. 소스 콘택 구조는 관통부(24B) 및 관통부(24B)의 측벽으로부터 돌출된 돌출부(24A)를 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 분리막(15)에 의해 제2 슬릿 구조(SLI2)와 제2 콘택 플러그(CP2)를 이격시키거나, 제2 슬릿 구조(SLI2')의 제2 돌출부(P2)와 제2 콘택 플러그(CP2)를 이격시킬 수 있다. 따라서, 제조 과정에서 제2 콘택 플러그(CP2)가 노출되거나 손상되는 것을 방지할 수 있다.
도 4a 내지 도 10a, 도 4b 내지 도 10b, 도 6c 내지 도 10c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 각 번호의 a도는 평면도이고, 각 번호의 b도는 a도의 A-A' 단면도이고, 각 번호의 c도는 a도의 C-C' 단면도이다.
도 4a 및 도 4b를 참조하면, 베이스(40) 상에 인터커넥션 구조 및 층간절연막(43)을 형성한다. 베이스(40)는 기판, 주변 회로 등을 포함할 수 있다. 인터커넥션 구조는 제1 콘택 플러그(41), 배선(42) 등을 포함할 수 있다. 인터커넥션 구조는 층간절연막(43) 내에 형성될 수 있고, 베이스(40)와 전기적으로 연결될 수 있다. 예를 들어, 제1 콘택 플러그(41)가 주변 회로, 기판 등과 전기적으로 연결될 수 있다. 층간절연막(43)은 단일막 또는 다층막일 수 있다.
이어서, 층간절연막(43) 상에 소스 구조(S)를 형성한다. 소스 구조(S)는 단일막 또는 다층막을 포함할 수 있다. 소스 구조(S)는 희생막(46)을 포함할 수 있다. 소스 구조(S)는 제1 소스막(44) 또는 제2 소스막(45)을 더 포함할 수 있다. 희생막(46)은 제1 소스막(44)과 제2 소스막(45)의 사이에 개재될 수 있다. 희생막(46)은 단일막이거나 다층막일 수 있다.
제1 소스막(44) 및 제2 소스막(45)은 폴리실리콘, 텅스텐 등의 도전막을 포함할 수 있다. 희생막(46)은 폴리실리콘막, 산화물, 질화물 등을 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 소스 구조(S)를 패터닝한다. 소스 구조(S)를 식각하여 트렌치를 형성한 후, 트렌치 내에 분리막(47)을 형성한다. 분리막(47)의 개수, 위치, 형태 등은 다양하게 변경될 수 있다. 분리막(47)은 소스 구조(S)를 메모리 블록 단위로 분리하기 위한 것이거나, 캐비티의 위치를 제한하기 위한 배리어일 수 있다. 메모리 블록은 소거 동작이 수행되는 단위일 수 있고, 메모리 블록은 복수의 메모리 스트링들을 포함할 수 있다.
이어서, 제2 콘택 플러그(48)를 형성한다. 예를 들어, 소스 구조(S)를 관통하고 배선(42)을 노출시키는 콘택 홀을 형성한 후, 콘택 홀 내에 도전막을 채워 제2 콘택 플러그(48)를 형성한다. 제2 콘택 플러그(48)는 소스 구조(S)를 관통할 수 있고, 배선(42)과 연결될 수 있다. 소스 구조(S)가 제2 콘택 플러그(48), 배선(42) 및 제1 콘택 플러그(41)를 통해 베이스(40)와 전기적으로 연결될 수 있다.
배선(42) 및 제2 콘택 플러그(48)의 위치는 후속 공정에서 형성되는 제1 슬릿(SL1) 또는 제2 슬릿(SL)의 위치를 고려하여 결정될 수 있다. 배선(42) 및 제2 콘택 플러그(48)는 제1 슬릿(SL1) 또는 제2 슬릿(SL2)으로 충분히 이격되도록 위치될 수 있다.
도 6a 내지 도 6c를 참조하면, 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(51) 및 제2 물질막들(52)을 포함할 수 있다. 제1 물질막들(51)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(52)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다.
제1 물질막들(51)은 제2 물질막들(52)에 대해 식각 선택비가 높은 물질을 포함한다. 일 예로, 제1 물질막들(51)은 질화물 등을 포함하는 희생막일 수 있고, 제2 물질막들(52)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제1 물질막들(51)은 폴리실리콘, 텅스텐 등을 포함하는 도전막일 수 있고, 제2 물질막들(52)은 산화물 등을 포함하는 절연막일 수 있다.
이어서, 채널 구조들(CH)을 형성한다. 채널 구조들(CH)은 적층물(ST)을 관통할 수 있다. 채널 구조들(CH)은 소스 구조(S) 내로 돌출될 수 있다. 채널 구조들(CH) 각각은 채널막(54)을 포함할 수 있고, 제1 메모리막(53) 또는 갭필막(55)을 더 포함할 수 있다. 제1 메모리막(53)은 전하차단막, 데이터저장막 또는 터널절연막 중 적어도 하나를 포함할 수 있다.
이어서, 적층물(ST)을 관통하는 제1 슬릿(SL1)을 형성한다. 제1 슬릿(SL1)은 적층물(ST)을 관통할 수 있고, 제1 방향(I)으로 확장될 수 있다. 제1 슬릿(SL1)과 제2 콘택 플러그(48)은 제1 방향(I)으로 이웃할 수 있다. 제1 슬릿(SL1)은 소스 구조(S)의 표면을 노출시키는 깊이로 형성되거나, 소스 구조(S)를 일부 관통하는 깊이로 형성될 수 있다. 제1 슬릿(SL1)은 희생막(46)을 노출시키는 깊이로 형성될 수 있다.
적층물(ST)을 관통하는 제2 슬릿(SL2)을 형성한다. 제2 슬릿(SL2)은 적층물(ST)을 관통할 수 있고, 제1 방향(I)으로 확장될 수 있다. 제2 슬릿(SL2)과 제2 콘택 플러그(48)은 제2 방향(Ⅱ)으로 이웃할 수 있다. 제1 슬릿(SL1)을 형성할 때 제2 슬릿(SL2)을 형성할 수 있다. 제2 슬릿(SL2)은 제1 슬릿(SL1)과 실질적으로 동일한 깊이를 가질 수 있다. 제2 방향(Ⅱ)으로 이웃한 제1 슬릿(SL1)과 제2 슬릿(SL2)의 사이에 채널 구조들(CH)이 위치될 수 있다.
제1 방향(I) 및 제2 방향(Ⅱ)으로 정의된 평면에서, 제1 슬릿(SL1)과 제2 슬릿(SL2)은 제2 방향(Ⅱ)으로 제1 거리(D1) 이격될 수 있다. 상기 평면에서, 제1 슬릿(SL1)과 제2 콘택 플러그(48)은 제1 방향(I)으로 제2 거리(D2) 이격될 수 있다. 제2 거리(D2)는 제1 슬릿(SL1)의 엣지로부터 제2 콘택 플러그(48)의 엣지까지의 거리일 수 있다. 여기서, 제2 거리(D2)는 제1 거리(D1)에 비해 큰 값을 가질 수 있다. 제2 거리(D2)는 제1 거리(D1)의 2배 이상일 수 있다.
참고로, 제1 슬릿(SL1) 및 제2 슬릿(SL2)을 형성하기 전에 제3 슬릿 구조(도 2a의 제3 슬릿 구조 참조)를 형성하는 것도 가능하다. 이러한 경우, 제3 슬릿 구조와 교차되도록 제1 슬릿(SL1)을 형성할 수 있다.
이어서, 제1 슬릿(SL1)의 내벽에 보호막(56)을 형성할 수 있다. 보호막(56)은 희생막(46)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 희생막(46)이 폴리실리콘을 포함하고 보호막(56)이 질화물, 산화물 등을 포함할 수 있다. 희생막(46)이 질화물, 산화물 등을 포함하고 보호막(56)이 폴리실리콘을 포함할 수 있다. 보호막(56)은 제2 슬릿(SL2)의 내벽에도 형성될 수 있다.
도 7a 내지 도 7c를 참조하면, 제1 슬릿(SL1) 또는 제2 슬릿(SL2)을 통해 희생막(46)을 제거하여 제1 개구부(OP1)를 형성한다. 희생막(46)을 선택적으로 식각하여 제1 개구부(OP1)를 형성할 수 있다. 희생막(46)을 식각할 때, 보호막(56)에 의해 제1 물질막들(51) 및 제2 물질막들(52)을 보호할 수 있다.
제1 슬릿(SL1)을 통해 유입된 식각 조성물에 의해 희생막(46)이 식각될 수 있다. 제1 슬릿(SL1)과 인접한 영역의 희생막(46)이 식각될 수 있고, 제1 슬릿(SL1)과 이격된 영역의 희생막(46)은 잔류될 수 있다. 채널 구조(CH)는 제1 슬릿(SL1)과 인접하여 위치하므로, 제1 개구부(OP1)를 통해 제1 메모리막(53)이 노출될 수 있다. 반면에, 제2 콘택 플러그(48)는 제1 슬릿(SL1)으로부터 이격되어 있으므로, 제2 콘택 플러그(48) 주변의 희생막(46)은 잔류될 수 있다. 따라서, 제2 콘택플러그(48)는 제1 개구부(OP1)를 통해 노출되지 않는다. 참고로, 제2 슬릿(SL2)을 통해서도 식각 조성물이 유입될 수 있으며, 제2 슬릿(SL2)을 통해 희생막(46)을 제거하여 제1 개구부(OP1)를 형성할 수 있다.
이어서, 제1 개구부(OP1)를 통해 노출된 제1 메모리막(53)을 식각한다. 이를 통해, 채널막(54)이 노출된다. 제1 메모리막(53)을 식각할 때, 보호막(56)에 의해 제1 물질막들(51) 및 제2 물질막들(52)을 보호할 수 있다.
도 8a 내지 도 8c를 참조하면, 제1 개구부(OP1)를 채우도록 도전막(57)을 형성한다. 도전막(57)은 제1 슬릿(SL1) 또는 제2 슬릿(SL2) 내에도 형성될 수 있다. 도전막(57)은 폴리실리콘, 금속 등의 도전 물질을 포함할 수 있다.
도 9a 내지 도 9c를 참조하면, 제3 소스막(57A)을 형성한다. 제1 슬릿(SL1) 또는 제2 슬릿(SL2) 내에 형성된 도전막(57)을 식각하여 제3 소스막(57A)을 형성할 수 있다. 제3 소스막(57A)은 제1 개구부(OP1) 내에 위치될 수 있다. 제3 소스막(57A)은 제1 메모리막(53)을 관통하여 채널막(54)과 직접 연결될 수 있다. 이로써, 제1 소스막(44), 제2 소스막(45) 및 제3 소스막(57A)을 포함하는 소스 구조(S')가 형성된다. 소스 구조(S')는 일부 영역에서 잔류된 희생막(46)을 더 포함할 수 있다. 이어서, 보호막(56)을 제거할 수 있다.
도 10a 내지 도 10c를 참조하면, 제1 물질막들(51)을 도전막들(59)로 대체한다. 예를 들어, 제1 물질막들(51)을 선택적으로 식각하여 제2 개구부들(OP2)을 형성한다. 이어서, 제2 개구부들(OP2) 내에 도전막들(59)을 각각 형성한다.
도전막들(59)을 형성하기 전에, 제2 메모리막들(58)을 추가로 형성할 수 있다. 제2 메모리막들(58) 각각은 터널절연막, 데이터 저장막 또는 전하차단막 중 적어도 하나를 포함할 수 있다. 예를 들어, 제2 개구부들(OP2) 내에 전하차단막을 형성하고 열처리 공정을 수행한 후에 도전막들(59)을 형성할 수 있다. 여기서, 전하차단막은 알루미늄산화물(Al2O3)을 포함할 수 있다.
이어서, 제1 슬릿(SL1) 내에 제1 슬릿 구조(61)를 형성한다. 제1 슬릿(SL1) 내에 절연 물질을 채워 제1 슬릿 구조(61)를 형성할 수 있다. 또는, 제1 슬릿(SL1)의 측벽에 절연 스페이서(61A)를 형성한 후, 제1 슬릿(SL1) 내에 도전 물질을 채워 소스 구조(S')와 전기적으로 연결된 소스 콘택 구조(61B)를 형성함으로써, 제1 슬릿 구조(61)를 형성할 수 있다.
또한, 제2 슬릿(SL2) 내에 제2 슬릿 구조(62)를 형성한다. 제1 슬릿 구조(61)를 형성할 때 제2 슬릿 구조(62)를 형성할 수 있다.
전술한 바와 같은 제조 방법에 따르면, 제1 슬릿(SL1)과 제2 콘택 플러그(48)가 충분히 이격되어 위치된다. 따라서, 희생막(46)을 제3 소스막(57A)으로 대체하고, 제1 물질막들(51)을 도전막들(59)로 대체하는 과정에서, 제2 콘택 플러그(48)가 노출되지 않는다. 따라서, 제조 과정에서 제2 콘택플러그(48)가 손상되는 것을 방지할 수 있다.
도 11a 내지 도 11e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 11a 내지 도 11e는 도 6b 내지 도 10b에 각각 대응될 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 11a를 참조하면, 적층물(ST)을 관통하는 제1 슬릿(SL1)을 형성한다. 제1 슬릿(SL1)은 소스 구조(S)를 노출시키는 깊이를 가질 수 있다. 희생막(46)을 노출시키는 깊이를 타겟 깊이로 식각 공정을 수행하여, 제1 슬릿(SL1)을 형성할 수 있다.
제1 슬릿(SL1)을 형성할 때, 일부 영역이 나머지 영역에 비해 깊은 깊이로 형성될 수 있다. 일부 영역에서 희생막(46)이 식각되어 그루브(G)가 형성될 수 있고, 그루브(G)에 의해 제1 소스막(S1)이 노출될 수 있다. 예를 들어, 제1 슬릿(SL1)이 제3 슬릿 구조(도 2a 참조)와 중첩된 부분에 그루브(G)가 형성될 수 있다. 이어서, 제1 슬릿(SL1)의 내벽에 보호막(56)을 형성할 수 있다.
도 11b를 참조하면, 제1 슬릿(SL1)을 통해 희생막(46)을 선택적으로 식각하여 제1 개구부(OP1')를 형성한다. 그런데, 희생막(46)을 식각할 때, 그루브(G)에 의해 노출된 제1 소스막(44)이 함께 식각될 수 있다. 따라서, 그루브(G)의 주변에서는, 희생막(46) 및 제1 소스막(44)이 식각될 수 있고, 다른 영역에 비해 두꺼운 두께로 제1 개구부(OP1')가 형성될 수 있다. 제1 개구부(OP1')를 통해 층간절연막(43)이 노출될 수 있다. 단, 제2 콘택 플러그(48)는 제1 슬릿(SL1)으로부터 충분히 이격되어 있으므로, 제1 개구부(OP1')를 통해 제2 콘택 플러그(48)가 노출되지 않을 수 있다.
이어서, 앞서 도 7c를 참조하여 설명한 바와 같이, 제1 개구부(OP1)를 통해 노출된 제1 메모리막(53)을 식각한다. 이를 통해 채널막(54)이 노출될 수 있다.
도 11c를 참조하면, 도전막(57')을 형성한다. 도전막(57')은 제1 개구부(OP1') 및 제1 슬릿(SL1) 내에 형성될 수 있다. 도전막(57')은 제1 개구부(OP1) 및 제1 슬릿(SL1)의 내면을 따라 형성될 수 있다. 도전막(57')은 제1 개구부(OP1') 및 제1 슬릿(SL1)을 완전히 채우지 않는 두께로 형성될 수 있다. 도전막(57')은 제1 개구부(OP1') 내에 위치된 제1 캐비티(C1)를 포함할 수 있다. 도전막(57)은 폴리실리콘, 금속 등의 도전 물질을 포함할 수 있다.
도 11d를 참조하면, 제1 슬릿(SL1) 내에 형성된 도전막(57')을 식각한다. 이를 통해, 제1 개구부(OP1') 내에 제3 소스막(57A)이 형성되고(도 9c참조), 제1 소스막(44), 제2 소스막(45), 제3 소스막(57A) 및 희생막(46)을 포함하는 소스 구조(S')가 형성된다.
그런데, 도전막(57')을 식각하는 과정에서 제1 캐비티(C1) 내로 식각 조성물이 유입될 수 있고, 제1 캐비티(C1)의 주변에서 식각 속도가 증가할 수 있다. 따라서, 제1 캐비티(C1) 주변의 도전막(57')이 식각되고, 소스 구조(S') 내에 제2 캐비티(C2)가 형성될 수 있다. 제2 캐비티(C2)는 제1 캐비티(C1)가 확장된 것일 수 있다. 제2 콘택 플러그(48)는 제2 캐비티(C2)로부터 이격되므로, 제2 캐비티(C2)에 의해 노출되지 않는다. 이어서, 보호막(56)을 제거할 수 있다.
도 11e를 참조하면, 제1 물질막들(51)을 도전막들(59)로 대체한다. 도전막들(59)을 형성하기 전에, 제2 메모리막들(58)을 추가로 형성할 수 있다. 제2 메모리막들(58) 각각은 터널절연막, 데이터 저장막 또는 전하차단막 중 적어도 하나를 포함할 수 있다. 여기서, 전하차단막은 알루미늄산화물(Al2O3)을 포함할 수 있다.
실시예로서, 제1 물질막들(51)을 제거하여 제2 개구부들(OP)을 형성하고, 제2 개구부들(OP2) 내에 전하차단막을 형성한다. 이어서, 열처리 공정을 수행한 후, 제2 개구부들(OP2) 내에 도전막들(59)을 형성할 수 있다. 만약, 제2 콘택 플러그(48)가 제1 슬릿(SL1)과 가깝게 위치된다면, 제2 캐비티(C2)에 의해 제2 콘택 플러그(48)가 노출될 수 있다. 또한, 노출된 제2 콘택 플러그(48)가 열처리 공정에 의해 산화 또는 손상될 수 있다. 반면에, 본 발명의 일 실시예에 따르면, 제2 콘택 플러그(48)가 제1 슬릿(SL1)으로부터 충분히 이격되므로, 제2 콘택 플러그(48)가 제2 캐비티(C2)에 의해 노출되지 않는다. 따라서, 열처리 공정을 수행하더라도 제2 콘택 플러그(48)가 산화되거나 손상되지 않는다.
이어서, 제1 슬릿(SL1) 내에 제1 슬릿 구조(61)를 형성한다. 제1 슬릿(SL1) 내에 절연 스페이서(61A)를 형성한 후에 소스 콘택 구조(61B)를 형성한다. 절연 스페이서(61A) 및 소스 콘택 구조(61B)는 제2 캐비티(C2) 내에도 형성될 수 있다.
전술한 바와 같은 제조 방법에 따르면, 제1 슬릿(SL1) 형성 과정에서 그루브(G)가 형성될 수 있고, 그로 인해 도전막(57')이 제1 캐비티(C1)를 포함할 수 있다. 또한, 도전막(57')을 식각하는 과정에서 제1 캐비티(C1)가 제2 캐비티(C2)로 확장될 수 있다. 그러나, 제2 콘택 플러그(48)가 제1 슬릿(SL1)으로부터 충분히 이격되어 위치하므로, 제2 캐비티(C2)에 의해 제2 콘택 플러그(48)가 노출되지 않는다. 따라서, 제조 과정에서 제2 콘택 플러그(48)가 손상되는 것을 방지할 수 있다.
도 12a 내지 도 12f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 12a는 평면도이고 도 12b 내지 도 12f는 도 12a의 B-B' 단면도일 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 12a 및 도 12b를 참조하면, 베이스(70) 상에 인터커넥션 구조 및 층간절연막(73)을 형성한다. 베이스(70)는 기판, 주변 회로 등을 포함할 수 있다. 인터커넥션 구조는 제1 콘택 플러그(71), 배선(72) 등을 포함할 수 있다. 인터커넥션 구조는 층간절연막(73) 내에 형성될 수 있고, 베이스(70)와 전기적으로 연결될 수 있다. 예를 들어, 제1 콘택 플러그(71)가 주변 회로, 기판 등과 전기적으로 연결될 수 있다. 층간절연막(73)은 단일막 또는 다층막일 수 있다.
이어서, 층간절연막(73) 상에 소스 구조(S)를 형성한다. 소스 구조(S)는 제1 소스막(74), 제2 소스막(75) 또는 희생막(76) 중 적어도 하나를 포함할 수 있다. 이어서, 소스 구조(S)를 관통하는 분리막들(77)을 형성한다. 분리막들(77)은 제2 방향(Ⅱ)으로 이격되어 위치될 수 있고, 제1 방향(I)으로 확장될 수 있다. 분리막(77)은 산화물, 질화물 등의 절연 물질을 포함할 수 있다.
이어서, 소스 구조(S)를 관통하는 제2 콘택 플러그(78)를 형성한다. 제2 콘택 플러그(78)는 배선(72)과 연결된다. 소스 구조(S)는 제2 콘택 플러그(78), 배선(72) 및 제1 콘택 플러그(71)를 통해 기판(70) 또는 주변 회로와 전기적으로 연결될 수 있다.
이어서, 소스 구조(S) 및 분리막(77) 상에 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(81) 및 제2 물질막들(82)을 포함할 수 있다. 제1 물질막들(81)은 제2 물질막들(82)에 대해 식각 선택비가 큰 물질을 포함할 수 있다.
이어서, 적층물(ST)을 관통하는 제1 슬릿(SL1) 또는 제2 슬릿(SL2)을 형성한다. 제2 슬릿(SL2)은 소스 구조(S)를 노출시키는 깊이를 가질 수 있다. 희생막(76)을 노출시키는 깊이를 타겟 깊이로 식각 공정을 수행하여, 제2 슬릿(SL2)을 형성할 수 있다 제2 슬릿(SL2)을 형성할 때, 일부 영역에 그루브(G)가 형성될 수 있고, 그루브(G)에 의해 제1 소스막(S1)이 노출될 수 있다.
제1 슬릿(SL1)은 제2 콘택 플러그(78)와 제1 방향(I)으로 이격될 수 있다. 제2 슬릿(SL2)은 제2 콘택 플러그(78)와 제2 방향(Ⅱ)으로 이웃할 수 있다. 제2 방향(Ⅱ)으로 이웃한 제2 슬릿들(SL2)의 사이에 제2 콘택 플러그(78)가 위치될 수 있다.
제1 방향(I) 및 제2 방향(Ⅱ)으로 정의된 평면에서, 제1 슬릿(SL1)과 제2 슬릿 (SL2)은 제2 방향(Ⅱ)으로 제1 거리(D1) 이격될 수 있다. 상기 평면에서, 분리막(77)의 엣지와 제2 콘택 플러그(78)는 제3 거리(D3) 이격될 수 있다. 제3 거리(D3)는 분리막(77)의 엣지로부터 제2 콘택 플러그(78)의 엣지까지의 거리일 수 있다. 여기서, 제3 거리(D3)는 제1 거리(D1)에 비해 큰 값을 가질 수 있다. 제3 거리(D3)는 제1 거리(D1)의 2배 이상일 수 있다.
도 12a 및 도 12c를 참조하면, 제1 슬릿(SL1) 또는 제2 슬릿(SL2)의 내벽에 보호막(86)을 형성할 수 있다. 이어서, 제1 슬릿(SL1) 또는 제2 슬릿(SL2)을 통해 희생막(76)을 선택적으로 식각하여 제1 개구부(OP1”)를 형성한다. 이때, 그루브(G)에 의해 노출된 제1 소스막(74)이 함께 식각될 수 있다. 따라서, 제1 개구부(OP1”)를 통해 층간절연막(73) 또는 분리막(77)이 노출될 수 있다.
제1 개구부(OP1”)를 형성할 때, 제2 슬릿(SL2)을 통해 식각 조성물이 유입되어 희생막(76)을 식각할 수 있다. 그런데, 제2 콘택 플러그(78)와 제2 슬릿(SL2)이 인접한 영역에 분리막(77)이 존재한다. 따라서, 분리막(77)에 의해 식각 조성물이 제2 슬릿(SL2)으로부터 제2 콘택 플러그(78)로 도달하는 최단 거리를 증가시킬 수 있다. 또한, 분리막(77)의 엣지와 제2 콘택 플러그(78)가 충분한 거리, 예를 들어, 제3 거리(D3) 이격되어 있으므로, 제2 콘택 플러그(78) 주변의 희생막(76)이 식각되는 것을 방지할 수 있다. 따라서, 희생막(76)을 식각하는 과정에서 제2 콘택 플러그(78)가 노출되는 것을 방지할 수 있다.
이어서, 앞서 도 7c를 참조하여 설명한 바와 같이, 제1 개구부(OP1)를 통해 노출된 제1 메모리막(53)을 식각한다. 이를 통해 채널막이 노출될 수 있다.
도 12a 및 도 12d를 참조하면, 도전막(87)을 형성한다. 도전막(87)은 제1 개구부(OP1”) 및 제2 슬릿(SL2)내에 형성될 수 있다. 도전막(87)은 제1 개구부(OP1”) 및 제1 슬릿(SL1)을 완전히 채우지 않는 두께로 형성될 수 있다. 도전막(57')은 제1 개구부(OP1”) 내에 위치된 제1 캐비티(C1)를 포함할 수 있다. 도전막(87)은 폴리실리콘, 금속 등의 도전 물질을 포함할 수 있다.
도 12a 및 도 12e를 참조하면, 제2 슬릿(SL2) 내에 형성된 도전막(87)을 식각한다. 식각 과정에서 제1 캐비티(C1)를 통해 유입된 식각 조성물에 의해, 제1 캐비티(C1) 주변의 식각 속도가 증가될 수 있다. 따라서, 제1 캐비티(C1) 주변의 도전막(87)이 제거될 수 있고, 소스 구조(S) 내에 제2 캐비티(C2)가 형성될 수 있다. 제2 캐비티(C2)는 분리막(77)을 노출시킬 수 있고, 제2 콘택 플러그(78)까지 확장되지 않는다. 따라서, 제2 콘택 플러그(78)가 제2 캐비티 (C2)에 의해 노출되지 않는다. 이어서, 보호막(86)을 제거할 수 있다.
도 12a 및 도 12f를 참조하면, 제1 물질막들(81)을 도전막들(89)로 대체한다. 도전막들(89)을 형성하기 전에, 제2 메모리막들(88)을 추가로 형성할 수 있다. 제2 메모리막들(88) 각각은 터널절연막, 데이터 저장막 또는 전하차단막 중 적어도 하나를 포함할 수 있다. 여기서, 전하차단막은 알루미늄산화물(Al2O3)을 포함할 수 있다. 또한, 제2 개구부들(OP2) 내에 전하차단막을 형성한 후에 열처리 공정을 수행할 수 있다. 제2 캐비티(C2)에 의해 제2 콘택 플러그(78)가 노출되지 않으므로, 열처리 공정을 수행하더라도 제2 콘택 플러그(78)가 산화되거나 손상되지 않는다.
이어서, 제2 슬릿(SL2) 내에 제2 슬릿 구조(92)를 형성한다. 제2 슬릿(SL2) 내에 절연 물질을 채워 제2 슬릿 구조(92)를 형성할 수 있다. 또는, 제2 슬릿(SL2)의 측벽에 절연 스페이서(92A)를 형성한 후, 제2 슬릿(SL2) 내에 도전 물질을 채워 소스 구조(S)와 전기적으로 연결된 소스 콘택 구조(92B) 를 형성함으로써, 제2 슬릿 구조(92)를 형성할 수 있다. 제2 슬릿 구조(92)는 재2 캐비티(C2) 내에 형성될 수 있고, 분리막(77)과 접할 수 있다.
전술한 바와 같은 제조 방법에 따르면, 제2 슬릿(SL2) 형성 과정에서 그루브(G)가 형성될 수 있고, 그로 인해 소스 구조(S)가 제2 캐비티(C2)를 포함할 수 있다. 그러나, 분리막(77)에 의해 제2 캐비티(C2)와 제2 콘택 플러그(78)가 이격되므로, 제조 과정에서 제2 콘택 플러그(78)가 손상되는 것을 방지할 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 내지 도 12f를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 12f를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200)는 하부 배선; 상기 하부 배선 상의 소스 구조; 상기 소스 구조 상의 적층물; 상기 적층물을 관통하는 제1 슬릿 구조; 상기 적층물을 관통하는 제2 슬릿 구조; 상기 제1 슬릿 구조와 제1 방향으로 이웃하고, 상기 소스 구조를 관통하고 상기 하부 배선과 전기적으로 연결된 콘택 플러그를 포함할 수 있고, 상기 제1 슬릿 구조와 상기 제2 슬릿 구조는 상기 제1 방향과 교차된 제2 방향으로 제1 거리 이격되고, 상기 제1 슬릿 구조와 상기 콘택 플러그는 상기 제1 방향으로 제2 거리 이격되고, 상기 제2 거리는 상기 제1 거리에 비해 클 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus)프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 내지 도 12f를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 12f를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200')는 하부 배선; 상기 하부 배선 상의 소스 구조; 상기 소스 구조 상의 적층물; 상기 적층물을 관통하는 제1 슬릿 구조; 상기 적층물을 관통하는 제2 슬릿 구조; 상기 제1 슬릿 구조와 제1 방향으로 이웃하고, 상기 소스 구조를 관통하고 상기 하부 배선과 전기적으로 연결된 콘택 플러그를 포함할 수 있고, 상기 제1 슬릿 구조와 상기 제2 슬릿 구조는 상기 제1 방향과 교차된 제2 방향으로 제1 거리 이격되고, 상기 제1 슬릿 구조와 상기 콘택 플러그는 상기 제1 방향으로 제2 거리 이격되고, 상기 제2 거리는 상기 제1 거리에 비해 클 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 15는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 내지 도 12f를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 12f를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(2100)는 하부 배선; 상기 하부 배선 상의 소스 구조; 상기 소스 구조 상의 적층물; 상기 적층물을 관통하는 제1 슬릿 구조; 상기 적층물을 관통하는 제2 슬릿 구조; 상기 제1 슬릿 구조와 제1 방향으로 이웃하고, 상기 소스 구조를 관통하고 상기 하부 배선과 전기적으로 연결된 콘택 플러그를 포함할 수 있고, 상기 제1 슬릿 구조와 상기 제2 슬릿 구조는 상기 제1 방향과 교차된 제2 방향으로 제1 거리 이격되고, 상기 제1 슬릿 구조와 상기 콘택 플러그는 상기 제1 방향으로 제2 거리 이격되고, 상기 제2 거리는 상기 제1 거리에 비해 클 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 5를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable MultimediaPlayer), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audiorecorder), 디지털 음성 재생기(digital audioplayer), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 16은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 16을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 내지 도 12f를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 12f를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(3500)는 하부 배선; 상기 하부 배선 상의 소스 구조; 상기 소스 구조 상의 적층물; 상기 적층물을 관통하는 제1 슬릿 구조; 상기 적층물을 관통하는 제2 슬릿 구조; 상기 제1 슬릿 구조와 제1 방향으로 이웃하고, 상기 소스 구조를 관통하고 상기 하부 배선과 전기적으로 연결된 콘택 플러그를 포함할 수 있고, 상기 제1 슬릿 구조와 상기 제2 슬릿 구조는 상기 제1 방향과 교차된 제2 방향으로 제1 거리 이격되고, 상기 제1 슬릿 구조와 상기 콘택 플러그는 상기 제1 방향으로 제2 거리 이격되고, 상기 제2 거리는 상기 제1 거리에 비해 클 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
1: 게이트 절연막 2: 게이트 전극
3: 정션 4: 소자분리막
5: 층간 절연막 10: 기판
11: 도전막 12: 절연막
13: 메모리막 15: 분리막
16: 제1 소스막 17: 제2 소스막
18: 제3 소스막 19: 희생막
40: 베이스 41: 제1 콘택 플러그
42: 배선 43: 층간절연막
44: 제1 소스막 45: 제2 소스막
46: 희생막 47: 분리막
48: 제2 콘택 플러그 51: 제1 물질막
52: 제2 물질막 53: 제1 메모리막
54: 채널막 55: 갭필막
56: 보호막 57, 57': 도전막
58: 제2 메모리막 59: 도전막
61: 제1 슬릿 구조 62: 제2 슬릿 구조
70: 베이스 71: 제1 콘택 플러그
72: 배선 73: 층간절연막
74: 제1 소스막 75: 제2 소스막
76: 희생막 77: 분리막
78: 제2 콘택 플러그 81: 제1 물질막
82: 제2 물질막 86: 보호막
87: 도전막 88: 제2 메모리막
89: 도전막 91: 제1 슬릿 구조
92: 제2 슬릿 구조 S, S1, S1', S2, S2': 소스 구조
SL1: 제1 슬릿 SLI1: 제1 슬릿 구조
SL2: 제2 슬릿 SLI2: 제2 슬릿 구조
SLI3: 제3 슬릿 구조 CP1: 제1 콘택 플러그
CP2: 제2 콘택 플러그 UM: 배선
ST: 적층물 CH: 채널 구조
TR: 트랜지스터

Claims (33)

  1. 배선;
    상기 배선 상의 소스 구조;
    상기 소스 구조 상의 적층물;
    상기 적층물을 관통하는 제1 슬릿 구조;
    상기 제1 슬릿 구조와 제1 방향으로 이웃하고, 상기 소스 구조를 관통하고 상기 배선과 전기적으로 연결된 콘택 플러그; 및
    상기 적층물을 관통하고, 상기 제1 슬릿 구조와 상기 제1 방향과 교차된 제2 방향으로 이웃한 제2 슬릿 구조
    를 포함하고,
    상기 제1 슬릿 구조와 상기 제2 슬릿 구조는 상기 제2 방향으로 제1 거리 이격되고, 상기 제1 슬릿 구조와 상기 콘택 플러그는 상기 제1 방향으로 제2 거리 이격되고, 상기 제2 거리는 상기 제1 거리에 비해 큰
    반도체 장치.
  2. 제1항에 있어서,
    상기 제1 슬릿 구조는 상기 적층물을 관통하는 제1 관통부 및 상기 제1 관통부의 측벽으로부터 상기 소스 구조의 내부로 돌출된 제1 돌출부를 포함하는
    반도체 장치.
  3. 제2항에 있어서,
    상기 콘택 플러그는 상기 제1 돌출부로부터 이격된
    반도체 장치.
  4. 제1항에 있어서,
    상기 제2 거리는 상기 제1 거리의 2배 이상인
    반도체 장치.
  5. 제1항에 있어서,
    상기 제1 슬릿 구조 및 상기 제2 슬릿 구조는 상기 제1 방향으로 확장된
    반도체 장치.
  6. 제1항에 있어서,
    상기 제1 슬릿 구조와 교차된 제3 슬릿 구조
    를 더 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 소스 구조를 관통하고, 상기 제2 슬릿 구조와 상기 콘택 플러그의 사이에 위치된 분리막
    을 더 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제2 슬릿 구조는 상기 적층물을 관통하는 제2 관통부 및 상기 제2 관통부의 측벽으로부터 상기 소스 구조의 내부로 돌출된 제2 돌출부를 포함하는
    반도체 장치.
  9. 제8항에 있어서,
    상기 분리막은 상기 제2 돌출부와 상기 콘택 플러그의 사이에 위치된
    반도체 장치.
  10. 제7항에 있어서,
    상기 분리막의 엣지와 상기 콘택 플러그는 제3 거리 이격되고, 상기 제3 거리는 상기 제1 거리에 비해 큰
    반도체 장치.
  11. 제10항에 있어서,
    상기 제3 거리는 상기 제1 거리의 2배 이상인
    반도체 장치.
  12. 제1항에 있어서,
    상기 콘택 플러그는 디스차지 콘택 플러그인
    반도체 장치.
  13. 배선;
    상기 배선 상의 소스 구조;
    상기 소스 구조 상의 적층물;
    상기 적층물을 관통하는 제1 관통부 및 상기 제1 관통부의 측벽으로부터 상기 소스 구조의 내부로 돌출된 제1 돌출부를 포함하는 제1 슬릿 구조; 및
    상기 소스 구조를 관통하여 상기 배선과 전기적으로 연결되고, 상기 제1 돌출부로부터 이격된 콘택 플러그
    를 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 적층물을 관통하는 제2 슬릿 구조를 더 포함하고,
    상기 상기 제1 슬릿 구조와 상기 제2 슬릿 구조는 제1 거리 이격되고, 상기 제1 슬릿 구조와 상기 콘택 플러그는 제2 거리 이격되고, 상기 제2 거리는 상기 제1 거리에 비해 큰
    반도체 장치.
  15. 제13항에 있어서,
    상기 제1 슬릿 구조와 교차된 제3 슬릿 구조
    를 더 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 제3 슬릿 구조는 상기 제1 슬릿 구조와 상기 콘택 플러그의 사이에 위치된
    반도체 장치.
  17. 제13항에 있어서,
    상기 적층물을 관통하는 제2 관통부 및 상기 제2 관통부의 측벽으로부터 상기 소스 구조의 내부로 돌출된 제2 돌출부를 포함하는 제2 슬릿 구조; 및
    상기 소스 구조를 관통하고, 상기 제2 슬릿 구조와 상기 콘택 플러그의 사이에 위치된 분리막
    을 더 포함하는 반도체 장치.
  18. 제17항에 있어서,
    상기 분리막은 절연 물질을 포함하는
    반도체 장치.
  19. 제17항에 있어서,
    상기 제2 돌출부는 상기 분리막과 접하는
    반도체 장치.
  20. 제13항에 있어서,
    상기 콘택 플러그는 디스차지 콘택 플러그인
    반도체 장치.
  21. 배선을 형성하는 단계;
    상기 배선 상에 희생막 및 제1 소스막을 포함하는 소스 구조를 형성하는 단계;
    상기 소스 구조를 관통하고, 상기 배선과 전기적으로 연결된 콘택 플러그를 형성하는 단계;
    상기 소스 구조 상에 적층물을 형성하는 단계;
    상기 적층물을 관통하는 제1 슬릿을 형성하는 단계;
    상기 적층물을 관통하는 제2 슬릿을 형성하는 단계; 및
    상기 제1 슬릿을 통해 상기 희생막을 제2 소스막으로 대체하는 단계
    를 포함하고,
    상기 제1 슬릿과 상기 제2 슬릿은 제1 거리 이격되고, 상기 제1 슬릿과 상기 콘택 플러그는 제2 거리 이격되고, 상기 제2 거리가 상기 제1 거리에 비해 큰
    반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 희생막을 상기 제2 소스막으로 대체할 때, 상기 소스 구조 내에 캐비티가 형성되고, 상기 콘택 플러그는 상기 캐비티로부터 이격된
    반도체 장치의 제조 방법.
  23. 제21항에 있어서,
    상기 희생막을 상기 소스막으로 대체하는 단계는,
    상기 희생막을 제거하여 개구부를 형성하는 단계;
    상기 개구부 및 제1 슬릿 내에 도전막을 형성하는 단계; 및
    상기 제1 슬릿 내에 형성된 도전막을 식각하여 상기 제2 소스막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 도전막은 상기 개구부 내에 위치된 제1 캐비티를 포함하고, 상기 도전막을 식각할 때 상기 제1 캐비티 주변의 도전막이 식각되어 상기 소스 구조 내에 제2 캐비티가 형성되는
    반도체 장치의 제조 방법.
  25. 제24항에 있어서,
    상기 콘택 플러그는 상기 제2 캐비티로부터 이격된
    반도체 장치의 제조 방법.
  26. 제21항에 있어서,
    상기 제2 거리는 상기 제1 거리의 2배 이상인
    반도체 장치의 제조 방법.
  27. 제21항에 있어서,
    상기 제1 슬릿을 형성하기 전, 상기 적층물을 관통하는 슬릿 구조를 형성하는 단계를 더 포함하고, 상기 제1 슬릿은 상기 슬릿 구조와 교차된
    반도체 장치의 제조 방법.
  28. 제21항에 있어서,
    상기 적층물을 형성하기 전에, 상기 소스 구조를 관통하는 분리막을 형성하는 단계; 및
    상기 제2 슬릿을 통해 상기 희생막을 상기 제2 소스막으로 대체하는 단계
    를 더 포함하고,
    상기 분리막은 상기 제2 슬릿과 상기 콘택 플러그의 사이에 위치된
    반도체 장치의 제조 방법.
  29. 제28항에 있어서,
    상기 분리막은 절연 물질을 포함하는
    반도체 장치의 제조 방법.
  30. 제28항에 있어서,
    상기 제2 슬릿을 통해 상기 희생막을 제2 소스막으로 대체할 때, 상기 소스 구조 내에 캐비티가 형성되고, 상기 콘택 플러그는 상기 캐비티로부터 이격된
    반도체 장치의 제조 방법.
  31. 제28항에 있어서,
    상기 분리막의 엣지와 상기 콘택 플러그는 제3 거리 이격되고, 상기 제3 거리는 상기 제1 거리에 비해 큰
    반도체 장치의 제조 방법.
  32. 제31항에 있어서,
    상기 제3 거리는 상기 제1 거리의 2배 이상인
    반도체 장치의 제조 방법.
  33. 제21항에 있어서,
    상기 콘택 플러그는 디스차지 콘택 플러그인
    반도체 장치의 제조 방법.
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