CN111554685B - 半导体装置及其制造方法 - Google Patents

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Abstract

半导体装置及其制造方法。一种半导体装置包括：包括第一部分和第二部分的第一阶梯结构；包括在第一阶梯结构的第二部分上的第三部分的第二阶梯结构；贯穿第一阶梯结构的第一部分的第一支撑结构，该第一支撑结构包括具有基本恒定斜率的侧壁；以及贯穿第一阶梯结构的第二部分和第二阶梯结构的第三部分的第二支撑结构，该第二支撑结构包括具有拐点的侧壁。

Description

半导体装置及其制造方法
技术领域
本公开总体涉及电子装置，更具体地，涉及半导体装置及其制造方法。
背景技术
非易失性存储器装置是即使在电源供应中断时也原样保持所存储的数据的存储器装置。随着具有存储器单元的二维非易失性存储器装置的集成度增加，已经开发出三维非易失性存储器装置。
三维存储器装置包括交替层叠的层间绝缘层和栅电极，以及贯穿层间绝缘层和栅电极的沟道层，并且存储器单元沿着沟道层层叠。已经开发了各种结构和制造方法，以便提高三维非易失性存储器装置的操作可靠性。
发明内容
本公开的实施方式涉及具有稳定结构和改进的特性的半导体装置，以及该半导体装置的相对简单的制造方法。
根据本公开的一个方面，提供了一种半导体装置，其包括：第一阶梯结构，该第一阶梯结构包括第一部分和第二部分；第二阶梯结构，该第二阶梯结构包括在第一阶梯结构的第二部分上的第三部分；第一支撑结构，该第一支撑结构贯穿第一阶梯结构的第一部分，该第一支撑结构包括具有基本恒定斜率的侧壁；以及第二支撑结构，该第二支撑结构贯穿第一阶梯结构的第二部分和第二阶梯结构的第三部分，该第二支撑结构包括具有拐点的侧壁。
根据本公开的一个方面，提供了一种半导体装置，包括：第一阶梯结构，该第一阶梯结构包括第一部分和第二部分；第二阶梯结构，该第二阶梯结构包括设置在第一阶梯结构的第二部分上的第三部分；绝缘层，该绝缘层设置在第一阶梯结构和第二阶梯结构上；第一支撑结构，该第一支撑结构贯穿第一阶梯结构的第一部分和绝缘层；以及第二支撑结构，该第二支撑结构贯穿第一阶梯结构的第二部分和第二阶梯结构的第三部分，其中，第一支撑结构的第一侧壁在特定水平具有第一斜率，第二支撑结构的第二侧壁在特定水平具有第二斜率，第一斜率不同于第二斜率。
根据本公开的另一方面，提供一种制造半导体装置的方法，该方法包括：形成包括单元区、第一接触区中的第一部分和第二接触区中的第二部分的第一图案化层叠结构，该第一图案化层叠结构的第二部分包括第一开口；形成包括在第一图案化层叠结构的单元区和第二接触区上的第三部分的第二图案化层叠结构；形成贯穿第二图案化层叠结构的第三部分的第二开口，该第二开口联接到第一开口；以及当形成第二开口时，形成贯穿第一图案化层叠结构的第一部分的第三开口。
附图说明
现在将在下文中参照附图更全面地描述示例实施方式；然而，它们可以按照不同的形式来实施，并且不应该被解释为限于本文阐述的实施方式。相反，提供这些实施方式是为了使本公开将是彻底的和完整的，并且将示例性实施方式的范围完全传达给本领域技术人员。
在附图中，为了清楚例示，可能夸大了尺寸。应当理解，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相似的附图标记始终表示相似的元件。
图1A、图1B和图1C是各自例示根据本公开的实施方式的半导体装置的结构的截面图。
图2A、图2B、图3A、图3B、图4A、图4B、图5、图6和图7例示了根据本公开的实施方式的半导体装置的制造方法。
图8A、图8B、图9A和图9B例示了根据本公开的实施方式的半导体装置的制造方法。
图10A、图10B、图10C和图10D例示了根据本公开的实施方式的半导体装置的制造方法。
图11A和图11B例示了根据本公开的实施方式的半导体装置的制造方法。
图12和图13是例示根据本公开的实施方式的存储器系统的配置的框图。
图14和图15是例示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
在下文中，将描述本发明的各种实施方式。在附图中，元件的厚度和间隔为了便于说明而被夸大，并且与实际物理厚度相比可以被夸大。在描述本公开时，可以省略在本发明的主要观点外围的公知特征。还应注意，在为每幅附图的元件给出附图标记时，相似的附图标记表示相似的元件，即使相似的元件示于不同的附图中。
在整个说明书中，当第一元件被称为“连接”或“联接”到第二元件时，第一元件可以直接连接或联接到第二元件，或者间接连接或联接到第二元件，其间插置有一个或更多个中间元件。另外，当元件被称为“包括”组件时，除非存在不同的公开内容，否则这表示该元件还可以包括另一组件，而不是排除另一组件。
图1A、图1B和图1C是各自例示根据本公开的实施方式的半导体装置的结构的截面图。
参照图1A，根据本公开的实施方式的半导体装置包括第一阶梯结构S1、第二阶梯结构S2、第一支撑结构SP1和第二支撑结构SP2。此外，半导体装置还可以包括绝缘层19和接触插塞CP1和CP2。另外，下部结构(未示出)可以设置在第一阶梯结构S1的底表面下方。下部结构可以包括基板、源极层、外围电路等中的一个或更多个。另选地，下部结构可以包括连接图案，该连接图案将第一支撑结构SP1彼此连接，将第二支撑结构SP2彼此连接，或者将第一支撑结构SP1和第二支撑结构SP2彼此连接。
第一阶梯结构S1包括在第一接触区CT1中的第一部分PT1和在第二接触区CT2中的第二部分PT2。第一阶梯结构S1可以包括交替层叠的一个或更多个第一导电层11A和一个或更多个第一绝缘层12A。第一导电层11A可以用作存储器单元、选择晶体管等的栅电极，或者用作连接到存储器单元、选择晶体管等的焊盘。第一导电层11A可以包括多晶硅或包括诸如钨之类的金属。第一绝缘层12A可以包括诸如氧化物之类的绝缘材料。
在实施方式中，第一阶梯结构S1在第一接触区CT1中的第一部分PT1可以具有阶梯形状。另外，第一阶梯结构S1在第二接触区CT2中的第二部分PT2可以具有基本均匀的高度。第一接触插塞CP1可以分别电连接到第一接触区CT1中的第一导电层11A。
第二阶梯结构S2设置在第一阶梯结构S1的顶表面(或上表面)上。例如，第二阶梯结构S2可以设置在第一阶梯结构S1在第二接触区CT2中的第二部分PT2上。第二阶梯结构S2可以包括交替层叠的第二导电层11B和第二绝缘层12B。第二导电层11B可以用作存储器单元、选择晶体管等的栅电极，或者用作连接到存储器单元、选择晶体管等的焊盘。第二导电层11B可以包括多晶硅或包括诸如钨之类的金属。第二绝缘层12B可以包括诸如氧化物之类的绝缘材料。
在实施方式中，第二阶梯结构S2在第二接触区CT2中的第三部分PT3可以具有阶梯形状。第二接触插塞CP2可以分别电连接到第二接触区CT2中的第二导电层11B。
第一支撑结构SP1可以贯穿第一阶梯结构S1在第一接触区CT1中的第一部分PT1。第一支撑结构SP1可以包括第一半导体图案16、第一半导体图案16中的第一间隙填充层17、以及围绕第一半导体图案16的侧壁的第一电介质层18。第一电介质层18可以包括单层或多层。
第一支撑结构SP1可以具有沿着从其上表面到下表面的方向减小的宽度(例如，直径)。在实施方式中，第一支撑结构SP1的侧壁可以具有基本恒定的斜率θ。例如，第一支撑结构SP1的侧壁的斜率θ的值在斜率θ的平均值的从95％至105％、从97％至103％、从99％至101％、从99.5％至100.5％、或者从99.9％至100.1％的范围内。第一支撑结构SP的侧壁的斜率θ可以基本上保持正值或保持负值。例如，第一支撑结构SP的侧壁不具有斜率θ从正值变为负值或者从负值变为正值的拐点。第一支撑结构SP1可以具有光滑的侧壁S。
第一支撑结构SP1的宽度(例如，直径)基本上等于或不同于第二支撑结构SP2的宽度(例如，直径)。例如，第一支撑结构SP1的上表面可以具有大于第二支撑结构SP2的上表面的直径W2的直径W1。另外，第一插塞P1的上表面可以具有直径W9，该直径W9基本上等于第一支撑结构SP1的上表面的直径W1。例如，直径W1和直径W9之间的差小于直径W1和直径W9的平均值的5％、3％、1％、0.5％、0.3％或0.1％。在同一水平处，第一插塞P1可以具有大于第一支撑结构SP1的直径的直径。例如，当通过使用与第一阶梯结构S1的下表面平行且间隔开给定距离的平面分别切割第一插塞P1和第一支撑结构SP1获得第一表面和第二表面时，第一插塞P1的第一表面的直径可以大于第一支撑结构SP1的第二表面的直径。此外，在同一水平处，第二插塞P2可以具有小于第一支撑结构SP1的直径的直径。
第二支撑结构SP2可以贯穿第一阶梯结构S1在第二接触区CT2中的第二部分PT2和第二阶梯结构S2在第二接触区CT2中的第三部分PT3。第二支撑结构SP2可以包括第一插塞P1和连接到第一插塞P1的第二插塞P2。第一插塞P1可以贯穿第一阶梯结构S1在第二接触区CT2中的第二部分PT2。第二插塞P2可以位于第一插塞P1的上表面上，并且贯穿第二阶梯结构S2在第二接触区CT2中的第三部分PT3。第一插塞P1的上表面和第一阶梯结构S1的第二部分PT2的上表面可以基本上位于同一水平。例如，第一插塞P1的上表面和第一阶梯结构S1的最上面的第一绝缘层12A的上表面可以基本上彼此共面。第二插塞P2的上表面和第一支撑结构SP1的上表面可以基本上位于同一水平。
第一插塞P1和第二插塞P2中的每一个可以具有沿着从其上表面到下表面的方向减小的直径。第一插塞P1的侧壁可以具有第一恒定斜率θ1，并且第二插塞P2的侧壁可以具有第二恒定斜率θ2。第一斜率θ1和第二斜率θ2可以基本上彼此相等或不同。例如，当第一斜率θ1和第二斜率θ2之间的最大差小于第一斜率θ1和第二斜率θ2的平均值的5％、3％、1％、0.5％、0.3％或0.1％时，第一斜率θ1和第二斜率θ2可以基本上彼此相等。另外，第一斜率θ1和第二斜率θ2可以彼此不同。另外，第一支撑结构SP1的侧壁和第二支撑结构SP2的侧壁在基本同一水平处可以具有不同的斜率。
第二插塞P2的下表面可以具有窄于第一插塞P1的上表面的直径的直径。因此，第二支撑结构SP2的侧壁的斜率可以具有至少一个拐点P，在该拐点P处侧壁的斜率改变以具有不同的值。例如，拐点P可以位于第一插塞P1和第二插塞P2彼此连接的点处。拐点P可以位于第一阶梯结构S1和第二阶梯结构S2之间。例如，拐点P可以设置在第一插塞P1的上表面和第二插塞P2的下表面之间。第二支撑结构SP2中所包括的拐点P的数量大于第一支撑结构SP1中所包括的拐点的数量。例如，在图1A所示的实施方式中，第二支撑结构SP2可以包括单个拐点P，并且第一支撑结构SP1可以不包括任何拐点。
第一插塞P1可以包括第二半导体图案13A、第二间隙填充层14A和第二电介质层15A。第二插塞P2可以包括第三半导体图案13B、第三间隙填充层14B和第三电介质层15B。因此，第二支撑结构SP2可以包括第二半导体图案13A和第三半导体图案13B、第二间隙填充层14A和第三间隙填充层14B、以及第二电介质层15A和第三电介质层15B。
第一插塞P1的各层中的每一层和第二插塞P2的各层中的相应层可以一起形成。例如，第二半导体图案13A和第三半导体图案13B可以形成为单层，第二间隙填充层14A和第三间隙填充层14B可以形成为单层，并且第二电介质层15A和第三电介质层15B可以形成为单层。第二电介质层15A和第三电介质层15B中的每一个可以包括单层或多层。
第二支撑结构SP2的各层中的每一层和第一支撑结构SP1的各层中的相应层可以一起形成。例如，第二半导体图案13A和第三半导体图案13B可以与第一半导体图案16一起形成，并且包括与第一半导体图案16相同的材料。第二间隙填充层14A和第三间隙填充层14B可以与第一间隙填充层17一起形成，并且包括与第一间隙填充层17相同的材料。第二电介质层15A和第三电介质层15B可以与第一电介质层18一起形成，并且包括与第一电介质层18相同的材料。
绝缘层19可以位于第一阶梯结构S1的上表面和第二阶梯结构S2的上表面上。绝缘层19包括诸如氧化物之类的绝缘材料。第一支撑结构SP1和第二支撑结构SP2可以贯穿绝缘层19的相应部分。第一支撑结构SP1可以贯穿绝缘层19的第一部分PT1和第一阶梯结构S1在第一接触区CT1中的第一部分PT1。第二支撑结构SP2可以贯穿绝缘层19的第二部分PT2、第二阶梯结构S2在第二接触区CT2中的第三部分PT3、以及第一阶梯结构S1在第二接触区CT2中的第二部分PT2。第一支撑结构SP1和第二支撑结构SP2可以具有基本相同的高度。例如，当第一支撑结构SP1中的每一个在其上表面和下表面之间具有第一高度并且第二支撑结构SP2中的每一个在其上表面和下表面之间具有第二高度时，第一高度和第二高度之间的差小于第一高度和第二高度的平均值的5％、3％、1％、0.5％、0.3％或0.1％。在实施方式中，第一支撑结构SP1的上表面和第二支撑结构SP2的上表面可以基本上位于同一水平。
参照图1B，第二支撑结构SP2可以包括第一插塞P1和第二插塞P2，并且在第一插塞P1和第二插塞P2之间可以存在界面。例如，第一插塞P1的层13A、14A和15A中的每一层以及第二插塞P2的层13B、14B和15B中的相应层可以通过不同的工艺形成。
第一插塞P1可以包括第二半导体图案13A、在第二半导体图案13A中的第二间隙填充层14A、以及围绕第二半导体图案13A的侧壁的第二电介质层15A。第二插塞P2可以包括第三半导体图案13B、在第三半导体图案13B中的第三间隙填充层14B、以及围绕第三半导体图案13B的侧壁的第三电介质层15B。
界面可以存在于第二半导体图案13A的上表面和第三半导体图案13B的下表面之间，并且第二半导体图案13A和第三半导体图案13B可以是通过单独工艺形成的层。第二半导体图案13A可以包括用于确保与第三半导体图案13B的交叠裕度的焊盘。第二间隙填充层14A和第三间隙填充层14B可以彼此间隔开，并且是通过单独工艺形成的层。第二电介质层15A和第三电介质层15B可以彼此间隔开，并且是通过单独工艺形成的层。
第二插塞P2的各层中的每一层可以与第一支撑结构SP1的各层中的相应层一起形成。第三半导体图案13B可以是通过与第一半导体图案16相同的工艺形成的层，并且包括与第一半导体图案16相同的材料。第三间隙填充层14B可以是通过与第一间隙填充层17相同的工艺形成的层，并且包括与第一间隙填充层17相同的材料。第三电介质层15B可以是通过与第一电介质层18相同的工艺形成的层，并且包括与第一电介质层18相同的材料。
图1B中所示的半导体装置的结构的其余部分与参照图1A描述的部分相似，因此，为了简洁起见，本文将省略详细描述。
参照图1C，图1A中的半导体装置还可以包括位于单元区C中的单元层叠结构CST。单元层叠结构CST可以包括第一单元结构CS1和位于第一单元结构CS1的上表面上的第二单元结构CS2。第一单元结构CS1可以包括交替层叠的第三导电层21A和第三绝缘层22A。第二单元结构CS2可以包括交替层叠的第四导电层21B和第四绝缘层22B。第三导电层21A和第四导电层21B可以用作存储器单元、选择晶体管等的栅电极。
第一单元结构CS1可以连接到第一阶梯结构S1。例如，第一单元结构CS1的第三导电层21A可以分别连接到第一阶梯结构S1的第一导电层11A。位于同一水平的第三导电层21A和第一导电层11A可以形成单层。第一单元结构CS1的第三绝缘层22A可以分别连接到第一阶梯结构S1的第一绝缘层12A。位于同一水平的第三绝缘层22A和第一绝缘层12A可以形成单层。
第二单元结构CS2可以连接到第二阶梯结构S2。例如，第二单元结构CS2的第四导电层21B可以分别连接到第二阶梯结构S2的第二导电层11B。位于同一水平的第四导电层21B和第二导电层11B可以形成单层。第二单元结构CS2的第四绝缘层22B可以分别连接到第二阶梯结构S2的第二绝缘层12B。位于同一水平的第四绝缘层22B和第二绝缘层12B可以形成单层。
半导体装置可以包括沟道结构CH。沟道结构CH位于单元区C中，并贯穿单元层叠结构CST的相应部分。沟道结构CH可以具有与第一支撑结构SP1和第二支撑结构SP2基本相同的高度。沟道结构CH的上表面可以基本上与第一支撑结构SP1和第二支撑结构SP2的上表面位于同一水平。
沟道结构CH中的每一个可以包括第一插塞PL1和连接到第一插塞PL1的第二插塞PL2。第一插塞PL1可以在单元区C中贯穿第一单元结构CS1的一部分。第一插塞PL1的上表面和第一单元结构CS1的上表面可以基本上位于同一水平。此外，第一插塞PL1的上表面可以与第一插塞P1的上表面基本上位于同一水平。
第二插塞PL2可以位于第一插塞PL1的上表面上，并且贯穿第二单元结构CS2的一部分。在图1C所示的实施方式中，第二插塞PL2的上表面从第二单元结构CS2的上表面突出。然而，本公开的实施方式不限于此。例如，第二插塞PL2的上表面和第二单元结构CS2的上表面可以基本上位于同一水平。此外，第二插塞PL2的上表面可以与第一支撑结构SP1的上表面和第二支撑结构SP2的上表面基本上位于相同的层。
第一插塞PL1和第二插塞PL2中的每一个可以具有沿着从其上表面到下表面的方向减小的宽度(例如，直径)。因此，与第二支撑结构SP2类似，沟道结构CH中的每一个的侧壁的斜率可以具有至少一个拐点P'。拐点P'可以与第二支撑结构SP2的拐点P基本上位于同一水平。
沟道结构CH可以具有与第一支撑结构SP1和第二支撑结构SP2的宽度(例如，直径)基本上相同或不同的宽度(例如，直径)。第一插塞PL1的上表面可以具有比第一插塞P1的上表面的直径W9窄的直径W10。在同一水平，第一插塞PL1具有比第一插塞PL1的直径窄的直径。第二插塞PL2的上表面可以具有比第二插塞PL2的直径W2窄的直径W11。在同一水平，第二插塞PL2具有比第二插塞P2的直径窄的直径。第二插塞PL2的上表面的直径W11可以比第一插塞PL1的上表面的直径W10窄，并且第一插塞PL1的上表面的直径W10可以比第一支撑结构SP1的上表面的直径W1窄。在同一水平，第一支撑结构SP1具有大于沟道结构CH的直径的直径。在基本同一水平，第一支撑结构SP1的侧壁可以具有与沟道结构CH的侧壁不同的斜率。
第一插塞PL1可以包括第一沟道层23A、第一间隙填充层24A和第一存储器层25A。第二插塞PL2可以包括第二沟道层23B、第二间隙填充层24B和第二存储器层25B。因此，沟道结构CH可以包括第一沟道层23A和第二沟道层23B、第一间隙填充层24A和第二间隙填充层24B、以及第一存储器层25A和第二存储器层25B。第一存储器层25A和第二存储器层25B可以包括隧道绝缘层、数据储存层和电荷阻挡层。数据储存层可以包括浮置栅、电荷捕获材料、多晶硅、氮化物、相变材料、可变电阻材料、纳米点等。
沟道结构CH各自可以具有与上面参照图1A和图1B描述的每个第二支撑结构SP2的结构类似的结构。
在实施方式中，与图1A中的第二支撑结构SP2类似，第一插塞PL1的层和第二插塞PL2的层可以一起形成。第一沟道层23A和第二沟道层23B可以形成为单层，第一间隙填充层24A和第二间隙填充层24B可以形成为单层，并且第一存储器层25A和第二存储器层25B可以形成为单层。
沟道结构CH的层可以与第一支撑结构SP1和第二支撑结构SP2的层一起形成。沟道结构CH的沟道层23A和23B可以与第二支撑结构SP2的第二半导体图案13A和第三半导体图案13B以及第一支撑结构SP1的第一半导体图案16一起形成。沟道层23A和23B可以包括与第二半导体图案13A、第三半导体图案13B以及第一半导体图案16相同的材料。沟道结构CH的间隙填充层24A和24B可以与第一支撑结构SP1的第一间隙填充层17以及第二支撑结构SP2的第二间隙填充层14A和第三间隙填充层14B一起形成。间隙填充层24A和24B可以包括与第一间隙填充层17以及第二间隙填充层14A和第三间隙填充层14B相同的材料。沟道结构CH的存储器层25A和25B可以与第一支撑结构SP1的第一电介质层18以及第二支撑结构SP2的第二电介质层15A和第三电介质层15B一起形成。存储器层25A和25B可以包括与第一电介质层18以及第二电介质层15A和第三电介质层15B相同的材料。
在另一实施方式中，与图1B中的第二支撑结构SP2类似，在图1C中所示的沟道结构CH的第一插塞PL1和第二插塞PL2可以通过单独工艺形成。在第一沟道层23A的上表面和第二沟道层23B的下表面之间可以存在界面，并且第一沟道层23A和第二沟道层23B可以通过单独工艺形成。第一沟道层23A可以包括用于确保与第二沟道层23B的交叠裕度的焊盘。第一间隙填充层24A和第二间隙填充层24B可以彼此间隔开，并且是通过单独工艺形成的层。第一存储器层25A和第二存储器层25B可以彼此间隔开，并且是通过单独工艺形成的层。
沟道结构CH的第一插塞PL1的层可以与第二支撑结构SP2的第一插塞P1的层一起形成。第一沟道层23A可以与第二半导体图案13A一起形成，并且包括与第二半导体图案13A相同的材料。第一间隙填充层24A可以与第二间隙填充层14A一起形成，并且包括与第二间隙填充层14A相同的材料。第一存储器层25A可以与第二电介质层15A一起形成，并且包括与第二电介质层15A相同的材料。
沟道结构CH的第二插塞PL2的层可以与第二支撑结构SP2的第二插塞P2的层和第一支撑结构SP1的层一起形成。第二沟道层23B可以与第三半导体图案13B和第一半导体图案16一起形成，并且包括与第三半导体图案13B和第一半导体图案16相同的材料。第二间隙填充层24B可以与第三间隙填充层14B和第一间隙填充层17一起形成，并且包括与第三间隙填充层14B和第一间隙填充层17相同的材料。第二存储器层25B可以与第三电介质层15B和第一电介质层18一起形成，并且包括与第三电介质层15B和第一电介质层18相同的材料。
图2A、图3A、图4A、图2B、图3B、图4B、图5、图6和图7例示了根据本公开的实施方式的半导体装置的制造方法。图2A、图3A、图4A是平面图，并且图2A、图3B、图4B、图5、图6和图7是截面图。
参照图2A和图2B，第一层叠结构ST1形成在基底30上。基底30可包括基板、外围电路、源极层、牺牲层、互连结构等。牺牲层可以在后续工艺中用源极层、连接图案等替换。第一层叠结构ST1可以包括第一接触区CT1中的第一部分PT1和第二接触区CT2中的第二部分PT2。第一接触区CT1和第二接触区CT2可以在第一方向I上彼此相邻。
第一层叠结构ST1可以包括交替层叠的第一材料层31和第二材料层32。第一材料层31可以是用于形成存储器单元、选择晶体管等的栅电极的层，并且第二材料层32可以是各自被配置为使相邻栅电极彼此绝缘的层。第一材料层31包括相对于第二材料层32具有更高的蚀刻选择性的材料。在示例中，第一材料层31可以是包括氮化物等的牺牲层，并且第二材料层32可以是包括氧化物等的绝缘层。在另一示例中，第一材料层31可以是包括多晶硅、钨等的导电层，并且第二材料层32可以是包括氧化物等的绝缘层。在另一实施方式中，第二材料层32包括相对于第一材料层31具有更高的蚀刻选择性的材料。例如，第一材料层31可以是包括掺杂多晶硅等的导电层，并且第二材料层32可以是包括未掺杂多晶硅等的牺牲层。
随后，在第一层叠结构ST1上形成第一掩模图案33。第一掩模图案33可以形成为在第一接触区CT1中覆盖第一部分PT1，并且包括位于第二接触区CT2中的一个或更多个开口。
随后，通过使用第一掩模图案33作为蚀刻屏障来蚀刻第一层叠结构ST1，形成第一开口OP1。第一掩模图案33可以是光刻胶图案。第一开口OP1可以完全贯穿第一层叠结构ST1或贯穿第一层叠结构ST1的一部分。第一开口OP1可以沿第一方向I和与第一方向I交叉的第二方向II布置。第一开口OP1可以沿第三方向III贯穿第一层叠结构ST1。第三方向III可以是垂直于由第一方向I和第二方向II限定的平面的方向，并且是层叠方向。
参照图3A和图3B，在去除第一掩模图案33之后，在第一开口OP1中分别形成牺牲图案34。在形成牺牲图案34之前，可以执行清洁工艺。牺牲图案34可以包括相对于第一材料层31、第二材料层32、第三材料层35和第四材料层36具有更高的蚀刻选择性的材料。例如，牺牲图案34可以包括钨。在另一实施方式中，可以形成第一插塞(例如，图1B的第一插塞P1)，而不是牺牲图案34。
随后，在第一层叠结构ST1上形成第二初始层叠结构(未示出)。第二初始层叠结构可以包括交替层叠的第三材料层35和第四材料层36。第三材料层35可以是用于形成存储器单元、选择晶体管等的栅电极的层，并且第四材料层36可以是各自被配置为使相邻栅电极彼此绝缘的层。第三材料层35可以包括与第一材料层31相同的材料，并且第四材料层36可以包括与第二材料层32相同的材料。
第三材料层35包括相对于第四材料层36具有更高的蚀刻选择性的材料。在示例中，第三材料层35可以是包括氮化物等的牺牲层，并且第四材料层36可以是包括氧化物等的绝缘层。在另一示例中，第三材料层35可以是包括多晶硅、钨等的导电层，并且第四材料层36可以是包括氧化物等的绝缘层。在另一实施方式中，第四材料层36包括相对于第三材料层35具有更高的蚀刻选择性的材料。例如，第三材料层35可以是包括掺杂多晶硅等的导电层，并且第四材料层36可以是包括未掺杂多晶硅等的牺牲层。
随后，第一层叠结构ST1和第二初始层叠结构(未示出)各自被图案化为阶梯形状，以形成第一中间层叠结构ST1'和第二层叠结构ST2。使用单个掩模图案重复执行蚀刻工艺和掩模图案缩小工艺，从而能够执行图案化工艺。例如，使用露出第二初始层叠结构(未示出)的端部的掩模图案来执行第一蚀刻工艺，对掩模图案执行第一掩模图案缩小工艺以增加掩模图案的露出部分，并且交替地执行随后的蚀刻工艺和掩模图案缩小工艺以形成第一中间层叠结构ST1'和第二层叠结构ST2。因此，能够使用单一掩模图案形成第一图案化层叠结构ST1”和第二层叠结构ST2。
因此，第一中间层叠结构ST1'的第一部分PT1和第二层叠结构ST2的第三部分PT3各自具有阶梯形状。
参照图4A和图4B，在第一中间层叠结构ST1'和第二层叠结构ST2上形成绝缘材料层37。例如，在第一中间层叠结构ST1'和第二层叠结构ST2上形成绝缘材料，并且对绝缘材料执行平坦化工艺以形成绝缘材料层37。绝缘材料层37可以包括氧化物。平坦化工艺可以是化学机械抛光(CMP)工艺。
随后，在绝缘材料层37上形成第二掩模图案38。第二掩模图案38可以是光刻胶图案。第二掩模图案38可以包括位于第一接触区CT1中的开口A和位于第二接触区CT2中的开口B。开口A中的每一个可以具有大于第二开口B中的每一个的直径W4的直径W3。
随后，使用第二掩模图案38作为蚀刻屏障，来蚀刻绝缘材料层、第二层叠结构ST2和第一中间层叠结构ST1'以分别形成第二图案化层叠结构ST2'和第一图案化层叠结构ST1”。因此，在第二接触区CT2中形成各自贯穿绝缘层37和第二图案化层叠结构ST2'的第二开口OP2。另外，当形成第二开口OP2时，在第一接触区CT1中形成各自贯穿绝缘层37和第一图案化层叠结构ST1”的第三开口OP3。第二开口OP2可以形成为分别对应于用牺牲图案34填充的第一开口OP1。
在蚀刻工艺中，蚀刻速率可以随第二掩模图案38的开口A和开口B每个的宽度(例如，直径W3或W4)而变化。例如，由于蚀刻负载差异，蚀刻速率随着直径的增加而增加。因为每个开口A的直径W3大于每个开口B的W4，所以开口A中的蚀刻速率可以大于开口B中的蚀刻速率，从而形成各自具有比第二开口OP2中的每个的深度深的深度的第三开口OP3。因此，第二开口OP2中的每一个可以形成为具有足以暴露出牺牲图案34中相应一个的顶部的深度，并且第三开口OP3中的每一个可以形成为具有足以暴露出基底30的顶部的深度。
参照图5，在去除第二掩模图案38之后，通过第二开口OP2去除牺牲图案34。在去除牺牲图案34之前，可以执行清洁工艺。随后，形成第一支撑结构SP1和第二支撑结构SP2。
第一支撑结构SP1可以形成在第三开口OP3中。第一支撑结构SP1可以贯穿第一接触区CT1中的绝缘层37和第一接触区CT1中的第一图案化层叠结构ST1”。第一支撑结构SP1中的每一个可以包括第一半导体图案39A、第一间隙填充层40A和第一电介质层41A。
第二支撑结构SP2可以形成在第一开口OP1和第二开口OP2中。第二支撑结构SP2可以贯穿第二接触区CT2中的绝缘层37和第二接触区CT2中的第二图案化层叠结构ST2'、以及第二接触区CT2中的第一图案化层叠结构ST1”。第二支撑结构SP2中的每一个可以包括第二半导体图案39B、第二间隙填充层40B和第二电介质层41B。
在实施方式中，在包括第一开口OP1、第二开口OP2和第三开口OP3的中间所得结构上顺序地形成电介质层、半导体层和间隙填充层。随后，在蚀刻间隙填充层的一部分之后，沉积半导体层中所包括的材料。随后，执行平坦化工艺直到露出绝缘层37的上表面。因此，第一支撑结构SP1和第二支撑结构SP2一起形成。
在第一开口OP1中形成第一插塞而不是牺牲图案34的另一实施方式中，不去除第一插塞。另外，第二插塞形成在第二开口OP2中，使得能够形成包括第一插塞和第二插塞的第二支撑结构SP2。
尽管在图5所示的实施方式中，第一电介质层41A和第二电介质层41B分别围绕第一半导体图案39A和第二半导体图案39B的侧壁和下表面，但电介质层41A和41B可以形成为仅分别围绕半导体图案39A和39B的侧壁。当基底30是半导体基板或源极时，可以在第一半导体图案39A和基底30之间形成外延图案。外延图案可以是通过外延工艺从基底30生长的硅层。
参照图6，第一材料层31和第三材料层35由第五材料层43替换。例如，在绝缘材料层37上附加沉积绝缘材料以覆盖第一支撑结构SP1和第二支撑结构SP2，从而形成绝缘层37'。随后，在绝缘层37'上形成掩模图案(未示出)。随后，通过使用掩模图案作为蚀刻屏障蚀刻绝缘层37'、第二图案化层叠结构ST2'和第一图案化层叠结构ST1”，形成一个或更多个狭缝(未示出)。随后，通过狭缝用第五材料层43替换第一材料层31和第三材料层35。具有第五材料层43的第一图案化层叠结构ST1”可以对应于第一阶梯结构S1，并且具有第五材料层43的第二图案化层叠结构ST2'可以对应于第二阶梯结构S2。
在示例中，当第一材料层31和第三材料层35是牺牲层并且第二材料层32和第四材料层36是绝缘层时，通过去除第一材料层31和第三材料层35形成开口(未示出)。第一支撑结构SP1和第二支撑结构SP2可以用作支撑第二材料层32和第四材料层36的支撑结构。随后，导电材料填充开口以形成第五材料层43。在另一示例中，当第一材料层31和第三材料层35是导电层，并且第二材料层32和第四材料层36是绝缘层，第一材料层31和第三材料层35被硅化以形成第五材料层43。尽管图6中未示出，但是根据另一实施方式，但第二材料层32和第四材料层36可以用第六材料层(未示出)替换。例如，当第一材料层31和第三材料层35是导电层并且第二材料层32和第四材料层36是牺牲层时，第二材料层32和第四材料层36用绝缘层(未示出)替换。
参照图7，形成接触插塞44。接触插塞44可以贯穿绝缘层37'，并且分别连接到第五材料层43。例如，在贯穿绝缘层37'并分别暴露出第五材料层43的相应部分的开口之后，形成导电层(未示出)以填充开口。随后，通过执行平坦化工艺直到露出绝缘层37'的上表面来形成接触插塞44。接触插塞44可以包括诸如钨之类的金属。
根据上述制造方法，能够在形成第二支撑结构SP2时同时形成第一支撑结构SP1。此外，第二支撑结构SP2和第一支撑结构SP1能够形成为具有不同的结构。
图8A、图8B、图9A和图9B例示了根据本公开的实施方式的半导体装置的制造方法。图8A和9A是平面图，并且图8B和图9B是截面图。
参见图8A和图8B，当利用蚀刻负载差异形成第二开口OP2和第三开口OP3'时，第三开口OP3'中的一个或更多个可能不具有足够的深度。例如，第三开口OP3'中的每个可以仅穿透第一图案化层叠结构ST1”的一部分，并且没能露出基底30的顶部，如虚线圆C所示。因此，执行用于增加第三开口OP3'的深度的附加蚀刻工艺。
参照图9A和图9B，在去除第二掩模图案38之后，形成第三掩模图案51。第三掩模图案51覆盖第二开口OP2，并包括露出第三开口OP3'的开口D。开口D中的每一个可以露出至少一个第三开口OP3'。例如，一个开口D可以露出两个第三开口OP3'。然而，本公开的实施方式不限于此，并且根据实施方式，每个开口D中的第三开口OP3'的数量可以变化。
随后，使用第三掩模图案51作为蚀刻屏障来蚀刻绝缘层37和第一图案化层叠结构ST1”。因此，第三开口OP3'在从绝缘层37的上表面到绝缘层37的下表面的方向上延伸，以形成延伸的第三开口OP3”，从而使得延伸的第三开口OP3”中的每一个具有足以露出基底30的顶部的深度。
图10A至图10D例示了根据本公开的实施方式的半导体装置的制造方法。在下文中，将省略与上述内容重复的内容的描述。
参考图10A，第一层叠结构ST1形成在基底60上。第一层叠结构ST1可以包括第一接触区CT1中的第一部分、第二接触区CT2中的第二部分和单元区C中的第三部分。第二接触区CT2可以位于单元区C和第一接触区CT1之间。第一层叠结构ST1可以包括交替层叠的第一材料层61和第二材料层62。
随后，在第一层叠结构ST1上形成第一掩模图案63。第一掩模图案63可以形成为覆盖第一接触区CT1中的第一部分、第二接触区CT2中的第二部分和单元区C中的第三部分。第一掩模图案63可以包括位于单元区C中的开口F以及位于第二接触区CT2中的开口E。开口E和F可以沿第一方向I和第二方向II布置。开口E可以各自具有大于开口F的宽度W5的宽度(例如，直径)W4。开口E中相邻的开口可以彼此间隔开大于开口F的距离D2的距离D1。
随后，通过使用第一掩模图案63作为蚀刻屏障蚀刻第一层叠结构ST1来形成第一开口OP1和第四开口OP4。第一开口OP1可以位于第二接触区CT2中，并且第四开口OP4可以位于单元区C中。第四开口OP4可以在形成第一开口OP1时形成。另外，第一开口OP1和第四开口OP4各自可以形成为具有足以露出基底60的顶部的深度。
参照图10B，在去除第一掩模图案63之后，在第一开口OP1和第四开口OP4中形成牺牲图案64。随后，在第一层叠结构ST1上形成第二初始层叠结构(未示出)。第二初始层叠结构可以包括交替层叠的第三材料层65和第四材料层66。随后，第一层叠结构ST1和第二初始层叠结构被图案化为阶梯形状，以分别形成第一中间层叠结构ST1'和第二层叠结构ST2。因此，第一接触区CT1中的第一中间层叠结构ST1'的第一部分和第二接触区CT2中的第二层叠结构ST2的第二部分被图案化为阶梯形状。
参照图10C，在第一中间层叠结构ST1'和第二层叠结构ST2上形成绝缘材料层67。随后，在绝缘材料层上形成第二掩模图案68。第二掩模图案68可以是光刻胶图案。
随后，使用第二掩模图案68作为蚀刻屏障来蚀刻绝缘材料层67、第二层叠结构ST2和第一中间层叠结构ST1'。因此，形成贯穿第二接触区CT2中的绝缘材料层67和第二图案化层叠结构ST2'的第二开口OP2。第二开口OP2可以形成为分别对应于第一开口OP1。当形成第二开口OP2时，形成贯穿第一接触区CT1中的绝缘材料层67和第一图案化层叠结构ST1”的第三开口OP3。另外，当形成第二开口OP2时，形成贯穿单元区C中的绝缘材料层67和第二图案化层叠结构ST2'的第五开口OP5。第五开口OP5可以形成为分别对应于第四开口OP4。
第三开口OP3中的每一个可以具有大于第二开口OP2中的每一个的直径W7的直径W6，并且第二开口OP2中的每一个的直径W7基本上等于或大于第五开口OP5中的每一个的直径W8。第三开口OP3可以具有比第二开口OP2和第五开口OP5的深度深的深度。第二开口OP2和第五开口OP5各自可以形成为具有足以露出牺牲图案64中相应一个的顶部的深度，并且第三开口OP3各自可以形成为具有足以露出基底60的顶部的深度。
参照图10D，在去除第二掩模图案68之后，通过第二开口OP2和第五开口OP5去除牺牲图案64。随后，形成第一支撑结构SP1、第二支撑结构SP2和沟道结构CH。
第一支撑结构SP1可以形成在第三开口OP3中。第一支撑结构SP1可以贯穿第一接触区CT1中的绝缘材料层67和第一阶梯结构S1。第一支撑结构SP1中的每一个可以包括第一半导体图案69A、第一间隙填充层70A和第一电介质层71A。
第二支撑结构SP2可以形成在第一开口OP1和第二开口OP2中。第二支撑结构SP2可以贯穿第二接触区CT2中的绝缘材料层67、第二接触区CT2中的第二阶梯结构S2和第二接触区CT2中的第一阶梯结构S1。第二支撑结构SP2中的每一个可以包括第二半导体图案69B、第二间隙填充层70B和第二电介质层71B。
沟道结构CH可以形成在第四开口OP4和第五开口OP5中。沟道结构CH可以贯穿单元区C中的绝缘材料层67、单元区C中的第二阶梯结构S2、以及单元区C中的第一阶梯结构S1。沟道结构CH中的每一个可以包括沟道层69C、间隙填充层70C和存储器层71C。
例如，在包括第一开口OP1至第五开口OP5的中间所得结构上顺序地形成存储器层、沟道层和间隙填充层。随后，在部分蚀刻间隙填充层之后，沉积沟道层中所包括的材料。随后，执行平坦化工艺直到露出绝缘材料层67的上表面。因此，沟道结构CH、第一支撑结构SP1和第二支撑结构SP2一起形成。因此，第一半导体图案69A和第二半导体图案69B可以由与沟道层69C相同的材料形成。另外，第一电介质层71A和第二电介质层71B可以由与存储器层71C相同的材料形成。
随后，在绝缘材料层67上附加沉积绝缘材料以形成绝缘层67'之后，用第五材料层73替换第一材料层61和第三材料层65。尽管图10D中未示出，但是在另一实施方式中，第二材料层62和第四材料层66可以用第六材料层(未示出)替换。
尽管图10D中未示出，但是可以依据基底60的材料执行附加工艺。例如，当基底60是牺牲层时，通过去除基底60形成开口，并且去除通过开口露出的存储器层71C。随后，可以在开口中形成连接到沟道层69C的源极层。
根据上述制造方法，能够在形成沟道结构CH时形成第一支撑结构SP1和第二支撑结构SP2。此外，沟道结构CH和第二支撑结构SP2能够具有类似的结构，而沟道结构CH和第一支撑结构SP1能够具有不同结构。
图11A和图11B例示了根据本公开的实施方式的半导体装置的制造方法。
参照图10C，当第五开口OP5、第二开口OP2和第三开口OP3一起形成时，第三开口OP3中的一个或更多个可能不具有足够的深度。例如，参照图11A，第三开口OP3'每个可以仅穿透第一图案化层叠结构ST1”的一部分，并且没能露出基底60的顶部，如虚线圆圈G所示。因此，执行用于增加第三开口OP3'的深度的附加蚀刻工艺。
参照图11B，在去除第二掩模图案68之后，形成保护层81。保护层81可以填充第五开口OP5，并且部分地填充第二开口OP2和第三开口OP3'。可以使用沉积工艺形成保护层81。当第二开口OP2和第三开口OP3'具有大于第五开口OP5的直径的直径时，由于沉积工艺的特性，当在顶视图中看时，第五开口OP5基本上被完全填充，而第二开口OP2和第三开口OP3'被部分填充。保护层81可包括无定形碳。
随后，使用保护层81作为蚀刻屏障来蚀刻第一图案化层叠结构ST1”。因此，第三开口OP3'在从绝缘材料层67的上表面到绝缘材料层67的下表面的方向上延伸，从而使得第三开口OP3”中的每一个具有足以露出基底60的顶部的深度。
图12是例示了根据本公开的实施方式的存储器系统的配置的框图。
参照图12，根据本公开的实施方式的存储器系统1000包括存储器装置1200和控制器1100。
存储器装置1200用于存储具有诸如文本、图形和软件代码之类的各种数据格式的数据信息。存储器装置1200可以是非易失性存储器。此外，存储器装置1200可以具有参照图1至图11B描述的结构，并且根据参照图1A至图11B描述的制造方法制造。在实施方式中，存储器装置1200可以包括：第一阶梯结构，其包括第一接触区和第二接触区；第二阶梯结构，其位于第一阶梯结构的第二接触区上，第二阶梯结构露出第一接触区；第一支撑结构，其贯穿第一阶梯结构的第一接触区，第一支撑结构包括具有恒定斜率的侧壁；以及第二支撑结构，其贯穿第一阶梯结构的第二接触区和第二阶梯结构，第二支撑结构包括斜率具有至少一个拐点的侧壁。存储器装置1200的结构和制造方法与上述相同，因此，将省略它们的详细描述。
控制器1100连接到主机和存储器装置1200，并且被配置为响应于来自主机的请求而访问存储器装置1200。例如，控制器1100被配置为控制存储器装置1200的读取操作、写入操作、擦除操作和后台操作。
控制器1100包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、纠错码(ECC)电路1140、存储器接口1150等。
RAM 1110可以用作CPU 1120的工作存储器，存储器装置1200和主机之间的高速缓存存储器，以及存储器装置1200和主机之间的缓冲存储器。RAM 1110可以用静态随机存取存储器(SRAM)、只读存储器(ROM)等代替。
CPU 1120被配置为控制控制器1100的整体操作。例如，CPU 1120被配置为操作诸如存储在RAM 1110中的闪存转换层(FTL)之类的固件。
主机接口1130被配置为与主机接口连接。例如，控制器1100使用诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行-ATA协议、并行-ATA协议、小型计算机小型接口(SCSI)协议、增强型小磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和私有协议之类的各种接口协议中的至少一种与主机通信。
ECC电路1140被配置为使用纠错码(ECC)来检测和纠正从存储器装置1200读取的数据中包括的错误。
存储器接口1150可以被配置为与存储器装置1200接口连接。例如，存储器接口1150包括NAND接口或NOR接口。
控制器1100还可以包括用于临时存储数据的缓冲存储器(未示出)。缓冲存储器可以用于临时存储通过主机接口1130向外部传送的数据或者通过存储器接口1150从存储器装置1200传送的数据。控制器1100还可以包括存储用于与主机接口连接的代码数据的ROM。
如上所述，根据本公开的实施方式的存储器系统1000包括具有改进的集成度和改进的特性的存储器装置1200，因此能够提高存储器系统1000的集成度和特性。
图13是例示了根据本公开的实施方式的存储器系统的配置的框图。在下文中，将省略与上述内容重复的内容的描述。
参照图13，根据本公开的实施方式的存储器系统1000'包括存储器装置1200'和控制器1100。控制器1100包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140、存储器接口1150等。
存储器装置1200'可以是非易失性存储器。此外，存储器装置1200'可以具有参照图1至图11B描述的结构，并且根据参照图1A至图11B描述的制造方法制造。在实施方式中，存储器装置1200'可以包括：第一阶梯结构，其包括第一接触区和第二接触区；第二阶梯结构，其位于第一阶梯结构的第二接触区上，第二阶梯结构露出第一接触区；第一支撑结构，其贯穿第一阶梯结构的第一接触区，第一支撑结构包括具有恒定斜率的侧壁；以及第二支撑结构，其贯穿第一阶梯结构的第二接触区和第二阶梯结构，第二支撑结构包括斜率具有至少一个拐点的侧壁。存储器装置1200'的结构和制造方法与上述相同，因此，将省略它们的详细描述。
存储器装置1200'可以是包括多个存储器芯片的多芯片封装件。多个存储器芯片划分为被配置为通过第一通道至第k通道(CH1至CHk)与控制器1100通信的多个组。另外，一个组中所包括的存储器芯片可以被配置为经由公共通道与控制器1100通信。作为参考，可以修改存储器系统1000'，使得一个存储器芯片连接到一个通道。
如上所述，根据本公开的实施方式的存储器系统1000'包括具有改进的集成度和改进的特性的存储器装置1200'，因此能够改进存储器系统1000'的集成度和特性。具体地，存储器装置1200'被配置为多芯片封装件，使得能够增加存储器系统1000'的数据储存容量，并且能够提高存储器系统1000'的操作速度。
图14是例示了根据本公开的实施方式的计算系统的配置的框图。在下文中，将省略与上述内容重复的内容的描述。
参照图14，根据本公开的实施方式的计算系统2000包括存储器装置2100、CPU2200、RAM 2300、用户接口2400、电源2500、系统总线2600等。
存储器装置2100存储通过用户接口2400提供的数据、由CPU 2200处理的数据等。另外，存储器装置2100通过系统总线2600电连接到CPU 2200、RAM 2300、用户接口2400、电源2500等。例如，存储器装置2100可以通过控制器(未示出)连接到系统总线2600或直接连接到系统总线2600。当存储器装置2100直接连接到系统总线2600时，控制器的功能可以由CPU 2200、RAM 2300等执行。
存储器装置2100可以是非易失性存储器。此外，存储器装置2100可以具有参照图1至图11B描述的结构，并且根据参照图1A至图11B描述的制造方法制造。在实施方式中，存储器装置2100可以包括：第一阶梯结构，其包括第一接触区和第二接触区；第二阶梯结构，其位于第一阶梯结构的第二接触区上，第二阶梯结构露出第一接触区；第一支撑结构，其贯穿第一阶梯结构的第一接触区，第一支撑结构包括具有恒定斜率的侧壁；以及第二支撑结构，其贯穿第一阶梯结构的第二接触区和第二阶梯结构，第二支撑结构包括斜率具有至少一个拐点的侧壁。存储器装置2100的结构和制造方法与上述相同，因此，将省略它们的详细描述。
存储器装置2100可以是如参照图13所述的包括多个存储器芯片的多芯片封装件。
如上所述配置的计算系统2000可以是计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、3维电视、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪、数字视频播放器、用于在无线环境中通信信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、RFID装置等。
如上所述，根据本公开的实施方式的计算系统2000包括具有改进的集成度和改进的特性的存储器装置2100，因此也能够改进计算系统2000的特性。
图15是例示了根据本公开的实施方式的计算系统的框图。
参照图15，根据本公开的实施方式的计算系统3000包括软件层，该软件层包括操作系统3200、应用3100、文件系统3300、转换层3400等。此外，计算系统3000包括存储器装置3500等的硬件层。
操作系统3200可以管理计算系统3000的软件资源、硬件资源等，并控制中央处理单元的程序执行。应用3100是在计算系统3000上运行的各种应用程序之一，并且可以是由操作系统3200执行的实用程序。
文件系统3300表示用于在计算系统3000中管理数据、文件等的逻辑结构，并且根据规则组织存储器装置3500中所存储的数据或文件。可以依据计算系统3000中使用的操作系统3200来确定文件系统3300。例如，当操作系统3200是Microsoft(微软)的Windows(视窗)操作系统之一时，文件系统3300可以是文件分配表(FAT)或者NT文件系统(NTFS)。当操作系统3200是Unix/Linux操作系统之一时，文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)或日志文件系统(JFS)。
在该图中，操作系统3200、应用3100和文件系统3300被示为单个块。然而，应用3100和文件系统3300可以包括在操作系统3200中。
转换层3400响应于来自文件系统3300的请求将地址转换成适合于存储器装置3500的形式。例如，转换层3400将由文件系统3300生成的逻辑地址转换为存储器装置3500的物理地址。逻辑地址和物理地址之间的映射信息可以存储为地址转换表。例如，转换层3400可以是闪存转换层(FTL)/通用闪存链路层(ULL)等。
存储器装置3500可以是非易失性存储器。此外，存储器装置3500可以具有参照图1至图11B描述的结构，并且根据参照图1A至图11B描述的制造方法制造。在实施方式中，存储器装置3500可以包括：第一阶梯结构，其包括第一接触区和第二接触区；第二阶梯结构，其位于第一阶梯结构的第二接触区上，第二阶梯结构露出第一接触区；第一支撑结构，其贯穿第一阶梯结构的第一接触区，第一支撑结构包括具有恒定斜率的侧壁；以及第二支撑结构，其贯穿第一阶梯结构的第二接触区和第二阶梯结构，第二支撑结构包括斜率具有至少一个拐点的侧壁。存储器装置3500的结构和制造方法与上述相同，因此，将省略它们的详细描述。
如上所述配置的计算系统3000可以划分为在上层区域中执行的操作系统层和在下层区域中执行的控制器层。应用3100、操作系统3200和文件系统3300包括在操作系统层中，并且可以由计算系统3000的工作存储器驱动。此外，转换层3400可以包括在操作系统层或控制器层中。
如上所述，根据本公开的实施方式的计算系统3000包括具有改进的集成度和改进的特性的存储器装置3500，因此也能够改进计算系统3000的特性。
根据本公开，能够提供具有稳定结构和改善的可靠性的半导体装置。此外，当制造半导体装置时，能够降低工艺难度水平，能够简化制造工艺，并且能够降低制造成本。
已经在附图和说明书中描述了本公开的示例性实施方式。尽管这里使用了特定术语，但这些术语仅用于解释本公开的实施方式。因此，本公开不限于上述实施方式，并且在本公开的精神和范围内可以进行许多变型。对于本领域技术人员应当显而易见的是，除了本文公开的实施方式之外，还能够基于本公开的技术范围进行各种修改。
只要没有被不同地定义，本文使用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员通常理解的含义。具有字典中所定义的定义的术语应当被理解为使得它们具有与相关技术的上下文一致的含义。只要在本申请中没有明确定义，不应以理想或过于形式的方式理解术语。
相关申请的交叉引用
本申请要求2019年2月12日在韩国知识产权局提交的韩国专利申请No.10-2019-0016234，其全部公开内容通过引用结合于此。

Claims (30)

1.一种半导体装置，该半导体装置包括：
第一阶梯结构，该第一阶梯结构包括第一部分和第二部分；
第二阶梯结构，该第二阶梯结构包括在所述第一阶梯结构的所述第二部分上的第三部分；
第一支撑结构，该第一支撑结构贯穿所述第一阶梯结构的所述第一部分，所述第一支撑结构包括具有基本恒定斜率的侧壁；
第二支撑结构，该第二支撑结构贯穿所述第一阶梯结构的所述第二部分和所述第二阶梯结构的所述第三部分，所述第二支撑结构包括具有拐点的侧壁；
单元层叠结构，该单元层叠结构包括单元区，所述单元层叠结构联接到所述第一阶梯结构和所述第二阶梯结构；以及
沟道结构，该沟道结构贯穿所述单元层叠结构，
其中，所述第一支撑结构具有第一上表面，所述第二支撑结构具有第二上表面，并且所述沟道结构具有第三上表面，所述第一上表面的第一宽度大于所述第二上表面的第二宽度，并且所述第一上表面的第一宽度和所述第二上表面的第二宽度各自大于所述沟道结构的所述第三上表面的第三宽度。
2.根据权利要求1所述的半导体装置，其中，所述第二支撑结构包括：
第一插塞，该第一插塞贯穿所述第一阶梯结构的所述第二部分；以及
第二插塞，该第二插塞贯穿所述第二阶梯结构的所述第三部分。
3.根据权利要求2所述的半导体装置，其中，所述第二支撑结构在所述第一插塞和所述第二插塞彼此联接的地方具有所述拐点。
4.根据权利要求2所述的半导体装置，其中，所述第一阶梯结构的所述第二部分的上表面和所述第一插塞的上表面基本位于同一水平。
5.根据权利要求2所述的半导体装置，其中，所述第一支撑结构的上表面和所述第二插塞的上表面基本位于同一水平。
6.根据权利要求1所述的半导体装置，其中，所述第二支撑结构具有在所述第一阶梯结构和所述第二阶梯结构之间的所述拐点。
7.根据权利要求1所述的半导体装置，其中，所述第一阶梯结构的所述第二部分具有基本一致的高度，并且所述第一阶梯结构的所述第一部分具有阶梯形状。
8.根据权利要求1所述的半导体装置，其中，所述第一支撑结构和所述第二支撑结构具有基本相同的高度。
9.根据权利要求1所述的半导体装置，其中，所述第一支撑结构具有第一上表面，并且所述第二支撑结构具有第二上表面，所述第一上表面和所述第二上表面基本位于同一水平。
10.根据权利要求1所述的半导体装置，该半导体装置还包括设置在所述第一阶梯结构和所述第二阶梯结构上的绝缘层，
其中，所述第一支撑结构和所述第二支撑结构中的每一个贯穿所述绝缘层的相应部分。
11.根据权利要求1所述的半导体装置，其中，所述第一阶梯结构的所述第一部分包括一个或更多个第一导电层以及一个或更多个第一绝缘层，所述一个或更多个第一导电层与所述一个或更多个第一绝缘层交替层叠。
12.根据权利要求11所述的半导体装置，该半导体装置还包括分别联接到所述第一导电层的一个或更多个第一接触插塞。
13.根据权利要求1所述的半导体装置，其中，所述第二阶梯结构的所述第三部分包括一个或更多个第二导电层以及一个或更多个第二绝缘层，所述一个或更多个第二导电层与所述一个或更多个第二绝缘层交替层叠。
14.根据权利要求13所述的半导体装置，该半导体装置还包括分别联接到所述第二导电层的一个或更多个第二接触插塞。
15.一种半导体装置，该半导体装置包括：
第一阶梯结构，该第一阶梯结构包括第一部分和第二部分；
第二阶梯结构，该第二阶梯结构包括设置在所述第一阶梯结构的所述第二部分上的第三部分；
绝缘层，该绝缘层设置在所述第一阶梯结构和所述第二阶梯结构上；
第一支撑结构，该第一支撑结构贯穿所述第一阶梯结构的所述第一部分和所述绝缘层；
第二支撑结构，该第二支撑结构贯穿所述第一阶梯结构的所述第二部分和所述第二阶梯结构的所述第三部分；
单元层叠结构，该单元层叠结构包括单元区，所述单元层叠结构联接到所述第一阶梯结构和所述第二阶梯结构；以及
沟道结构，该沟道结构贯穿所述单元层叠结构，
其中，所述第一支撑结构的第一侧壁在特定水平具有第一斜率，所述第二支撑结构的第二侧壁在所述特定水平具有第二斜率，所述第一斜率不同于所述第二斜率，并且
其中，所述第一支撑结构具有第一上表面，所述第二支撑结构具有第二上表面，并且所述沟道结构具有第三上表面，所述第一上表面的第一宽度大于所述第二上表面的第二宽度，并且所述第一上表面的第一宽度和所述第二上表面的第二宽度各自大于所述沟道结构的所述第三上表面的第三宽度。
16.根据权利要求15所述的半导体装置，其中，所述第二侧壁具有一个或更多个第二拐点。
17.根据权利要求15所述的半导体装置，
其中，所述沟道结构的第三侧壁在所述特定水平具有第三斜率，所述第一斜率不同于所述第三斜率。
18.一种制造半导体装置的方法，该方法包括以下步骤：
形成包括单元区、第一接触区中的第一部分和第二接触区中的第二部分的第一图案化层叠结构，所述第一图案化层叠结构的所述第二部分包括第一开口；
形成包括第三部分的第二图案化层叠结构，所述第三部分在所述第一图案化层叠结构的所述第二接触区和所述单元区上；
形成贯穿所述第二图案化层叠结构的所述第三部分的第二开口，所述第二开口联接到所述第一开口；
在形成所述第二开口时，形成贯穿所述第一图案化层叠结构的所述第一部分的第三开口；
在形成所述第一开口时，形成贯穿所述单元区中的第一层叠结构的第四开口；以及
在形成所述第二开口和所述第三开口时，形成贯穿所述单元区中的所述第二图案化层叠结构的第五开口，所述第五开口联接到所述第四开口，
其中，所述第三开口的直径大于所述第二开口的直径，并且
其中，所述第二开口和所述第三开口中的每一个具有比所述第五开口的直径大的直径。
19.根据权利要求18所述的方法，该方法还包括以下步骤：
在所述第一开口中形成牺牲图案；
在形成所述第二开口和所述第三开口之后，去除所述牺牲图案；
在所述第三开口中形成第一支撑结构；以及
在形成所述第一支撑结构时，在所述第一开口和所述第二开口中形成第二支撑结构。
20.根据权利要求18所述的方法，该方法还包括以下步骤：
在所述第一开口中形成第一插塞；
在所述第二开口中形成联接到所述第一插塞的第二插塞；以及
在形成所述第二插塞时，在所述第三开口中形成第一支撑结构。
21.根据权利要求18所述的方法，该方法还包括以下步骤：
形成第一层叠结构；
在所述第一层叠结构上形成第二初始层叠结构；
在形成所述第二开口之前，图案化所述第二初始层叠结构和所述第一层叠结构以分别形成第二层叠结构和第一中间层叠结构，
其中，所述第一中间层叠结构具有第一阶梯形状，并且所述第二层叠结构具有第二阶梯形状。
22.根据权利要求21所述的方法，其中，所述第一接触区中的所述第一中间层叠结构具有所述第一阶梯形状，并且所述第二接触区中的所述第二层叠结构具有所述第二阶梯形状。
23.根据权利要求18所述的方法，其中，所述第三开口具有比所述第二开口的深度深的深度。
24.根据权利要求21所述的方法，该方法还包括以下步骤：在所述第二层叠结构上形成绝缘层，
其中，所述第二开口贯穿所述绝缘层和所述第二图案化层叠结构的所述第三部分，并且所述第三开口贯穿所述绝缘层和所述第一图案化层叠结构的所述第一部分。
25.根据权利要求18所述的方法，该方法还包括以下步骤：
在形成所述第二开口和所述第三开口之后，在所述第二图案化层叠结构上形成掩模图案，所述掩模图案覆盖所述第二开口并露出所述第三开口；以及
使用所述掩模图案作为蚀刻屏障，蚀刻所述第一图案化层叠结构直到所述第三开口到达或延伸超出所述第一图案化层叠结构的下表面。
26.根据权利要求18所述的方法，其中，所述第一开口具有比所述第四开口的直径大的直径。
27.根据权利要求18所述的方法，该方法还包括以下步骤：在所述第四开口和所述第五开口中形成沟道结构。
28.根据权利要求27所述的方法，该方法还包括以下步骤：当在所述第四开口和所述第五开口中形成所述沟道结构时，在所述第三开口中形成第一支撑结构并且在所述第一开口和所述第二开口中形成第二支撑结构。
29.根据权利要求18所述的方法，该方法还包括以下步骤：
形成填充所述第五开口的保护层，所述保护层露出所述第三开口；以及
使用所述保护层作为蚀刻屏障来蚀刻所述第一图案化层叠结构，直到所述第三开口到达或延伸超出所述第一图案化层叠结构的下表面。
30.根据权利要求29所述的方法，其中，所述保护层包括无定形碳。
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