CN112420597A - 半导体器件的制造方法 - Google Patents

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金活杓
朴镇泽
任易硕
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Abstract

本公开涉及半导体器件的制造方法。一种制造半导体器件的方法包括：形成包括具有不同深度的沟槽的堆叠结构；在堆叠结构上形成绝缘层以填充沟槽；以及通过对绝缘层进行图案化来形成与沟槽的位置相对应地定位的多个突起。该方法还包括通过对包括多个突起的图案化的绝缘层进行平坦化来分别形成填充沟槽的绝缘图案。

Description

半导体器件的制造方法
相关申请的交叉引用
本申请要求于2019年8月20日在韩国知识产权局提交的韩国专利申请10-2019-0101738的优先权，其全部公开内容通过引用并入本文。
技术领域
各个实施例总体上涉及半导体器件，并且更具体地涉及制造半导体器件的方法。
背景技术
非易失性存储器设备保留所存储的数据，而不管电源是否可用。近来，限制了其中存储器单元以单层形式形成在基底之上的二维非易失性存储器设备的集成密度的增加。因此，已经提出了其中存储器单元在竖直方向上堆叠在基底之上的三维非易失性存储器设备。
三维非易失性存储器设备可以包括彼此交替堆叠的层间绝缘层和栅电极、以及穿过其中的沟道层，其中存储器单元沿着沟道层堆叠。已经开发出了各种结构和制造方法以提高三维非易失性存储器设备的操作可靠性。
发明内容
根据本公开的实施例，一种制造半导体器件的方法可以包括：形成包括具有不同深度的沟槽的堆叠结构；在堆叠结构上形成绝缘层以填充沟槽；以及通过对绝缘层进行图案化来形成与沟槽相对应地定位的多个突起。该方法还可以包括通过对包括多个突起的图案化的绝缘层进行平坦化来分别形成填充沟槽的绝缘图案。
根据本公开的实施例，一种制造半导体器件的方法可以包括形成包括单元区域和接触区域的堆叠结构。该方法还可以包括在堆叠结构的接触区域中形成与单元区域相邻的第一沟槽和与单元区域分开的第二沟槽。该方法还可以包括在堆叠结构上形成绝缘层以填充第一沟槽和第二沟槽，并且对绝缘层进行图案化以形成与第一沟槽相对应的第一突起和与第二沟槽相对应的第二突起，其中第二突起为比第一突起宽。该方法还可以包括对包括第一突起和第二突起的图案化的绝缘层进行平坦化。
附图说明
图1A和图1B是示出根据本公开的实施例的半导体器件的结构的图；
图2A至图2F是示出根据本公开的实施例的制造半导体器件的方法的图；
图3A至图3C是示出根据本公开的实施例的制造半导体器件的方法的图；
图4A至图4C是示出根据本公开的实施例的制造半导体器件的方法的图；
图5是示出根据本公开的实施例的存储器系统的配置的框图；
图6是示出根据本公开的实施例的存储器系统的配置的框图；
图7是示出根据本公开的实施例的存储器系统的配置的框图；以及
图8是示出根据本公开的实施例的计算系统的配置的框图。
具体实施方式
在下文中，根据本说明书中公开的概念的实施例的具体结构或功能描述被示出仅用于描述实施例。根据本教导的概念和实施例可以通过各种形式来实现，并且不具体限于本说明书中描述的实施例。
各种实施例涉及半导体器件和用于半导体器件的制造工艺。与当前的最新技术水平的半导体器件相比，这些半导体器件可以具有稳定的结构和改善的特性。
图1A和图1B是示出根据本公开的实施例的半导体器件的结构的图。图1A是布局图，图1B是图1A在第一方向I上的截面图。
参考图1A和图1B，半导体器件可以包括基座10、堆叠结构ST以及第一绝缘图案13A至第三绝缘图案13C。另外，半导体器件可以包括沟道结构CH、层间绝缘层17和接触插塞18。
堆叠结构ST可以被定位在基座10上。基座10可以是半导体基底，并且可以包括具有外围电路或源极结构的下部结构。
堆叠结构ST可以包括彼此交替堆叠的导电层11和绝缘层12。
导电层11可以是栅电极，诸如选择晶体管和存储器单元。导电层11可以包括多晶硅、钨、金属等。绝缘层12可以被提供以使堆叠的栅电极彼此绝缘，并且可以包括诸如氧化物和氮化物等绝缘材料。
堆叠结构ST可以包括至少一个单元区域CR和至少一个接触区域CTR。单元区域CR可以是指存储器串被定位于其中的区域。每个存储器串可以包括堆叠的存储器单元。接触区域CTR可以是指耦合到存储器串的互连结构被定位于其中的区域。互连结构可以包括接触插塞、线等。
单元区域CR和接触区域CTR可以在第一方向I上彼此相邻。单元区域CR可以被定位于接触区域CTR之间。另一方面，接触区域CTR可以被定位于单元区域CR之间。
堆叠结构ST可以包括多个沟槽T1至T3。多个沟槽T1至T3可以被定位于接触区域CTR中，并且具有彼此不同的深度D1至D3。沟槽T1至T3可以暴露不同的导电层11，并且具有阶梯状内壁。沟槽T1至T3可以包括在第一方向I上彼此面对的内壁。沟槽T1至T3的内壁可以具有对称或不对称的阶梯形状。另外，至少一个导电层11和至少一个绝缘层12可以构成阶梯结构的单个台阶。导电层11或绝缘层12可以被定位于每个台阶的顶部。
沟槽T1至T3可以布置在第一方向I上，并且在与第一方向I交叉的第二方向II上延伸。第一沟槽T1至第三沟槽T3可以顺序地布置，使得其深度可以在远离单元区域CR的方向上增加。但是，第一沟槽T1至第三沟槽T3可以在不考虑其深度的情况下随机地布置。
第一沟槽T1可以暴露至少一个最上面的导电层11，并且在沟槽T1至T3之中具有最浅深度D1。第一沟槽T1的整个内壁可以具有阶梯形状。第三沟槽T3可以暴露至少一个最下面的导电层11，并且在沟槽T1至T3之中具有最深深度D3。第二沟槽T2可以暴露其余的导电层11，并且可以具有大于第一沟槽T1并且小于第三沟槽T3的深度(D1<D2<D3)。
第二沟槽T2和第三沟槽T3中的每个的内壁的一部分可以具有阶梯形状。第二沟槽T2的内壁的与第一沟槽T1重叠的部分可以具有竖直轮廓，并且其另一部分可以具有阶梯形状。第三沟槽T3的与第一沟槽T1和第二沟槽T2重叠的部分可以具有竖直轮廓，并且其另一部分可以具有阶梯形状。
绝缘图案13A至13C可以分别形成在第一沟槽T1至第三沟槽T3中。第一绝缘图案13A可以形成在第一沟槽T1中，第二绝缘图案13B可以形成在第二沟槽T2中，第三绝缘图案13C可以形成在第三沟槽T3中。
第一绝缘图案13A至第三绝缘图案13C的上表面可以被定位于与堆叠结构ST的顶表面基本相同的高度处。第一绝缘图案13A至第三绝缘图案13C的上表面可以被定位于与堆叠结构ST的顶表面基本相同的平面中。
层间绝缘层17可以被定位于堆叠结构ST和第一绝缘图案13A至第三绝缘图案13C之上。接触插塞18可以穿过层间绝缘层17和第一绝缘图案13A至第三绝缘图案13C，并且分别耦合到导电层11。
沟道结构CH可以穿过堆叠结构ST的单元区域CR。沟道结构CH可以布置在第一方向I和第二方向II上。另外，沟道结构CH可以在第三方向III上穿过堆叠结构ST。第三方向III可以与限定在第一方向I和第二方向II上的平面正交。
每个沟道结构CH可以包括沟道层14、存储器层15和间隙填充层16。沟道层14可以在第三方向III上穿过堆叠结构ST。沟道层14可以延伸到基座10，并且电耦合到基座10中包括的源极结构。存储器层15可以围绕沟道层14的侧壁，或者可以插入在沟道层14与导电层11之间。存储器层15可以包括隧道绝缘层、数据存储层和电荷阻挡层中的至少一种。数据存储层可以包括浮栅、电荷俘获材料、多晶硅、氮化物、纳米点或相变材料。间隙填充层16可以形成在沟道层14中。间隙填充层16可以包括诸如氧化物等绝缘材料。
在本实施例中，已经描述了堆叠结构ST包括三个沟槽T1至T3的情况。但是，本教导不限于三个沟槽。沟槽的数目、形状和布置可以根据堆叠结构ST中包括的导电层11的数目而变化。另外，绝缘图案13A至13C和接触插塞18的数目、形状和布置可以相应地改变。
图2A至图2F是示出根据实施例的制造半导体器件的方法的截面图。在下文中，省略了上面已经描述的共同内容的重复描述。
参考图2A，堆叠结构ST可以形成在基座20上。基座20可以是半导体基底，并且包括下部结构，诸如外围电路或源极结构。另外，基座20可以包括用于形成源极层的牺牲层。
堆叠结构ST可以包括单元区域CR和接触区域CTR。另外，堆叠结构ST可以包括彼此交替堆叠的第一材料层21和第二材料层22。第一材料层21可以被提供以形成存储器单元和选择晶体管的栅电极。第二材料层22可以被提供以使堆叠的栅电极彼此绝缘。第一材料层21可以包括相对于第二材料层22具有高蚀刻选择性的材料。例如，第一材料层21可以是包括氮化物等的牺牲层，而第二材料层22可以是包括氧化物等的绝缘层。在另一示例中，第一材料层21可以是包括多晶硅、钨等的导电层，而第二材料层22可以是包括氧化物等的绝缘层。
随后，可以形成沟道结构CH。首先，可以形成穿过单元区域CR的开口，并且可以在开口中形成存储器层55和沟道层54。沟道层54可以包括间隙填充层56。沟道结构CH可以电耦合到基座20的源极结构。然而，沟道结构CH和基座20的源极结构可以在后续工艺期间电耦合。
参考图2A和2B，可以形成具有不同深度的第一沟槽T1至第三沟槽T3。第一沟槽T1至第三沟槽T3可以被定位于接触区域CTR中。
第一沟槽T1至第三沟槽T3可以通过重复蚀刻工艺来形成。首先，参考图2A，在堆叠结构ST上形成掩模图案50之后，可以交替地执行堆叠结构ST的蚀刻工艺和减小掩模图案50的工艺。结果，可以形成具有阶梯状内壁的第一沟槽T1、初步第二沟槽P_T2和初步第三沟槽P_T3。初步第二沟槽P_T2和初步第三沟槽P_T3中的每个可以具有与第一沟槽T1基本相同的深度。随后，参考图2B，通过蚀刻堆叠结构ST，初步第二沟槽P_T2和初步第三沟槽P_T3可以更深地延伸到堆叠结构ST中。结果，阶梯状内壁可以向下移动到下部导电层11和下部绝缘层12上，从而可以形成第二沟槽T2和第三沟槽T3。
结果，可以形成具有不同深度的第一沟槽T1至第三沟槽T3。第一沟槽T1可以与单元区域CR相邻，并且第三沟槽T3可以与单元区域CR分开。第二沟槽T2可以具有比第一沟槽T1更大的深度，并且第三沟槽T3可以具有比第二沟槽T2更大的深度。第一沟槽T1至第三沟槽T3可以具有基本相同或不同的宽度。第二沟槽T2可以具有比第一沟槽T1更大的宽度，并且第三沟槽T3可以具有比第二沟槽T2更大的宽度。例如，更深的沟槽也可以具有更大的宽度。
参考图2C，可以在堆叠结构ST之上形成绝缘层23。绝缘层23可以覆盖单元区域CR和接触区域CTR并且填充第一沟槽T1至第三沟槽T3。绝缘层23可以包括诸如氧化物等绝缘材料。绝缘层23可以足够厚以填充第一沟槽T1至第三沟槽T3。
绝缘层23可以使用沉积工艺来形成。当使用沉积工艺时，绝缘材料可以沿着第一沟槽T1至第三沟槽T3的轮廓沉积。因此，第一沟槽T1至第三沟槽T3的形状可以被反映到绝缘层23的上表面上。绝缘层23的上表面可以包括第一凹槽G1至第三凹槽G3。
第一凹槽G1至第三凹槽G3可以分别与第一沟槽T1至第三沟槽T3相对应地定位。第一凹槽G1至第三凹槽G3可以具有不同的深度。第一凹槽G1至第三凹槽G3的深度可以与第一沟槽T1至第三沟槽T3的深度成比例。第三凹槽G3可以具有比第二凹槽G2更大的深度(GD3>GD2)，并且第二凹槽G2可以具有比第一凹槽G1更大的深度(GD2>GD1)。另外，第一凹槽G1至第三凹槽G3可以具有不同的宽度。第一凹槽G1至第三凹槽G3的宽度可以与第一沟槽T1至第三沟槽T3的宽度成比例。第三凹槽G3可以具有比第二凹槽G2更大的宽度(GW3>GW2)，并且第二凹槽G2可以具有比第一凹槽G1更大的宽度(GW2>GW1)。
参考图2D，可以在绝缘层23上形成掩模图案24。掩模图案24可以覆盖第一凹槽G1至第三凹槽G3并且暴露单元区域CR。掩模图案24中包括的图案可以覆盖第一凹槽G1至第三凹槽G3。
参考图2E，可以使用掩模图案24作为蚀刻阻挡层来对绝缘层23进行图案化。图案化的绝缘层23A可以包括板PT、多个填充物F1至F3和多个突起P1至P3。板PT可以覆盖单元区域CR和接触区域CTR，并且多个填充物可以填充第一沟槽T1至第三沟槽T3。第一突起P1至第三突起P3可以从板PT突出。
第一突起P1至第三突起P3可以分别与第一沟槽T1至第三沟槽T3相对应地定位。第一突起P1至第三突起P3可以分别包括第一凹槽G1至第三凹槽G3。
参考图2F，可以对图案化的绝缘层23A进行平坦化以形成第一绝缘图案23A1至第三绝缘图案23A3。第一绝缘图案23A1至第三绝缘图案23A3可以分别对应于第一填充物F1至第三填充物F3。可以通过化学机械抛光(CMP)来对图案化的绝缘层23A进行平坦化。可以执行该平坦化工艺，直到暴露出沟道结构CH的顶表面或堆叠结构ST的顶表面。
第一绝缘图案23A1至第三绝缘图案23A3可以分别填充第一沟槽T1至第三沟槽T3。另外，堆叠结构ST的顶表面和第一绝缘图案23A1至第三绝缘图案23A3的顶表面可以被定位于基本相同的高度。换言之，堆叠结构ST的顶表面和第一绝缘图案23A1至第三绝缘图案23A3的顶表面可以位于同一平面中。
随后，可以将第一材料层21替换为第三材料层25。例如，当第一材料层21是牺牲层并且第二材料层22是绝缘层时，第一材料层21可以被替换为导电层。在另一示例中，当第一材料层21是导电层并且第二材料层22是绝缘层时，第一材料层21可以被硅化。
另外，可以执行将基座20中的源极结构耦合到沟道结构CH的工艺。例如，可以通过去除源极结构中的牺牲层来形成开口。随后，可以通过经由开口部分地蚀刻存储器层55来暴露沟道层54，并且可以在开口中形成耦合到沟道层54的源极层。
根据上述工艺，可以在对绝缘层23进行平坦化之前对绝缘层23进行图案化。通过使用用于打开单元区域CR的掩模图案对绝缘层23进行图案化，可以减小形成在单元区域CR中的绝缘层23的厚度。因此，可以减少绝缘层23的抛光量和平坦化工艺所消耗的时间。
另外，可以使用覆盖第一凹槽G1至第三凹槽G3的掩模图案24来对绝缘层23进行图案化。因此，图案化的绝缘层23A可以包括第一突起P1至第三突起P3，并且在图案化工艺期间对第一沟槽T1至第三沟槽T3中的绝缘层23的损坏可以被减轻或防止。在平坦化工艺期间，对堆叠结构ST的损坏可以被减轻或防止。
图3A至3C是示出根据实施例的制造半导体器件的方法的图。在下文中，省略了上面已经描述的共同内容的重复描述。
参考图3A，堆叠结构ST可以形成在基座30上。另外，堆叠结构ST可以包括彼此交替堆叠的第一材料层31和第二材料层32。随后，可以形成包括沟道层54、存储器层55和间隙填充层56的沟道结构CH。
随后，可以形成具有不同深度的第一沟槽T1至第三沟槽T3。第二沟槽T2可以具有比第一沟槽T1更大的深度，并且第三沟槽T3可以具有比第二沟槽T2更大的深度。随后，可以在堆叠结构ST上形成绝缘层33。绝缘层33可以被形成为填充第一沟槽T1至第三沟槽T3。随后，可以在绝缘层33上形成掩模图案34。掩模图案34可以覆盖绝缘层33中的第一凹槽G1至第三凹槽G3，并且暴露单元区域CR。
掩模图案34中包括的图案可以覆盖第一凹槽G1至第三凹槽G3。图案中的至少一个图案可以具有比其他图案更大的宽度(MW3>MW1和MW3>MW2)。
参考图3B，可以使用掩模图案34作为蚀刻阻挡层来对绝缘层33进行图案化。图案化的绝缘层33A可以包括板PT、多个填充物F1至F3和多个突起P1至P3。突起P1至P3中的至少一个可以具有比其他突起更大的宽度。
可以在平坦化工艺期间考虑到静摩擦力的情况下来确定第一突起P1至第三突起P3的宽度W1至W3。当执行平坦化工艺时，静摩擦力可以集中在第一突起P1至第三突起P3上，并且静摩擦力可以集中在第一突起P1至第三突起P3中的一些上。与集中在与单元区域CR相邻的突起上相比，静摩擦力可以更集中在与单元区域CR分开的突起上。与集中在定位于晶片的中央区域中的突起上相比，静摩擦力可以更集中在定位于晶片的边缘区域中的突起上。当静摩擦力集中在一些突起上时，在平坦化工艺期间，对应区域中的图案可能塌陷或凹陷。因此，根据本公开的实施例，定位于静摩擦力在此集中的区域中的突起可以具有比另一突起更大的宽度。
第三突起P3可以与单元区域CR间隔开，或者可以定位于晶片的边缘区域中。另外，当然后执行平坦化工艺时，静摩擦力可以集中在第三突起P3上。因此，通过形成宽度大于第一突起P1和第二突起P2的宽度的第三突起P3(W3>W1并且W3>W2)，可以分散集中在第三突起P3上的静摩擦力。可以减小施加在第三突起P3上的静摩擦力。
根据一个实施例，第一突起P1至第三突起P3的宽度W1至W3可以与静摩擦力成比例。随着静摩擦力的增大，第一突起至第三突起的宽度W1至W3可以逐渐增大(W1<W2<W3)。根据一个实施例，静摩擦力大于或等于阈值的至少一个突起可以具有比其他突起更大的宽度(W3>W2并且W3>W1)。根据一个实施例，第一突起P1至第三突起P3可以被分组，并且静摩擦力较高的组中的突起可以具有比摩擦力较低的组中的突起更大的宽度。
第一突起P1至第三突起P3可以分别包括第一凹槽G1至第三凹槽G3。第一凹槽G1至第三凹槽G3可以具有不同的深度。突起P1至P3可以包括由凹槽G1至G3限定的有角结构H1和H2。第一突起P1至第三突起P3中的至少一个可以包括有角结构H1和H2。
第三突起P3可以在一侧包括有角结构H1，并且在另一侧包括有角结构H2。一侧的有角结构H1可以邻近单元区域CR定位，而另一侧的有角结构H2可以与单元区域CR间隔开。一侧的有角结构H1和另一侧的有角结构H2可以具有不同的宽度(W4≠W5)，并且有角结构H2可以具有比有角结构H1更大的宽度(W5>W4)。
参考图3C，可以对图案化的绝缘层33A进行平坦化以形成第一绝缘图案33A1至第三绝缘图案33A3。第一绝缘图案33A1至第三绝缘图案33A3可以分别对应于第一填充物F1至第三填充物F3。第一绝缘图案33A1至第三绝缘图案33A3可以分别填充第一沟槽T1至第三沟槽T3。随后，可以将第一材料层31替换为第三材料层35。此外，可以另外执行将基座30中的源极结构耦合到沟道结构CH的工艺。
根据上述工艺，可以在平坦化工艺期间考虑到静摩擦力的情况下控制突起P1至P3的宽度W1至W3。以这种方式，可以使静摩擦力在一些突起上的集中最小化，并且可以减轻或防止对诸如堆叠结构ST等下部结构的损坏。
图4A至4C是示出根据实施例的制造半导体器件的方法的图。在下文中，省略了上面已经描述的共同内容的重复描述。
参考图4A，堆叠结构ST可以形成在基座40上。另外，堆叠结构ST可以包括彼此交替堆叠的第一材料层41和第二材料层42。随后，可以形成包括沟道层54，存储器层55和间隙填充层56的沟道结构CH。随后，可以形成具有不同深度的第一沟槽T1至第三沟槽T3。
随后，可以在堆叠结构ST上形成绝缘层43。绝缘层43可以被形成为填充第一沟槽T1至第三沟槽T3。随后，可以在绝缘层43上形成掩模图案44。掩模图案44可以被形成为覆盖接触区域CTR的一部分并且暴露单元区域CR。掩模图案44可以被形成为覆盖第一凹槽G1至第三凹槽G3，并且进一步覆盖与凹槽G1至G3相邻的区域。
参考图4B，可以使用掩模图案44作为蚀刻阻挡层来对绝缘层43进行图案化。图案化的绝缘层43A可以包括板PT、多个填充物F1至F3、多个突起P1至P3和至少一个虚设突起DP。
第一突起P1至第三突起P3可以分别与第一沟槽T1至第三沟槽T3相对应地定位。第一突起P1至第三突起P3可以具有相同的宽度。替代地，突起P1至P3中的至少一个可以具有比其他突起更大的宽度。例如，第三突起P3可以具有比第一突起P1和第二突起P2更大的宽度。
虚设突起DP可以定位于静摩擦力在此集中的区域。虚设突起DP可以与单元区域CR分开定位，或者可以定位于晶片的边缘区域中。虚设突起DP可以定位于与第一突起P1至第三突起P3相邻的位置。虚设突起DP可以定位于第一突起P1至第三突起P3的同一侧。如图所示，虚设突起DP定位于第一突起P1至第三突起P3的右侧，与单元区域CR分开。虚设突起DP可以定位于第一突起P1至第三突起P3之间，或者可以定位于第一突起P1或第三突起P3旁边。第三突起P3可以定位于第二突起P2与虚设突起DP之间。虚设突起DP可以具有与第一突起P1至第三突起P3中的一个基本相同的深度或不同的深度。随着虚设突起DP的宽度W5变大，可以有效地分散静摩擦力。
参考图4C，可以对图案化的绝缘层43A进行平坦化以形成第一绝缘图案43A1至第三绝缘图案43A3。第一绝缘图案43A1至第三绝缘图案43A3可以分别对应于第一填充物F1至第三填充物F3。第一绝缘图案43A1至第三绝缘图案43A3可以分别填充第一填充物T1至第三填充物T3。随后，可以将第一材料层41替换为第三材料层45。此外，可以附加地执行将基座40中的源极结构耦合到沟道结构CH的工艺。
根据上述工艺，通过在静摩擦力在此集中的区域中附加地形成虚设突起DP，可以分散静摩擦力。另外，通过增加静摩擦力在此集中的区域中的突起的宽度，并且附加地形成虚设突起DP，可以有效地分散静摩擦力。
图5是示出根据本公开的实施例的存储器系统1000的配置的框图。
参考图5，存储器系统1000可以包括存储器设备1200和控制器1100。
存储器设备1200可以用于存储各种类型的数据，诸如文本、图形和软件代码。存储器设备1200可以是非易失性存储器设备。此外，存储器设备1200可以具有以上参考图1A至4C描述的结构，并且可以通过以上参考图1A至4C描述的制造方法来制造。因为存储器设备1200以与上述相同的方式配置和制造，所以在此不再重复其详细描述。
控制器1100可以耦合到主机和存储器设备1200，并且被配置为响应于来自主机的请求而访问存储器设备1200。例如，控制器1100可以控制存储器设备1200的读取、写入、擦除和后台操作。
控制器1100可以包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、纠错码(ECC)电路1140和存储器接口1150。
RAM 1110可以用作CPU 1120的操作存储器、存储器设备1200与主机之间的高速缓冲存储器、以及存储器设备1200与主机之间的缓冲存储器。作为参考，可以将RAM 1110替换为静态随机存取存储器(SRAM)、只读存储器(ROM)等。
CPU 1120可以控制控制器1100的整体操作。例如，CPU 1120可以操作诸如存储在RAM 1110中的闪存转换层(FTL)等固件。
主机接口1130可以与主机接口。例如，控制器1100可以通过各种接口协议中的至少一种与主机通信，诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、以及集成驱动电子(IDE)协议、专用协议等。
ECC电路1140可以使用纠错码(ECC)来检测和纠正从存储器设备1200中读取的数据中的错误。
存储器接口1150可以与存储器设备1200接口。例如，存储器接口1150可以包括NAND接口或NOR接口。
作为参考，控制器1100还可以包括用于临时存储数据的缓冲存储器(未示出)。缓冲存储器可以临时存储通过主机接口1130从外部传送的数据，或者临时存储通过存储器接口1150从存储器设备1200传送的数据。此外，控制器1100还可以包括ROM，该ROM存储用于与主机接口的代码数据。
因为根据实施例的存储器系统1000包括具有改善的集成密度和特性的存储器设备1200，所以存储器系统1000也可以相应地具有改善的集成密度和特性。
图6是示出根据本公开的实施例的存储器系统1000'的配置的框图。在下面的描述中，为了简洁起见，省略了已经在上面描述的某些元件的重复描述。
如图6所示，存储器系统1000'可以包括存储器设备1200'和控制器1100。控制器1100可以包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140和存储器接口1150。
存储器设备1200'可以是非易失性存储器设备。另外，存储器设备1200'可以具有以上参考图1A至4C描述的结构，并且可以通过以上参考图1A至4C描述的制造方法来制造。因为存储器设备1200'以与上述相同的方式配置和制造，所以在此将省略其重复描述。
此外，存储器设备1200'可以是包括多个存储器芯片的多芯片封装。多个存储器芯片可以被分成多个组，其可以分别通过第一通道CH1至第k通道CHk与控制器1100通信。另外，单个组中包括的存储器芯片可以适合于通过公共通道与控制器1100通信。作为参考，可以修改存储器系统1000'使得每个存储器芯片可以耦合到对应的单个通道。
如上所述，因为根据实施例的存储器系统1000'包括具有改善的集成度和特性的存储器设备1200'，所以存储器系统1000'的集成度和特性也可以得到改善。另外，因为存储器设备1200'被形成为多芯片封装，所以可以进一步提高存储器系统1000'的数据存储容量和驱动速度。
图7是示出根据本公开的实施例的计算系统2000的配置的框图。在下面的描述中，为了简洁起见，省略了已经在上面描述的某些元件的重复描述。
如图7所示，计算系统2000可以包括存储器设备2100、CPU 2200、随机存取存储器(RAM)2300、用户接口2400、电源2500和系统总线2600。
存储器设备2100可以存储经由用户接口2400提供的数据、由CPU 2200处理的数据等。存储器设备2100可以通过系统总线2600电耦合到CPU 2200、RAM 2300、用户接口2400和电源2500。例如，存储器设备2100可以经由控制器(未示出)耦合到系统总线2600，或者直接耦合到系统总线2600。当存储器设备2100直接耦合到系统总线2600时，控制器的功能可以由CPU 2200和RAM 2300执行。
存储器设备2100可以是非易失性存储器。另外，存储器设备2100'可以具有以上参考图1A至4C描述的结构，并且可以通过以上参考图1A至4C描述的制造方法来制造。因为存储器设备2100以与上述相同的方式配置和制造，所以将省略其详细描述。
另外，如以上参考图6所述，存储器设备2100可以是由多个存储器芯片组成的多芯片封装。
具有上述配置的计算系统2000可以被提供作为电子设备的各种元件之一，诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航设备、黑匣子、数码相机、3维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发射/接收信息的设备、用于形成家庭网络的各种设备之一、用于形成计算机网络的各种电子设备之一、用于形成远程信息处理网络的各种电子设备之一、RFID设备等。
如上所述，由于根据实施例的计算系统2000包括具有改善的集成度和特性的存储器设备2100，因此计算系统2000的特性也可以得到改善。
图8是示出根据本公开的实施例的计算系统3000的配置的框图。
如图8所示，计算系统3000可以包括具有操作系统3200、应用3100、文件系统3300和转换层3400的软件层。计算系统3000可以包括诸如存储器设备3500等硬件层。
操作系统3200可以管理计算系统3000的软件和硬件资源。操作系统3200可以控制中央处理单元的程序执行。应用3100可以包括由计算系统3000执行的各种应用程序。应用3100可以是由操作系统3200执行的实用程序。
文件系统3300可以是指被配置为管理计算系统3000中存在的数据和文件的逻辑结构。文件系统3300可以根据给定规则来组织文件或数据并且将其存储在存储器设备3500中。文件系统3300可以取决于计算系统3000中使用的操作系统3200来确定。例如，当操作系统3200是基于Microsoft Windows的系统时，文件系统3300可以是文件分配表(FAT)或NT文件系统(NTFS)。另外，操作系统3200是Unix/Linux系统，文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)、日志文件系统(JFS)等。
图8以单独的框示出了操作系统3200、应用3100和文件系统3300。然而，应用3100和文件系统3300可以被包括在操作系统3200中。
转换层3400可以响应于来自文件系统3300的请求而将地址转换为适合于存储器设备3500的形式。例如，转换层3400可以将由文件系统3300生成的逻辑地址转换为存储器设备3500的物理地址。逻辑地址和物理地址的映射信息可以存储在地址转换表中。例如，转换层3400可以是闪存转换层(FTL)、通用闪存链接层(ULL)等。
存储器设备3500可以是非易失性存储器。另外，存储器设备3500可以具有以上参考图1A至4C描述的结构，并且可以通过以上参考图1A至4C描述的制造方法来制造。因为存储器设备3500以与上述相同的方式配置和制造，所以将省略其详细描述。
具有上述配置的计算系统3000可以分为在上层区域中操作的操作系统层和在下层区域中操作的控制器层。应用3100、操作系统3200和文件系统3300可以被包括在操作系统层中，并且可以由计算系统3000的操作存储器来驱动。转换层3400可以被包括在操作系统层或控制器层中。
如上所述，由于根据实施例的计算系统3000包括具有改善的集成密度和特性的存储器设备3500，因此计算系统3000的特性也可以得到改善。
根据本教导的各种实施例，可以提供具有稳定结构和改善的可靠性的半导体器件。另外，可以以较低的制造成本来简化制造半导体器件的方法。
对于本领域技术人员将很清楚的是，在不脱离本教导的精神或范围的情况下，可以对本教导的任何上述实施例进行各种修改。因此，意图在于，本教导涵盖所有这样的修改，只要它们落入所附权利要求及其等同物的范围内。

Claims (18)

1.一种制造半导体器件的方法，所述方法包括：
形成包括具有不同深度的沟槽的堆叠结构；
在所述堆叠结构上形成绝缘层以填充所述沟槽；
通过对所述绝缘层进行图案化来形成与所述沟槽的位置相对应地定位的多个突起；以及
通过对包括所述多个突起的图案化的所述绝缘层进行平坦化来分别形成填充所述沟槽的绝缘图案。
2.根据权利要求1所述的方法，其中所述多个突起中的至少一个突起的宽度大于其余突起的宽度。
3.根据权利要求1所述的方法，其中所述多个突起中与单元区域分开的突起的宽度大于与所述单元区域相邻的突起的宽度。
4.根据权利要求1所述的方法，其中当所述绝缘层被平坦化时，具有较高静摩擦力的突起的宽度大于具有较低静摩擦力的突起的宽度。
5.根据权利要求1所述的方法，其中图案化的所述绝缘层包括与所述多个突起相邻定位的虚设突起。
6.根据权利要求5所述的方法，其中所述堆叠结构包括单元区域和接触区域，其中所述多个突起和所述虚设突起位于所述接触区域中，并且其中所述虚设突起与所述多个突起相比更远离所述单元区域而被定位。
7.根据权利要求1所述的方法，其中所述多个突起包括具有不同深度的凹槽。
8.根据权利要求7所述的方法，其中所述凹槽对应于所述沟槽的位置而被定位。
9.根据权利要求8所述的方法，其中与较深沟槽相对应的凹槽的深度大于与较浅沟槽相对应的凹槽的深度。
10.根据权利要求1所述的方法，其中所述沟槽中的每个沟槽具有阶梯状内壁。
11.一种制造半导体器件的方法，所述方法包括：
形成包括单元区域和接触区域的堆叠结构；
在所述堆叠结构的所述接触区域中形成与所述单元区域相邻的第一沟槽和与所述单元区域分开的第二沟槽；
在所述堆叠结构上形成绝缘层以填充所述第一沟槽和所述第二沟槽；
对所述绝缘层进行图案化以形成与所述第一沟槽相对应的第一突起和与所述第二沟槽相对应的第二突起，其中所述第二突起比所述第一突起更宽；以及
对包括所述第一突起和所述第二突起的图案化的所述绝缘层进行平坦化。
12.根据权利要求11所述的方法，其中所述第二沟槽的深度大于所述第一沟槽的深度。
13.根据权利要求11所述的方法，其中图案化的所述绝缘层包括与所述第二突起相邻的虚设突起。
14.根据权利要求13所述的方法，其中所述虚设突起与所述第一突起和所述第二突起相比更远离所述单元区域而被定位。
15.根据权利要求11所述的方法，其中所述第一突起包括第一凹槽，其中所述第二突起包括第二凹槽，并且其中所述第一凹槽的深度不同于所述第二凹槽的深度。
16.根据权利要求15所述的方法，其中所述第一凹槽对应于所述第一沟槽的位置而被定位，并且所述第二凹槽对应于所述第二沟槽的位置而被定位。
17.根据权利要求16所述的方法，其中所述第二沟槽的深度大于所述第一沟槽的深度，并且其中所述第二凹槽的深度大于所述第一凹槽的深度。
18.根据权利要求11所述的方法，其中所述第一沟槽和所述第二沟槽中的每个沟槽具有阶梯状内壁。
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