KR20210022341A - 반도체 장치의 제조 방법 - Google Patents

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KR20210022341A
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권세준
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박진택
임양석
홍영옥
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Abstract

반도체 장치의 제조 방법은 서로 다른 깊이의 트렌치들을 포함하는 적층물을 형성하는 단계; 상기 트렌치들을 채우도록 상기 적층물 상에 절연막을 형성하는 단계; 상기 절연막을 패터닝하여, 상기 트렌치들에 대응하여 위치된 복수의 돌출부들을 형성하는 단계; 및 패터닝된 상기 절연막을 평탄화하여, 상기 트렌치들을 각각 채우는 절연 패턴들을 형성하는 단계를 포함할 수 있다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치의 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간 절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 개선된 특성을 갖는 반도체 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 서로 다른 깊이의 트렌치들을 포함하는 적층물을 형성하는 단계; 상기 트렌치들을 채우도록 상기 적층물 상에 절연막을 형성하는 단계; 상기 절연막을 패터닝하여, 상기 트렌치들에 대응하여 위치된 복수의 돌출부들을 형성하는 단계; 및 패터닝된 상기 절연막을 평탄화하여, 상기 트렌치들을 각각 채우는 절연 패턴들을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 셀 영역 및 콘택 영역을 포함하는 적층물을 형성하는 단계; 상기 적층물의 콘택 영역에 상기 셀 영역과 인접한 제1 트렌치 및 상기 셀 영역으로부터 이격된 제2 트렌치를 형성하는 단계; 상기 제1 및 제2 트렌치들을 채우도록 상기 적층물 상에 절연막을 형성하는 단계; 상기 절연막을 패터닝하여, 상기 제1 트렌치에 대응되는 제1 돌출부 및 상기 제2 트렌치에 대응되고 상기 제1 돌출부보다 넓은 폭을 갖는 제2 돌출부를 형성하는 단계; 및 패터닝된 상기 절연막을 평탄화하는 단계를 포함할 수 있다.
안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한, 반도체 장치를 제조함에 있어서, 공정의 난이도를 낮추고 절차를 간소화하고 비용을 절감할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하에서는, 본 발명의 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 1a는 레이아웃이고, 도 1b는 도 1a의 제1 방향(I) 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 베이스(10), 적층물(ST) 및 제1 내지 제3 절연 패턴들(13A~13C)을 포함할 수 있다. 또한, 반도체 장치는 채널 구조(CH), 층간절연막(17) 및 콘택 플러그(18)를 포함할 수 있다.
적층물(ST)은 베이스(10) 상에 위치될 수 있다. 베이스(10)는 반도체 기판일 수 있고, 주변 회로, 소스 구조 등의 하부 구조물을 포함할 수 있다.
적층물(ST)은 교대로 적층된 도전막들(11) 및 절연막들(12)을 포함할 수 있다. 도전막들(11)은 선택 트랜지스터, 메모리 셀 등의 게이트 전극일 수 있고, 폴리실리콘, 텅스텐, 금속 등을 포함할 수 있다. 절연막들(12)은 적층된 게이트 전극들을 상호 절연시키기 위한 것으로, 산화물, 질화물 등의 절연 물질을 포함할 수 있다.
적층물(ST)은 적어도 하나의 셀 영역(CR) 및 적어도 하나의 콘택 영역(CTR)을 포함할 수 있다. 셀 영역(CR)은 메모리 스트링들이 위치된 영역일 수 있다. 각각의 메모리 스트링들은 적층된 메모리 셀들을 포함할 수 있다. 콘택 영역(CTR)은 메모리 스트링들과 연결된 인터커넥션 구조가 위치된 영역일 수 있다. 인터커넥션 구조는 콘택 플러그, 배선 등을 포함할 수 있다.
셀 영역(CR)과 콘택 영역(CTR)은 제1 방향(I)으로 이웃할 수 있다. 콘택 영역들(CTR)의 사이에 셀 영역(CR)이 위치될 수 있다. 또는, 셀 영역들(CR)의 사이에 콘택 영역(CTR)이 위치될 수 있다.
적층물(ST)은 복수의 트렌치들(T1~T3)을 포함할 수 있다. 복수의 트렌치들(T1~T3)은 콘택 영역(CTR)에 위치될 수 있고, 서로 다른 깊이(D1~D3)를 가질 수 있다. 각각의 트렌치들(T1~T3)은 도전막들(11)을 각각 노출시키기 위한 것으로, 계단 형태의 내벽을 가질 수 있다. 각각의 트렌치들(T1~T3)은 제1 방향(I)으로 마주한 내벽들을 포함하고, 내벽들이 대칭 구조의 계단 형태를 갖거나, 비대칭 구조의 계단 형태를 가질 수 있다. 또한, 적어도 하나의 도전막(11) 및 적어도 하나의 절연막(12)이 계단의 한 층을 구성할 수 있다. 각 층의 최상부에는 도전막(11) 또는 절연막(12)이 위치될 수 있다.
트렌치들(T1~T3)은 제1 방향(I)을 따라 배열될 수 있고, 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 확장될 수 있다. 셀 영역(CR)으로부터 멀어질수록 깊이가 깊어지도록 제1 내지 제3 트렌치들(T1~T3)이 차례로 배열될 수 있다. 또는, 깊이와 상관없이 무작위로 제1 내지 제3 트렌치들(T1~T3)이 배열될 수 있다.
제1 트렌치(T1)은 최상부 적어도 하나의 도전막들(11)을 각각 노출시키기 위한 것일 수 있고, 복수의 트렌치들(T1~T3) 중 가장 얕은 깊이(D1)를 가질 수 있다. 제1 트렌치(T1)는 내벽 전체적으로 계단 형태를 가질 수 있다. 제3 트렌치(T3)는 최하부 적어도 하나의 도전막들(11)을 각각 노출시키기 위한 것일 수 있고, 복수의 트렌치들(T1~T3) 중 가장 깊은 깊이(D3)를 가질 수 있다. 제2 트렌치(T2)는 나머지 도전막들(11)을 노출시키기 위한 것일 수 있고, 제1 트렌치(T1) 보다 깊고 제3 트렌치(T3) 보다 얕은 깊이(D1<D2<D3)를 가질 수 있다.
제2 및 제3 트렌치들(T2, T3)은 내벽의 일부에 한해 계단 형태를 가질 수 있다. 제2 트렌치(T2)의 내벽 중 제1 트렌치(T1)와 중첩되는 영역은 수직 프로파일을 가질 수 있고, 나머지 영역은 계단 형태를 가질 수 있다. 제3 트렌치(T3)의 내벽 중 제1 및 제2 트렌치들(T1, T2)과 중첩되는 영역은 수직 프로파일을 가질 수 있고, 나머지 영역은 계단 형태를 가질 수 있다.
제1 내지 제3 트렌치들(T1~T3) 내에는 절연 패턴들(13A~13C)이 각각 형성될 수 있다. 제1 절연 패턴(13A)은 제1 트렌치(T1) 내에 형성될 수 있고, 제2 절연 패턴(13B)은 제2 트렌치(T2) 내에 형성될 수 있고, 제3 절연 패턴(13C)은 제3 트렌치(T3) 내에 형성될 수 있다.
제1 내지 제3 절연 패턴들(13A~13C)의 상부면들은 적층물(ST)의 상부면과 실질적으로 동일한 레벨에 위치될 수 있다. 제1 내지 제3 절연 패턴들(13A~13C)의 상부면들이 적층물(ST)의 상부면과 동일한 평면에 위치될 수 있다.
층간절연막(17)은 적층물(ST) 및 제1 내지 제3 절연 패턴들(13A~13C) 상에 위치될 수 있다. 콘택 플러그들(18)은 층간절연막(17) 및 제1 내지 제3 절연 패턴들(13A~13C)을 관통하고, 도전막들(11)에 각각 연결된다.
채널 구조들(CH)은 적층물(ST)의 셀 영역(CR)을 관통할 수 있다. 채널 구조들(CH)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 배열될 수 있다. 또한, 채널 구조들(CH)은 제3 방향(Ⅲ)으로 적층물(ST)을 관통할 수 있다. 제3 방향(Ⅲ)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 정의된 평면과 직교하는 방향일 수 있다.
채널 구조(CH)는 채널막(14), 메모리막(15) 및 갭필막(16)을 포함할 수 있다. 채널막(14)은 적층물(ST)을 제3 방향(Ⅲ)으로 관통할 수 있다. 채널막(14)은 베이스(10)로 확장될 수 있고, 베이스(10)에 포함된 소스 구조와 전기적으로 연결될 수 있다. 메모리막(15)은 채널막(14)의 측벽을 감싸거나, 채널막(14)과 도전막들(11)의 사이에 개재될 수 있다. 메모리막(15)은 터널절연막, 데이터 저장막 또는 전하차단막 중 적어도 하나를 포함할 수 있다. 데이터 저장막은 플로팅 게이트, 전하 트랩 물질, 폴리실리콘, 질화물, 가변 저항 물질, 상변화 물질 등을 포함할 수 있다. 갭필막(16)은 채널막(14) 내에 형성될 수 있다. 갭필막(16)은 산화물 등의 절연 물질을 포함할 수 있다.
한편, 본 실시예에서는 적층물(ST)이 3개의 트렌치들(T1~T3)을 포함하는 경우에 대해 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 적층물(ST)에 포함된 도전막들(11)의 개수에 따라 트렌치들(T1~T3)의 개수, 형태, 배열 방식 등은 변경될 수 있다. 또한, 그에 따라, 절연 패턴들(13A~13C), 콘택 플러그(18) 등의 개수, 형태, 배열 방식 등도 변경될 수 있다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a를 참조하면, 베이스(20) 상에 적층물(ST)을 형성한다. 베이스(20)는 반도체 기판일 수 있고, 주변 회로, 소스 구조 등의 하부 구조물을 포함할 수 있다. 또한, 베이스(20)는 소스막을 형성하기 위한 희생막을 포함할 수 있다.
적층물(ST)은 셀 영역(CR) 및 콘택 영역(CTR)을 포함할 수 있다. 또한, 적층물(ST)은 교대로 적층된 제1 물질막들(21) 및 제2 물질막들(22)을 포함할 수 있다. 제1 물질막들(21)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(22)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다. 여기서, 제1 물질막들(21)은 제2 물질막들(22)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(21)은 질화물 등을 포함하는 희생막이고, 제2 물질막들(22)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제1 물질막들(21)은 폴리실리콘, 텅스텐 등을 포함하는 도전막이고, 제2 물질막들(22)은 산화물 등을 포함하는 절연막일 수 있다.
이어서, 채널 구조들(CH)을 형성한다. 먼저, 적층물(ST)의 셀 영역(CR)을 관통하는 개구부들을 형성한 후, 개구부들 내에 메모리막들(55) 및 채널막들(54)을 형성한다. 채널막들(54)은 갭필막들(56)을 포함할 수 있다. 채널 구조(CH)는 베이스(20)의 소스 구조와 전기적으로 연결되도록 형성될 수 있다. 또는, 후속 공정에 의해 채널 구조(CH)와 소스 구조가 전기적으로 연결될 수 있다.
도 2a 및 도 2b를 참조하면, 서로 다른 깊이의 제1 내지 제3 트렌치들(T1~T3)을 형성한다. 제1 내지 제3 트렌치들(T1~T3)은 콘택 영역(CTR)에 위치될 수 있다.
제1 내지 제3 트렌치들(T1~T3)은 식각 공정을 반복적으로 수행함으로써 형성될 수 있다. 먼저, 도 2a를 참조하면, 적층물(ST) 상에 마스크 패턴(50)을 형성한 후, 적층물(ST) 식각 공정 및 마스크 패턴(50) 축소 공정을 교대로 반복 수행한다. 이를 통해, 계단 형태의 내벽을 갖는 제1 트렌치(T1), 예비 제2 트렌치(P_T2) 및 예비 제3 트렌치(P_T3)를 형성할 수 있다. 예비 제2 트렌치(P_T2) 및 예비 제3 트렌치(P_T3)는 제1 트렌치(T1)와 실질적으로 동일한 깊이를 가질 수 있다. 이어서, 도 2b를 참조하면, 적층물(ST)을 식각하여 예비 제2 트렌치(P_T2) 및 예비 제3 트렌치(P_T3)를 하부로 확장시킨다. 이를 통해, 계단 형태의 내벽이 하부의 도전막들(11) 및 절연막들(12)로 전사되고, 제2 트렌치(T2) 및 제3 트렌치(T3)가 형성된다.
이로써, 서로 다른 깊이를 갖는 제1 내지 제3 트렌치들(T1~T3)이 형성된다. 제1 트렌치(T1)는 셀 영역과 인접할 수 있고, 제3 트렌치(T3)는 셀 영역으로부터 이격될 수 있다. 제2 트렌치(T2)가 제1 트렌치(T1)에 비해 깊은 깊이를 가질 수 있고, 제3 트렌치(T3)가 제2 트렌치(T2)에 비해 깊은 깊이를 가질 수 있다. 제1 내지 제3 트렌치들(T1~T3)은 실질적으로 동일한 폭을 갖거나 서로 다른 폭을 가질 수 있다. 제2 트렌치(T2)가 제1 트렌치(T1)에 비해 넓은 폭을 가질 수 있고, 제3 트렌치(T3)가 제2 트렌치(T2)에 비해 넓은 폭을 가질 수 있다.
도 2c를 참조하면, 적층물(ST) 상에 절연막(23)을 형성한다. 절연막(23)은 셀 영역(CR) 및 콘택 영역(CTR)을 덮고, 제1 내지 제3 트렌치들(T1~T3)을 채우도록 형성될 수 있다. 절연막(23)은 산화물 등의 절연 물질을 포함할 수 있다. 절연막(23)은 제1 내지 제3 트렌치들(T1~T3)을 채우도록 충분한 두께로 형성된다.
절연막(23)은 증착 공정을 이용하여 형성될 수 있다. 증착 공정을 이용하면, 절연 물질이 제1 내지 제3 트렌치들(T1~T3)의 프로파일을 따라 증착되므로, 절연막(23)의 상부면에 제1 내지 제3 트렌치들(T1~T3)의 형태가 반영될 수 있다. 절연막(23)의 상부면이 제1 내지 제3 그루브들(G1~G3)을 포함할 수 있다.
제1 내지 제3 그루브들(G1~G3)은 제1 내지 제3 트렌치들(T1~T3)에 각각 대응하여 위치될 수 있다. 제1 내지 제3 그루브들(G1~G3)은 서로 다른 깊이를 가질 수 있다. 제1 내지 제3 그루브들(G1~G3)의 깊이는 제1 내지 제3 트렌치들(T1~T3)의 깊이에 비례할 수 있다. 제3 그루브(G3)가 제2 그루브(G2)에 비해 깊은 깊이(GD3>GD2)를 가질 수 있고, 제2 그루브(G2)가 제1 그루브(G1)에 비해 깊은 깊이(GD2>GD1)를 가질 수 있다. 또한, 제1 내지 제3 그루브들(G1~G3)은 서로 다른 폭을 가질 수 있다. 제1 내지 제3 그루브들(G1~G3)의 폭은 제1 내지 제3 트렌치들(T1~T3)의 폭에 비례할 수 있다. 제3 그루브(G3)가 제2 그루브(G2)에 비해 넓은 폭(GW3>GW2)을 가질 수 있고, 제2 그루브(G2)가 제1 그루브(G1)에 비해 넓은 폭(GW2>GW1)을 가질 수 있다.
도 2d를 참조하면, 절연막(23) 상에 마스크 패턴(24)을 형성한다. 마스크 패턴(24)은 제1 내지 제3 그루브들(G1~G3)을 덮고, 셀 영역(CR)을 노출시키도록 형성될 수 있다. 마스크 패턴(24)에 포함된 패턴들은 제1 내지 제3 그루브들(G1~G3)을 각각 덮을 수 있다.
도 2e를 참조하면, 마스크 패턴(24)을 식각 배리어로 이용하여 절연막(23)을 패터닝한다. 패터닝된 절연막(23A)은 플레이트부(PT), 복수의 필링부들(F1~F3) 및 복수의 돌출부들(P1~P3)을 포함할 수 있다. 플레이트부(PT)는 셀 영역(CR) 및 콘택 영역(CTR)을 덮을 수 있고, 복수의 필링부들(F1~F3)은 제1 내지 제3 트렌치들(T1~T3)을 채울 수 있다. 제1 내지 제3 돌출부들(P1~P3)은 플레이트부(PT)로부터 돌출될 수 있다.
제1 내지 제3 돌출부들(P1~P3)은 제1 내지 제3 트렌치들(T1~T3)에 각각 대응되도록 위치될 수 있다. 제1 내지 제3 돌출부들(P1~P3)은 제1 내지 제3 그루브들(G1~G3)을 각각 포함할 수 있다.
도 2f을 참조하면, 절연막(23A)을 평탄화하여 제1 내지 제3 절연 패턴들(23A1~23A3)을 형성한다. 제1 내지 제3 절연 패턴들(23A1~23A3)은 제1 내지 제3 필링부들(F1~F3)에 각각 대응할 수 있다. 절연막(23A)은 CMP(Chemical Mechanical Polising) 공정을 이용하여 평탄화될 수 있다. 채널 구조들(CH)의 상부면이 노출될 때까지 또는 적층물(ST)의 상부면이 노출될 때까지 평탄화 공정을 수행할 수 있다.
제1 내지 제3 절연 패턴들(23A1~23A3)은 제1 내지 제3 트렌치들(T1~T3)을 각각 채울 수 있다. 또한, 적층물(ST) 및 제1 내지 제3 절연 패턴들(23A1~23A3)의 상부면은 실질적으로 동일한 레벨이 위치될 수 있다. 다시 말해, 적층물(ST) 및 제1 내지 제3 절연 패턴들(23A1~23A3)의 상부면은 동일 평면일 수 있다.
이어서, 제1 물질막들(21)을 제3 물질막들(25)로 대체할 수 있다. 일 예로, 제1 물질막들(21)이 희생막이고 제2 물질막들(22)이 절연막이면, 제1 물질막들(21)을 도전막으로 대체할 수 있다. 다른 예로, 제1 물질막들(21)이 도전막이고 제2 물질막들(22)이 절연막이면, 제1 물질막들(21)을 실리사이드화할 수 있다.
또한, 베이스(20) 내의 소스 구조와 채널 구조들(CH)을 연결시키기 위한 공정을 추가로 수행할 수 있다. 예를 들어, 소스 구조 내에 포함된 희생막을 제거하여 개구부를 형성한다. 이어서, 개구부를 통해 메모리막(55)을 일부 식각하여 채널막(54)을 노출시키고, 개구부 내에 채널막(54)과 연결된 소스막을 형성한다.
전술한 바와 같은 공정에 따르면, 절연막(23)을 평탄화하기에 앞서 절연막(23)을 패터닝한다. 이때, 셀 영역(CR)을 오픈시킨 마스크 패턴을 이용하여 절연막(23)을 패터닝함으로써, 셀 영역(CR)에 형성된 절연막(23)의 두께를 감소시킬 수 있다. 따라서, 절연막(23)의 연마 양을 감소시키고 평탄화 공정의 시간을 감소시킬 수 있다.
또한, 절연막(23)을 패터닝할 때, 제1 내지 제3 그루브들(G1~G3)을 커버하는 마스크 패턴(24)을 이용한다. 따라서, 패터닝된 절연막(23A)이 제1 내지 제3 돌출부들(P1~P3)을 포함하게 되고, 패터닝 과정에서 제1 내지 제3 트렌치들(T1~T3) 내의 절연막(23)이 손실되는 것을 방지할 수 있다. 평탄화 공정에서 적층물(ST)이 손상되는 것을 방지할 수 있다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a를 참조하면, 베이스(30) 상에 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(31) 및 제2 물질막들(32)을 포함할 수 있다. 이어서, 채널막(54), 메모리막(55) 및 갭필막(56)을 포함하는 채널 구조(CH)를 형성할 수 있다.
이어서, 서로 다른 깊이의 제1 내지 제3 트렌치들(T1~T3)을 형성한다. 제2 트렌치(T2)가 제1 트렌치(T1)에 비해 깊은 깊이를 가질 수 있고, 제3 트렌치(T3)가 제2 트렌치(T2)에 비해 깊은 깊이를 가질 수 있다. 이어서, 적층물(ST) 상에 절연막(33)을 형성한다. 절연막(33)은 제1 내지 제3 트렌치들(T1~T3)을 채우도록 형성될 수 있다. 이어서, 절연막(33) 상에 마스크 패턴(34)을 형성한다. 마스크 패턴(34)은 절연막(33) 중 제1 내지 제3 그루브들(G1~G3)을 덮고 셀 영역(CR)을 노출시키도록 형성될 수 있다.
마스크 패턴(34)에 포함된 패턴들은 제1 내지 제3 그루브들(G1~G3)을 각각 덮을 수 있다. 패턴들 중 적어도 하나의 패턴이 나머지 패턴들에 비해 넓은 폭 (MW3>MW1, MW3>MW2)을 가질 수 있다.
도 3b를 참조하면, 마스크 패턴(34)을 식각 배리어로 이용하여 절연막(33)을 패터닝한다. 패터닝된 절연막(33A)은 플레이트부(PT), 복수의 필링부들(F1~F3) 및 복수의 돌출부들(P1~P3)을 포함할 수 있다. 제1 내지 제3 돌출부들(P1~P3) 중 적어도 하나의 돌출부는 나머지 돌출부들에 비해 넓은 폭을 가질 수 있다.
제1 내지 제3 돌출부들(P1~P3)의 폭(W1~W3)은 평탄화 공정 시의 정지 마찰력을 고려하여 결정될 수 있다. 평탄화 공정을 수행할 때, 제1 내지 제3 돌출부들(P1~P3)에 정지 마찰력이 집중될 수 있고, 제1 내지 제3 돌출부들(P1~P3) 중에서도 일부의 돌출부에 정지 마찰력이 집중될 수 있다. 셀 영역(CR)으로부터 가까운 돌출부에 비해 셀 영역(CR)으로부터 이격된 돌출부에 정지 마찰력이 집중될 수 있다. 웨이퍼의 센터 영역에 위치된 돌출부에 비해 웨이퍼의 엣지 영역에 위치된 돌출부에 정지 마찰력이 집중될 수 있다. 일부의 돌출부에 정지 마찰력이 집중되면 평탄화 과정에서 해당 영역의 패턴이 붕괴되거나 파이는 등의 손상이 발생할 수 있다. 따라서, 본 발명의 실시예에 따르면, 정지 마찰력이 집중되는 영역에 위치된 돌출부가 나머지 돌출부들에 비해 넓은 폭을 갖도록 한다.
제3 돌출부(P3)는 셀 영역으로부터 이격되어 위치되거나, 웨이퍼의 엣지 영역에 위치될 수 있다. 또한, 평탄화 공정을 수행할 때, 제3 돌출부(P3)에 정지 마찰력이 집중될 수 있다. 따라서, 제3 돌출부(P3)를 제1 및 제2 돌출부들(P1, P2)에 비해 넓은 폭(W3>W1, W3>W2)으로 형성함으로써, 제3 돌출부(P3)에 집중된 정지 마찰력을 분산시킬 수 있다. 제3 돌출부(P3)에서의 정지 마찰력을 감소시킬 수 있다.
실시예로서, 제1 내지 제3 돌출부들(P1~P3)의 폭(W1~W3)은 정지 마찰력에 비례할 수 있다. 정지 마찰력이 클수록 제1 내지 제3 돌출부들이 넓은 폭(W1<W2<W3)을 가질 수 있다. 실시예로서, 정지 마찰력이 임계 값 이상인 적어도 하나의 돌출부가 나머지 돌출부들에 비해 넓은 폭(W3>W2, W3>W1)을 가질 수 있다. 실시예로서, 제1 내지 제3 돌출부들(P1~P3)을 그룹핑하고, 정지 마찰력이 큰 그룹의 돌출부들이 정지 마찰력이 작은 그룹의 돌출부들에 비해 넓은 폭을 가질 수 있다.
제1 내지 제3 돌출부들(P1~P3)은 상부면에 위치된 제1 내지 제3 그루브들(G1~G3)을 각각 포함할 수 있다. 제1 내지 제3 그루브들(G1~G3)은 서로 다른 깊이를 가질 수 있다. 각각의 돌출부들(P1~P3)은 그루브(G1~G3)에 의해 정의된 뿔 구조들(H1, H2)을 포함할 수 있다. 제1 내지 제3 돌출부들(P1~P3) 중 적어도 하나의 돌출부는 비대칭의 뿔 구조들(H1, H2)을 포함할 수 있다.
제3 돌출부(P3)는 일측의 뿔 구조(H1)와 타측의 뿔 구조(H2)를 포함할 수 있다. 일 측의 뿔 구조(H1)는 셀 영역(CR)과 인접하게 위치될 수 있고, 타 측의 뿔 구조(H2)는 셀 영역(CR)으로부터 이격되어 위치될 수 있다. 일 측의 뿔 구조(H1)와 타 측의 뿔 구조(H2)는 상이한 폭(W4≠W5)을 가질 수 있고, 타측의 뿔 구조(H2)가 일 측의 뿔 구조에 비해 넓은 폭(W5>W4)을 가질 수 있다.
도 3c를 참조하면, 절연막(33A)을 평탄화하여 제1 내지 제3 절연 패턴들(33A1~33A3)을 형성한다. 제1 내지 제3 절연 패턴들(33A1~33A3)은 제1 내지 제3 필링부들(F1~F3)에 각각 대응할 수 있다. 제1 내지 제3 절연 패턴들(33A1~33A3)은 제1 내지 제3 트렌치들(T1~T3)을 각각 채울 수 있다. 이어서, 제1 물질막들(31)을 제3 물질막들(35)로 대체할 수 있다. 또한, 베이스(30) 내의 소스 구조와 채널 구조들(CH)을 연결시키기 위한 공정을 추가로 수행할 수 있다.
전술한 바와 같은 공정에 따르면, 평탄화 공정의 정지 마찰력을 고려하여 돌출부들(P1~P3)의 폭(W1~W3)을 조절한다. 이를 통해, 일부 돌출부에 정지 마찰력이 집중되는 것을 최소화할 수 있고, 적층물(ST) 등의 하부 구조물이 손상되는 것을 방지할 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a를 참조하면, 베이스(40) 상에 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(41) 및 제2 물질막들(42)을 포함할 수 있다. 이어서, 채널막(54), 메모리막(55) 및 갭필막(56)을 포함하는 채널 구조(CH)를 형성할 수 있다. 이어서, 서로 다른 깊이의 제1 내지 제3 트렌치들(T1~T3)을 형성한다.
이어서, 적층물(ST) 상에 절연막(43)을 형성한다. 절연막(43)은 제1 내지 제3 트렌치들(T1~T3)을 채우도록 형성될 수 있다. 이어서, 절연막(43) 상에 마스크 패턴(44)을 형성한다. 마스크 패턴(44)은 콘택 영역(CTR)을 일부 덮고 셀 영역(CR)을 노출시키도록 형성될 수 있다. 마스크 패턴(44)은 제1 내지 제3 그루브들(G1~G3)을 덮고, 그루브들(G1~G3)과 인접한 영역을 더 덮도록 형성될 수 있다.
도 4b를 참조하면, 마스크 패턴(44)을 식각 베리어로 이용하여 절연막(43)을 패터닝한다. 패터닝된 절연막(43A)은 플레이트부(PT), 복수의 필링부들(F1~F3), 복수의 돌출부들(P1~P3) 및 적어도 하나의 더미 돌출부(DP)를 포함할 수 있다.
제1 내지 제3 돌출부들(P1~P3)은 제1 내지 제3 트렌치들(T1~T3)에 각각 대응되도록 위치될 수 있다. 제1 내지 제3 돌출부들(P1~P3)은 동일한 폭을 가질 수 있다. 또는, 제1 내지 제3 돌출부들(P1~P3) 중 적어도 하나의 돌출부가 나머지 돌출부들에 비해 넓은 폭을 가질 수 있다. 제3 돌출부(P3)가 제1 및 제2 돌출부들(P1, P2)에 비해 넓은 폭을 가질 수 있다.
더미 돌출부(DP)는 정지 마찰력이 집중되는 영역에 위치될 수 있다. 더미 돌출부(DP)는 셀 영역(CR)으로부터 이격되어 위치되거나, 웨이퍼의 엣지 영역에 위치될 수 있다. 더미 돌출부(DP)는 제1 내지 제3 돌출부들(P1~P3)과 인접하여 위치될 수 있다. 더미 돌출부(DP)는 제1 내지 제3 돌출부들(P1~P3)의 사이에 위치되거나, 제1 돌출부(P1)와 인접하게 위치되거나, 제3 돌출부(P3)와 인접하게 위치될 수 있다. 제3 돌출부(P3)는 제2 돌출부(P2)와 더미 돌출부(DP)의 사이에 위치될 수 있다. 더미 돌출부(DP)는 제1 내지 제3 돌출부들(P1~P3) 중 하나와 실질적으로 동일한 폭을 갖거나, 상이한 폭을 가질 수 있다. 더미 돌출부(DP)의 폭(W5)이 넓을수록 정지 마찰력을 효과적으로 분산시킬 수 있다.
도 4c를 참조하면, 절연막(43A)을 평탄화하여 제1 내지 제3 절연 패턴들(43A1~43A3)을 형성한다. 제1 내지 제3 절연 패턴들(43A1~43A3)은 제1 내지 제3 필링부들(F1~F3)에 각각 대응할 수 있다. 제1 내지 제3 절연 패턴들(43A1~43A3)은 제1 내지 제3 트렌치들(T1~T3)을 각각 채울 수 있다. 이어서, 제1 물질막들(41)을 제3 물질막들(45)로 대체할 수 있다. 또한, 베이스(40) 내의 소스 구조와 채널 구조들(CH)을 연결시키기 위한 공정을 추가로 수행할 수 있다.
전술한 바와 같은 공정에 따르면, 정지 마찰력이 집중된 영역에 더미 돌출부(DP)를 추가로 형성함으로써, 정지 마찰력을 분산시킬 수 있다. 또한, 정지 마찰력이 집중된 영역의 돌출부의 폭을 증가시키고 더미 돌출부(DP)를 추가로 형성함으로써, 정지 마찰력을 보다 효과적으로 분산시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 내지 도 4c를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 4c를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 내지 도 4c를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 4c를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 내지 도 4c를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 4c를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 6을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 내지 도 4c를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 4c를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 베이스 11: 도전막
12: 절연막 13A: 제1 절연 패턴
13B: 제2 절연 패턴 13C: 제3 절연 패턴
14: 채널막 15: 메모리막
16: 갭필막 17: 층간절연막
18: 콘택 플러그 20, 30, 40: 베이스
21, 31: 제1 물질막 22, 32: 제2 물질막
23, 33: 절연막 23A1, 33A1: 제1 절연 패턴
23A2, 33A2: 제2 절연 패턴 23A3, 33A3: 제3 절연 패턴
24, 34: 마스크 패턴 25, 35: 제3 물질막
50: 마스크 패턴 ST: 적층물
CH: 채널 구조 T1: 제1 트렌치
T2: 제2 트렌치 T3: 제3 트렌치
P_T2: 예비 제2 트렌치 P_T3: 예비 제3 트렌치
P1: 제1 돌출부 P2: 제2 돌출부
P3: 제3 돌출부 PT: 플레이트부
F1: 제1 필링부 F2: 제2 필링부
F3: 제3 필링부
DP: 더미 돌출부

Claims (16)

  1. 서로 다른 깊이의 트렌치들을 포함하는 적층물을 형성하는 단계;
    상기 트렌치들을 채우도록 상기 적층물 상에 절연막을 형성하는 단계;
    상기 절연막을 패터닝하여, 상기 트렌치들에 대응하여 위치된 복수의 돌출부들을 형성하는 단계; 및
    패터닝된 상기 절연막을 평탄화하여, 상기 트렌치들을 각각 채우는 절연 패턴들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 복수의 돌출부들 중 적어도 하나의 돌출부가 나머지 돌출부들에 비해 넓은 폭을 갖는
    반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 복수의 돌출부들 중 셀 영역으로부터 이격된 돌출부가 셀 영역과 인접한 돌출부에 비해 넓은 폭을 갖는
    반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 절연막을 평탄화할 때 정지 마찰력이 높은 돌출부가 정지 마찰력이 낮은 돌출부에 비해 넓은 폭을 갖는
    반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 패터닝된 절연막은 상기 돌출부들과 인접하여 위치된 더미 돌출부를 포함하는
    반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 돌출부들은 서로 다른 깊이의 그루브들을 각각 포함하는
    반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 그루브들은 상기 트렌치들에 대응하여 위치된
    반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    깊은 트렌치에 대응되는 그루브가 얕은 트렌치에 대응되는 그루브에 비해 깊은 깊이를 갖는
    반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 트렌치들 각각은 계단 형태의 내벽을 갖는
    반도체 장치의 제조 방법.
  10. 셀 영역 및 콘택 영역을 포함하는 적층물을 형성하는 단계;
    상기 적층물의 콘택 영역에 상기 셀 영역과 인접한 제1 트렌치 및 상기 셀 영역으로부터 이격된 제2 트렌치를 형성하는 단계;
    상기 제1 및 제2 트렌치들을 채우도록 상기 적층물 상에 절연막을 형성하는 단계;
    상기 절연막을 패터닝하여, 상기 제1 트렌치에 대응되는 제1 돌출부 및 상기 제2 트렌치에 대응되고 상기 제1 돌출부보다 넓은 폭을 갖는 제2 돌출부를 형성하는 단계; 및
    패터닝된 상기 절연막을 평탄화하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 제2 돌출부는 상기 제1 돌출부에 비해 넓은 폭을 갖는
    반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 패터닝된 절연막은 상기 제2 돌출부와 인접한 더미 돌출부를 포함하는
    반도체 장치의 제조 방법.
  13. 제10항에 있어서,
    상기 제1 및 제2 돌출부들은 서로 다른 깊이의 제1 및 제2 그루브들을 각각 포함하는
    반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 및 제2 그루브들은 상기 제1 및 제2 트렌치들에 대응하여 위치된
    반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 제2 트렌치가 상기 제1 트렌치에 비해 깊은 깊이를 갖고, 상기 제2 그루브가 상기 제1 그루브에 비해 깊은 깊이를 갖는
    반도체 장치의 제조 방법.
  16. 제10항에 있어서,
    상기 제1 및 제2 트렌치들 각각은 계단 형태의 내벽을 갖는
    반도체 장치의 제조 방법.
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