KR20190097471A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20190097471A
KR20190097471A KR1020180016941A KR20180016941A KR20190097471A KR 20190097471 A KR20190097471 A KR 20190097471A KR 1020180016941 A KR1020180016941 A KR 1020180016941A KR 20180016941 A KR20180016941 A KR 20180016941A KR 20190097471 A KR20190097471 A KR 20190097471A
Authority
KR
South Korea
Prior art keywords
dielectric layer
layer
semiconductor device
dielectric
manufacturing
Prior art date
Application number
KR1020180016941A
Other languages
English (en)
Other versions
KR102550588B1 (ko
Inventor
이기홍
류승욱
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180016941A priority Critical patent/KR102550588B1/ko
Priority to US16/151,406 priority patent/US10580793B2/en
Priority to CN201811295411.2A priority patent/CN110164866B/zh
Publication of KR20190097471A publication Critical patent/KR20190097471A/ko
Priority to US16/745,119 priority patent/US11037955B2/en
Application granted granted Critical
Publication of KR102550588B1 publication Critical patent/KR102550588B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H01L27/11551—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L27/11521—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

반도체 장치의 제조 방법은 적층물을 형성하는 단계; 상기 적층물을 관통하는 채널막을 형성하는 단계; 상기 채널막 내에 제1 유전막을 형성하는 단계; 상기 제1 유전막 내에 제2 유전막을 형성하는 단계; 상기 제1 유전막을 선택적으로 식각하여 개구부를 형성하는 단계; 상기 개구부 내에 노출된 상기 제2 유전막을 선택적으로 식각하는 단계; 및 상기 개구부 내에 패드를 형성하는 단계를 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 적층물을 형성하는 단계; 상기 적층물을 관통하는 채널막을 형성하는 단계; 상기 채널막 내에 제1 유전막을 형성하는 단계; 상기 제1 유전막 내에 제2 유전막을 형성하는 단계; 상기 제1 유전막을 선택적으로 식각하여 개구부를 형성하는 단계; 상기 개구부 내에 노출된 상기 제2 유전막을 선택적으로 식각하는 단계; 및 상기 개구부 내에 패드를 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 적층물을 형성하는 단계; 상기 적층물을 관통하는 채널막을 형성하는 단계; 상기 채널막 내에 식각율이 서로 다른 제1 유전막 및 제2 유전막을 포함하는 갭필막을 형성하는 단계; 상기 제1 유전막을 선택적으로 식각하여 개구부를 형성하는 단계; 상기 개구부 내에 노출된 상기 제2 유전막을 선택적으로 식각하는 단계; 및 상기 개구부 내에 패드를 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 적층물; 상기 적층물을 관통하는 채널막; 상기 채널막 내에 형성된 제1 유전막; 상기 제1 유전막 내에 형성된 제2 유전막; 및 상기 제1 유전막과 상기 제2 유전막의 사이에 개재되고, 상기 제1 및 제2 유전막들에 대해 식각 선택비가 높은 물질을 포함하는 제3 유전막을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 적층물; 상기 적층물을 관통하는 채널막; 상기 채널막 내에 형성된 제1 유전막; 상기 제1 유전막 내에 형성된 제2 유전막; 및 상기 제1 및 제2 유전막들의 상부에 위치되고, 상기 제2 유전막 내로 돌출된 돌출부를 포함하는 패드를 포함할 수 있다.
안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한, 반도체 장치를 제조함에 있어서, 공정의 난이도를 낮추고 절차를 간소화하고 비용을 절감할 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 단면도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 단면도이다.
도 1a 내지 도 1d를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 적층물(ST), 채널막(14), 갭필막(GF)을 포함할 수 있고, 패드(18), 메모리막(13) 등을 더 포함할 수 있다. 또한, 본 도면에는 도시되지 않았으나, 반도체 장치는 적층물(ST)의 하부에 위치된 배선 구조, 주변 회로 등의 하부 구조물을 더 포함할 수 있다.
적층물(ST)은 교대로 적층된 도전막들(11) 및 절연막들(12)을 포함할 수 있다. 여기서, 도전막들(11)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극일 수 있으며, 텅스텐 등의 금속을 포함하거나 폴리실리콘막, 실리사이드막 등을 포함할 수 있다. 절연막들(12)은 적층된 도전막들(11)을 상호 절연시키기 위한 것으로, 산화물 등의 절연 물질을 포함할 수 있다.
일 예로, 최상부 적어도 하나의 도전막(11)은 상부 선택 라인이고, 최하부 적어도 하나의 도전막(11)은 하부 선택 라인이고, 나머지 도전막들(11)은 워드라인일 수 있다. 이러한 경우, 적어도 하나의 하부 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 상부 선택 트랜지스터가 직렬로 연결되어, 수직 메모리 스트링을 구성할 수 있다. 여기서, 상부 선택 트랜지스터는 드레인 선택 트랜지스터이고, 하부 선택 트랜지스터는 소스 선택 트랜지스터일 수 있다.
다른 예로, 최상부 적어도 하나의 도전막(11)은 선택 라인이고, 최하부 적어도 하나의 도전막(11)은 파이프 게이트이고, 나머지 도전막들(11)은 워드라인일 수 있다. 이러한 경우, 적어도 하나의 제1 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 파이프 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 제2 선택 트랜지스터가 직렬로 연결되어 U자로 배열된 메모리 스트링을 구성할 수 있다. 여기서, 제1 선택 트랜지스터는 드레인 선택 트랜지스터이고 제2 선택 트랜지스터는 소스 선택 트랜지스터일 수 있다.
채널막(14)은 적층물(ST)을 관통한다. 본 도면에서는 하나의 채널막(14)이 도시되었으나, 반도체 장치는 복수의 채널막들(14)을 포함할 수 있다. 채널막(14)은 선택 트랜지스터, 메모리 셀 등의 전류 경로를 제공하기 위한 것으로, 실리콘(Si), 저마늄(Ge) 등의 반도체 물질을 포함할 수 있다. 채널막(14)은 중심 영역이 오픈된 구조를 가질 수 있으며, 채널막(14) 내에 갭필막(GF)이 채워질 수 있다.
메모리막(13)은 채널막(14)과 도전막들(11)의 사이에 개재되며, 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함할 수 있다. 데이터 저장막(13B)은 플로팅 게이트, 전하트랩물질, 폴리실리콘, 질화물, 나노 닷, 가변 저항 물질, 상변화 물질 등을 포함할 수 있다. 본 도면에서는 적층물(ST)을 관통하는 개구부 내에 메모리막(13)이 형성되고, 메모리막(13)이 채널막(14)의 측벽을 감싼 구조를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 채널막(14)과 도전막들(11)의 사이에 한해 메모리막(13)이 개재되거나, 층간절연막들(12)과 도전막들(11)의 사이에도 메모리막(13)이 개재될 수 있다.
갭필막(GF)은 복수의 유전막들(15~17)을 포함하는 다층 구조를 가질 수 있다. 여기서, 복수의 유전막들(15~17)은 식각율이 서로 다른 물질들을 각각 포함할 수 있다. 또한, 갭필막(GF)은 채널막(14)의 내부를 완전히 채우거나, 일부만 채울 수 있다. 예를 들어, 갭필막(GF)은 내부에 보이드(V)를 포함하거나, 상부면에 리세스(R)를 포함할 수 있다.
갭필막(GF)의 상부면은 채널막(14)의 상부면에 비해 낮은 레벨에 위치되거나, 채널막(14)의 상부면과 실질적으로 동일한 레벨에 위치될 수 있다. 갭필막(GF)에 포함된 복수의 유전막들(15~17)은 상부면이 실질적으로 동일한 레벨에 위치되거나, 상이한 레벨에 위치될 수 있다. 또한, 갭필막(GF)에 포함된 복수의 유전막들(15~17)은 실질적으로 동일한 두께를 갖거나, 상이한 두께를 가질 수 있다.
패드(18)는 갭필막(GF)의 상부에 위치되며, 채널막(14)과 연결된다. 패드(18)는 비트라인 등의 배선과 채널막(14)을 전기적으로 연결시키며, 선택 트랜지스터의 정션을 포함할 수 있다. 예를 들어, 패드(18)는 폴리실리콘, 금속 등의 도전성 물질을 포함할 수 있다. 또한, 패드(18)는 N타입의 불순물이 고농도로 도핑된 폴리실리콘막일 수 있으며, 선택 트랜지스터의 게이트와 중첩된 영역이 선택 트랜지스터의 정션으로 사용될 수 있다.
또한, 패드(18)는 갭필막(GF) 내로 돌출된 돌출부(P)를 포함할 수 있다. 예를 들어, 돌출부(P)는 갭필막(GF)에 포함된 보이드(V) 내로 돌출되거나, 갭필막(GF)의 상부면에 위치된 리세스(R)를 채울 수 있다.
본 도면에서는 갭필막(GF)의 상부면이 채널막(14)의 상부면에 비해 낮은 레벨에 위치되고, 패드(18)가 채널막(14) 내에 형성되어 채널막(14)의 내벽과 접하는 경우에 대해 도시하였으나, 본 발명이 이에 한정된 것은 아니다. 갭필막(GF)의 상부면이 채널막(14)의 상부면과 실질적으로 동일한 레벨에 위치되고, 패드(18)가 채널막(14)의 상부에 형성되어 채널막(14)의 상부면과 접하는 것도 가능하다.
도 1a 내지 도 1d는 갭필막(GF)의 구조 및 물질 조성에 대한 다양한 실시예를 나타낸 것이다. 참고로, 실시예들을 조합하거나 본 발명의 취지 내에서 실시예를 변형하는 것 또한 가능하다.
도 1a를 참조하면, 갭필막(GF)은 제1 내지 제3 유전막들(15~17)을 포함할 수 있다. 예를 들어, 갭필막(GF)은 채널막(14) 내에 형성된 제1 유전막(15), 제1 유전막(15) 내에 형성된 제3 유전막(17) 및 제1 유전막(15)과 제3 유전막(17)의 사이에 개재된 제2 유전막(16)을 포함할 수 있다.
제2 유전막(16)은 제1 유전막(15) 및 제3 유전막(17)에 대해 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 유전막(16)은 질화막을 포함하고, 제1 유전막(15) 및 제3 유전막(17)은 산화막을 포함할 수 있다.
제3 유전막(17)은 상부면에 리세스(R)를 포함할 수 있다. 리세스(R)는 하부로 갈수록 폭이 좁아지는 형태를 갖거나, 하부면이 뾰족한 끝(tip)을 갖거나, 쐐기 형태의 단면을 가질 수 있다. 리세스(R)는 패드(18)에 의해 일부 채워지거나, 완전히 채워질 수 있다.
도 1b를 참조하면, 갭필막(GF)은 복수의 유전막들(15~17) 및 보이드(V)를 포함할 수 있다. 예를 들어, 갭필막(GF)은 채널막(14) 내에 형성된 제1 유전막(15), 제1 유전막(15) 내에 형성된 제3 유전막(17), 제1 유전막(15)과 제3 유전막(17)의 사이에 개재된 제2 유전막(17) 및 제3 유전막(17) 내의 보이드(V)를 포함할 수 있다. 여기서, 제2 유전막(16)은 제1 유전막(15) 및 제3 유전막(17)에 대해 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 유전막(16)은 질화막을 포함하고, 제1 유전막(15) 및 제3 유전막(17)은 산화막을 포함할 수 있다.
보이드(V)의 상부면은 패드(18)에 의해 정의될 수 있으며, 보이드(V) 내로 패드(18)의 돌출부(P)가 돌출될 수 있다. 본 도면에서는 보이드(V)가 채널막(14) 내에 전체적으로 형성된 구조에 대해 도시하였으나, 보이드(V)가 일부 레벨에 한해 형성될 수도 있다.
도 1c를 참조하면, 갭필막(GF)은 복수의 유전막들(15, 16)을 포함할 수 있다. 예를 들어, 갭필막(GF)은 채널막(14) 내에 형성된 제1 유전막(15) 및 제1 유전막(15) 내에 형성된 제2 유전막(16)을 포함할 수 있다.
여기서, 제2 유전막(16)은 제1 유전막(15)과 동일한 물질을 포함하거나, 상이한 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 유전막들(15, 16)은 각각 산화막을 포함하고, 제1 유전막(15)과 제2 유전막(16) 간에 계면이 존재할 수 있다. 또한, 제2 유전막(16)은 제1 유전막(15)의 오픈된 중심 영역을 채우되, 상부면에 리세스(R)을 포함할 수 있다.
도 1d를 참조하면, 갭필막(GF)은 복수의 유전막들(15, 16) 및 보이드(V)를 포함할 수 있다. 예를 들어, 갭필막(GF)은 채널막(14) 내에 형성된 제1 유전막(15), 제1 유전막(15) 내에 형성된 제2 유전막(16) 및 제2 유전막(16) 내의 보이드(V)를 포함할 수 있다.
여기서, 제2 유전막(16)은 제1 유전막(15)에 대해 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 유전막(15)은 질화막을 포함하고 제2 유전막(16)은 산화막을 포함하거나, 제1 유전막(15)은 산화막을 포함하고 제2 유전막(16)은 질화막을 포함할 수 있다. 또한, 제2 유전막(16)은 보이드(V)를 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 갭필막(GF)이 다층 구조를 가지므로, 갭필막(GF)의 높이 조절이 용이해지고, 패드들(P)이 균일한 두께(T)를 갖게 된다. 따라서, 트랜지스터, 예를 들어, 선택 트랜지스터들과 패드(P)들이 중첩되는 정도를 균일하게 조절할 수 있다. 이를 통해, 선택 트랜지스터들과 정션들이 중첩되는 폭이 균일해지고, 선택 트랜지스터들의 문턱 전압 분포를 개선할 수 있다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a를 참조하면, 교대로 적층된 제1 물질막들(21) 및 제2 물질막들(22)을 포함하는 적층물(ST)을 형성한다. 여기서, 제1 물질막들(21)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(22)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다.
제1 물질막들(21)은 제2 물질막들(22)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(21)은 질화물 등을 포함하는 희생막이고, 제2 물질막들(22)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제1 물질막들(21)은 폴리실리콘, 텅스텐, 금속 등을 포함하는 도전막이고, 제2 물질막들(22)은 산화물 등을 포함하는 절연막일 수 있다. 또 다른 예로, 제1 물질막들(21)은 도프드 폴리실리콘 등을 포함하는 도전막이고, 제2 물질막들(22)은 언도프드 폴리실리콘 등을 포함하는 희생막일 수 있다.
참고로, 본 도면에는 도시되지 않았으나, 적층물(ST)을 형성하기 전에 하부 구조물을 형성할 수 있다. 예를 들어, 하부 구조물은 주변 회로, 배선 구조 등일 수 있다.
이어서, 적층물(ST)을 관통하는 제1 개구부(OP1)를 형성한다. 제1 개구부(OP1)는 제1 및 제2 물질막들(21, 22)의 적층 방향으로 적층물(ST)을 관통할 수 있으며, 원형, 타원형, 사각형, 다각형 등의 단면을 가질 수 있다. 본 도면에서는 하나의 제1 개구부(OP1)를 도시하였으나, 복수의 제1 개구부들(OP1)이 형성될 수 있다.
이어서, 제1 개구부(OP1) 내에 메모리막(23)을 형성한다. 메모리막(23)은 제1 개구부(OP1)의 내면을 따라 형성되며, 적층물(ST)의 상부면에도 형성될 수 있다. 메모리막(23)은 터널절연막(23C), 데이터 저장막(23B) 및 전하차단막(23A) 중 적어도 하나를 포함할 수 있다. 또한, 메모리막(23)을 형성하기 전에 희생막을 형성할 수 있으며, 희생막은 산화막을 포함할 수 있다. 희생막은 후속 공정에서 제1 물질막들(21) 또는 제2 물질막들(22)을 제3 물질막들로 교체하는 과정에서, 메모리막(23)이 손상되는 것을 방지하는 역할을 할 수 있다.
이어서, 제1 개구부(OP1) 내에 채널막(24)을 형성한다. 채널막(24)은 제1 개구부(OP1)의 내면을 따라 형성되며, 적층물(ST)의 상부면에도 형성될 수 있다.
이어서, 채널막(24) 내에 식각율이 서로 다른 복수의 유전막들(25~27)을 포함하는 갭필막을 형성한다. 예를 들어, 채널막(24) 내에 제1 유전막(25)을 형성한 후 제1 유전막(25) 내에 제2 유전막(26)을 형성한다. 여기서, 제2 유전막(26)은 제1 유전막(25)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 예를 들어, 제2 유전막(26)은 질화막을 포함하고 제1 유전막(25)은 산화막을 포함할 수 있다. 또한, 제1 유전막(25) 및 제2 유전막(26)은 제1 개구부(OP1)를 완전히 채우지 않는 두께로 형성되며, 적층물(ST)의 상부면에도 형성될 수 있다.
이어서, 제2 유전막(26) 내에 제3 유전막(27)을 형성한다. 여기서, 제3 유전막(27)은 제2 유전막(26)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 예를 들어, 제2 유전막(26)은 질화막을 포함하고 제3 유전막(27)은 산화막을 포함할 수 있다.
제3 유전막(27)은 제1 개구부(OP1)를 완전히 채우는 두께로 형성되거나, 일부만 채우는 두께로 형성될 수 있고, 적층물(ST)의 상부면에도 형성될 수 있다. 여기서, 제3 유전막(27)은 적층물(ST)을 관통하는 제1 영역(27A) 및 적층물(ST)의 상부에 형성된 제2 영역(27B)을 포함할 수 있다. 제3 유전막(27)이 제1 개구부(OP1)를 완전히 채우는 경우, 제3 유전막(27)은 보이드(V)를 포함하지 않는다. 제3 유전막(27)이 제1 개구부(OP1)를 일부만 채우는 경우, 제1 영역(27A) 내에는 보이드(V)가 위치될 수 있다. 이하에서는, 제3 유전막(27)이 보이드(V)를 포함하는 경우에 대해 설명하도록 한다.
도 2b를 참조하면, 제2 유전막(26)이 노출되도록 제3 유전막(27)을 일부 제거한다. 예를 들어, 건식 세정 공정을 이용하여 제3 유전막(27)의 제2 영역(27B)을 식각한다. 제3 유전막(27)이 보이드(V)를 포함하는 경우, 제3 유전막(27) 내의 보이드(V)가 노출되지 않도록 제3 유전막(27)이 식각되는 양을 조절할 수 있다.
도 2c를 참조하면, 제2 유전막(26)을 선택적으로 식각하여 제2 개구부(OP2)를 형성한다. 예를 들어, 제1 및 제3 유전막(25, 27)에 대한 제2 유전막(26)의 식각 선택비가 높은 조건에서, 또는 제1 및 제3 유전막(25, 27)에 비해 제2 유전막(26)의 식각율이 높은 조건에서, 제2 유전막(26)을 선택적으로 식각한다. 이러한 경우, 제2 유전막(26)의 상부면으로부터 제3 유전막(27)이 돌출될 수 있다.
여기서, 제2 개구부(OP2)는 후속 공정에서 패드가 형성될 영역을 확보하기 위한 것이다. 따라서, 제2 개구부(OP2)의 저면, 다시 말해, 제2 유전막(26)의 상부면은 제1 레벨(L1)에 위치되고, 제1 레벨(L1)은 최상부 제1 물질막(21)의 상부면에 비해 낮고(L1<L2) 최상부 제1 물질막(21)의 하부면에 비해 높게(L1>L3) 위치될 수 있다.
도 2d를 참조하면, 제2 개구부(OP2) 내에 노출된 제3 유전막(27)을 식각한다. 이때, 제2 유전막(26)에 대한 제3 유전막(27)의 식각 선택비가 높은 조건에서, 또는 제2 유전막(26)에 비해 제3 유전막(27)의 식각율이 높은 조건에서, 제3 유전막(27)을 선택적으로 식각한다. 예를 들어, 습식 식각 공정을 이용하여 제3 유전막(27)을 선택적으로 식각할 수 있다. 제3 유전막(27)이 보이드(V)를 포함하는 경우, 제3 유전막(27)을 식각하는 과정에서 제3 유전막(27) 내의 보이드(V)가 노출될 수 있다. 보이드(V)가 노출되면, 보이드(V) 내로 식각액이 유입되어 제3 유전막(27)이 완전히 제거될 수 있다.
또한, 제3 유전막(27)을 식각할 때, 제2 개구부(OP2) 내에 노출된 제1 유전막(25)을 함께 식각할 수 있다. 예를 들어, 제1 유전막(25) 및 제3 유전막(27)이 산화막을 포함하고 제2 유전막(26)이 질화막을 포함하는 경우, 제1 유전막(25) 및 제3 유전막(27)을 선택적으로 식각할 수 있다. 이때, 제3 유전막(27) 내의 보이드(V)가 노출되면, 제3 유전막(27)이 제1 유전막(25)에 비해 빠른 속도로 식각될 수 있다. 따라서, 제1 유전막(25)은 제2 개구부(OP2) 내에 노출된 영역에 한해 식각되는 반면, 제3 유전막(27)은 제2 개구부(OP2) 내에 노출된 영역 뿐만 아니라 제2 유전막(26) 내에 형성된 영역까지 식각될 수 있다. 이러한 경우, 제1 유전막(25)의 상부면이 제2 유전막(26)의 상부면과 실질적으로 동일한 레벨(L1)에 위치될 수 있다. 또한, 제3 유전막(27)은 제거되고, 제2 유전막(26) 내로 제2 개구부(OP2)가 확장될 수 있다.
도 2e를 참조하면, 제4 유전막(29)을 형성한다. 제4 유전막(29)은 제2 유전막(26) 내에 형성될 수 있으며, 제2 유전막(26)의 오픈된 중심 영역을 채우기에 충분한 두께로 형성될 수 있다. 이때, 제1 유전막(25)이 제거되어 노출된 채널막(24) 상에도 제4 유전막(29)이 형성될 수 있다.
제4 유전막(29)은 제2 유전막(26)에 대해 식각 선택비가 높은 물질을 포함하거나, 채널막(24)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 예를 들어, 제4 유전막(29)은 제1 유전막(25) 또는 제3 유전막(27)과 동일한 물질을 포함할 수 있으며, 산화막을 포함할 수 있다.
도 2f를 참조하면, 제4 유전막(29) 중 제2 유전막(26)의 상부면에 비해 돌출된 영역을 식각한다. 예를 들어, 건식 세정 공정을 이용하여 제4 유전막(29)을 식각한다. 이를 통해, 제1 유전막(25), 제2 유전막(26) 및 제4 유전막(29)의 상부면이 실질적으로 동일한 레벨(L1)에 위치되며, 균일한 높이를 갖는 갭필막들(GF)을 형성할 수 있다. 또한, 갭필막(GF)은 상부면에 리세스(R)를 포함할 수 있다. 예를 들어, 제4 유전막(29)이 증착되는 과정에서 리세스(R)가 형성될 수 있으며, 제4 유전막(29)을 식각한 후에도 제4 유전막(29)의 상부면에 리세스(R)가 잔류할 수 있다.
이어서, 갭필막(GF) 상에 패드(28)를 형성한다. 예를 들어, 제2 개구부(OP2)를 채우도록 도전막을 형성한 후, 적층물(ST)의 상부면이 노출될 때까지 평탄화 공정(Chemical Mechanical Process)을 실시한다. 이를 통해, 적층물(ST)의 상부면에 형성된 도전막, 제4 유전막(29), 채널막(24) 및 메모리막(23)이 제거될 수 있다.
패드(28)는 폴리실리콘막, 금속 등을 포함할 수 있다. 또한, 갭필막(GF)의 상부면에 리세스(R)가 존재하는 경우, 패드(28)는 리세스(R)를 채우는 돌출부(P)를 포함할 수 있다. 예를 들어, 패드(28)는 N타입의 불순물이 도핑된 폴리실리콘막일 수 있으며, 선택 트랜지스터의 정션을 포함할 수 있다.
이어서, 본 도면에는 도시되지 않았으나, 제1 물질막들(21) 및 제2 물질막들(22)을 제3 물질막으로 대체하는 공정을 실시할 수 있다. 일 예로, 제1 물질막들(21)이 희생막이고 제2 물질막들(22)이 절연막인 경우, 제1 물질막들(21)은 도전막으로 대체할 수 있다. 이때, 제1 물질막들(21)이 제거된 영역에 추가로 메모리막을 형성한 후에 도전막을 형성할 수 있다. 다른 예로, 제1 물질막들(21)이 도전막이고 제2 물질막들(22)이 절연막인 경우, 제1 물질막들(21)을 실리사이드화할 수 있다. 또 다른 예로, 제1 물질막들(21)이 도전막이고 제2 물질막들(22)이 희생막인 경우, 제2 물질막들(22)을 절연막들로 대체할 수 있다.
전술한 바와 같은 제조 방법에 따르면, 제2 유전막(26)을 선택적으로 식각한 후에 제3 유전막(27)을 선택적으로 식각한다. 이때, 제3 유전막(27)은 희생막으로 사용되며, 제3 유전막(27)이 제거된 영역에는 제4 유전막(29)이 형성된다. 따라서, 갭필막들(GF)을 균일한 깊이로 식각할 수 있고, 갭필막들(GF)이 식각된 영역 내에 균일한 두께를 갖는 패드들(28)을 형성할 수 있다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a를 참조하면, 교대로 적층된 제1 물질막들(31) 및 제2 물질막들(32)을 포함하는 적층물(ST)을 형성한 후, 적층물(ST)을 관통하는 제1 개구부(OP1)를 형성한다. 이어서, 개구부(OP) 내에 메모리막(33)을 형성한다. 메모리막(23)은 터널절연막(33C), 데이터 저장막(33B) 및 전하차단막(33A) 중 적어도 하나를 포함할 수 있다. 이어서, 개구부(OP) 내에 채널막(34)을 형성한다.
이어서, 채널막(34) 내에 식각율이 서로 다른 복수의 유전막들(35~37)을 포함하는 갭필막을 형성한다. 예를 들어, 채널막(24) 내에 제1 유전막(35), 제2 유전막(36) 및 제3 유전막(37)을 차례로 형성한다. 제3 유전막(37)은 제1 개구부(OP1)를 완전히 채우는 두께를 갖거나, 일부만 채우는 두께를 가질 수 있다. 제3 유전막(27)이 제1 개구부(OP1)를 일부만 채우는 경우, 제3 유전막(27)의 내부에 보이드(V)가 위치될 수 있다.
도 3b를 참조하면, 제3 유전막(37)을 식각하여 제2 유전막(36)을 노출시킨 후, 제2 유전막(36)을 선택적으로 식각하여 제2 개구부(OP2)를 형성한다. 제2 개구부(OP2)를 통해, 제1 유전막(35)의 일부 영역 및 제3 유전막37)의 일부 영역이 노출된다.
도 3c를 참조하면, 제2 개구부(OP2) 내에 노출된 제3 유전막(37)을 식각한다. 이때, 제2 유전막(36)에 대한 제3 유전막(37)의 식각 선택비가 높은 조건에서, 또는 제2 유전막(36)에 비해 제3 유전막(37)의 식각율이 높은 조건에서, 제3 유전막(37)을 선택적으로 식각한다. 또한, 제3 유전막(37)을 식각하는 과정에서, 제2 개구부(OP2) 내에 노출된 제1 유전막(35)을 함께 식각할 수 있다. 예를 들어, 제1 유전막(35) 및 제3 유전막(37)이 산화막을 포함하고 제2 유전막(36)이 질화막을 포함하는 경우, 제1 유전막(35) 및 제3 유전막(37)을 선택적으로 식각할 수 있다.
제1 및 제3 유전막들(35, 37)을 선택적으로 식각할 때, 건식 식각 공정을 이용할 수 있다. 이러한 경우, 제3 유전막(37) 내의 보이드(V)가 노출되더라도 제1 유전막(35) 및 제3 유전막(37)을 균일한 속도로 식각할 수 있다. 따라서, 제1 및 제3 유전막들(35, 37) 중 제2 유전막(36)의 상부면에 비해 돌출된 영역이 식각되며, 제1 내지 제3 유전막들(35~37)의 상부면이 실질적으로 동일한 레벨(L1)에 위치된다.
도 3d를 참조하면, 제1 내지 제3 유전막들(35~37) 상에 패드(38)를 형성한다. 패드(38)는 보이드(V) 내로 돌출된 돌출부(P)를 포함할 수 있다. 예를 들어, 개구부(OP)를 채우도록 도전막을 형성한 후, 적층물(ST)의 상부면이 노출될 때까지 평탄화 공정(CMP)을 실시한다. 이를 통해, 적층물(ST)의 상부면에 형성된 도전막, 채널막(34) 및 메모리막(33)이 제거될 수 있다.
전술한 바와 같은 제조 방법에 따르면, 제2 유전막(35)을 선택적으로 식각한 후에 제1 및 제3 유전막(35, 37)을 선택적으로 식각한다. 이때, 건식 식각 공정을 이용하여 제1 및 제3 유전막(35, 37)을 식각하므로, 제1 및 제3 유전막(35, 37)이 식각되는 깊이를 용이하게 조절할 수 있다. 따라서, 패드들(28)을 균일한 깊이로 형성할 수 있다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a를 참조하면, 교대로 적층된 제1 물질막들(41) 및 제2 물질막들(42)을 포함하는 적층물(ST)을 형성한다. 이어서, 적층물(ST)을 관통하는 제1 개구부(OP1)를 형성한 후, 제1 개구부(OP1) 내에 메모리막(43) 및 채널막(44)을 형성한다. 여기서, 메모리막(43)은 터널절연막(43C), 데이터 저장막(43B) 및 전하차단막(43A) 중 적어도 하나를 포함할 수 있다.
이어서, 채널막(44) 내에 식각율이 서로 다른 복수의 유전막들(45, 46)을 포함하는 갭필막을 형성한다. 예를 들어, 채널막(44) 내에 제1 유전막(45)을 형성한 후 제1 유전막(45) 내에 제2 유전막(46)을 형성한다. 여기서, 제2 유전막(46)은 제1 유전막(45)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 또한, 제2 유전막(46)은 희생막일 수 있다. 일 예로, 제1 유전막(45)은 산화막을 포함하고 제2 유전막(46)은 질화막을 포함할 수 있다. 다른 예로, 제1 유전막(45)은 산화막을 포함하고 제2 유전막(46)은 금속을 포함할 수 있으며, 제2 유전막(46)은 티타늄질화막일 수 있다.
제2 유전막(46)은 제1 개구부(OP1)를 완전히 채우는 두께로 형성되거나, 일부만 채우는 두께로 형성될 수 있다. 여기서, 제2 유전막(46)은 적층물(ST)을 관통하는 제1 영역(46A) 및 적층물(ST)의 상부에 형성된 제2 영역(46B)을 포함할 수 있다. 또한, 제1 영역(46A) 내에 보이드(V)가 위치될 수 있다.
도 4b를 참조하면, 제1 유전막(45)이 노출되도록 제2 유전막(46)을 일부 제거한다. 예를 들어, 건식 세정 공정을 이용하여 제2 유전막(46)의 제2 영역(46B)을 식각한다. 이때, 제2 유전막(46) 내의 보이드(V)는 노출되지 않도록, 제2 유전막(46)이 식각되는 양을 조절할 수 있다.
도 4c를 참조하면, 제1 유전막(45)을 선택적으로 식각하여 제2 개구부(OP2)를 형성한다. 예를 들어, 제2 유전막(46)에 대한 제1 유전막(45)의 식각 선택비가 높은 조건에서, 또는 제2 유전막(46)에 비해 제1 유전막(45)의 식각율이 높은 조건에서, 제1 유전막(45)을 선택적으로 식각한다. 이때, 습식 식각 공정을 이용하여 제1 유전막(45)을 선택적으로 식각할 수 있다. 이를 통해, 제2 개구부(OP2) 내에 제2 유전막(46)이 노출되고, 제1 유전막(45)의 상부면으로부터 제2 유전막(46)이 돌출될 수 있다.
도 4d를 참조하면, 제2 개구부(OP2) 내에 노출된 제2 유전막(46)을 식각한다. 이때, 제1 유전막(45)에 대한 제2 유전막(46)의 식각 선택비가 높은 조건에서, 또는 제1 유전막(45)에 비해 제2 유전막(46)의 식각율이 높은 조건에서, 제2 유전막(46)을 선택적으로 식각한다. 예를 들어, 습식 식각 공정을 이용하여 제2 유전막(46)을 선택적으로 식각할 수 있다. 제2 유전막(46)이 보이드(V)를 포함하는 경우, 제2 유전막(46)을 식각하는 과정에서 제2 유전막(46) 내의 보이드(V)가 노출될 수 있다. 보이드(V)가 노출되면, 보이드(V) 내로 식각액이 유입되어 제2 유전막(46)이 완전히 제거될 수 있다.
도 4e를 참조하면, 제4 유전막(49)을 형성한다. 제4 유전막(49)은 제2 유전막(46) 내에 형성될 수 있으며, 제2 유전막(46)의 오픈된 중심 영역을 채우기에 충분한 두께로 형성될 수 있다. 제4 유전막(49)은 제1 유전막(45)에 대해 식각 선택비가 높은 물질을 포함하거나, 채널막(44)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 예를 들어, 제4 유전막(49)은 제1 유전막(45)과 동일한 물질을 포함할 수 있으며, 산화막을 포함할 수 있다.
도 4f를 참조하면, 제4 유전막(49) 중 제1 유전막(45)의 상부면에 비해 돌출된 영역을 식각한다. 예를 들어, 건식 세정 공정을 이용하여 제4 유전막(49)을 식각한다. 이를 통해, 제1 유전막(45) 및 제4 유전막(49)의 상부면이 실질적으로 동일한 레벨(L1)에 위치되며, 균일한 높이를 갖는 갭필막들(GF)을 형성할 수 있다. 또한, 갭필막(GF)은 상부면에 리세스(R)를 포함할 수 있다.
이어서, 제1 및 제4 유전막들(45, 49) 상에 패드(48)를 형성한다. 예를 들어, 제2 개구부(OP2)를 채우도록 도전막을 형성한 후, 적층물(ST)의 상부면이 노출될 때까지 평탄화 공정(CMP)을 실시한다. 이를 통해, 적층물(ST)의 상부면에 형성된 도전막, 채널막(44) 및 메모리막(43)이 제거될 수 있다.
패드(48)는 저면으로부터 돌출된 돌출부(P)를 포함할 수 있으며, 돌출부(P)는 갭필막(GF)의 상부면에 위치된 리세스(R)를 채울 수 있다.
전술한 바와 같은 제조 방법에 따르면, 제1 유전막(45)을 선택적으로 식각한 후에 제2 유전막(46)을 선택적으로 식각한다. 이때, 제2 유전막(46)은 희생막으로 사용되며, 제2 유전막(46)이 제거된 영역에는 제4 유전막(49)이 형성된다. 따라서, 갭필막들(GF)을 균일한 깊이로 식각할 수 있고, 갭필막들(GF)이 식각된 영역 내에 균일한 두께를 갖는 패드들(48)을 형성할 수 있다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5a를 참조하면, 교대로 적층된 제1 물질막들(51) 및 제2 물질막들(52)을 포함하는 적층물(ST)을 형성한다. 이어서, 적층물(ST)을 관통하는 제1 개구부(OP1)를 형성한 후, 제1 개구부(OP1) 내에 메모리막(53) 및 채널막(54)을 형성한다. 여기서, 메모리막(53)은 터널절연막(53C), 데이터 저장막(53B) 및 전하차단막(53A) 중 적어도 하나를 포함할 수 있다.
이어서, 채널막(54) 내에 식각율이 서로 다른 복수의 유전막들(55, 56)을 포함하는 갭필막을 형성한다. 예를 들어, 채널막(54) 내에 제1 유전막(55)을 형성한 후 제1 유전막(55) 내에 제2 유전막(56)을 형성한다. 여기서, 제2 유전막(56)은 제1 유전막(55)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 일 예로, 제1 유전막(55)은 산화막을 포함하고 제2 유전막(56)은 질화막을 포함할 수 있다. 다른 예로, 제1 유전막(55)은 질화막을 포함하고 제2 유전막(56)은 산화막을 포함할 수 있다.
도 5b를 참조하면, 제2 유전막(56)을 일부 식각하여 제1 유전막(55)을 노출시킨 후, 제1 유전막(55)을 선택적으로 식각하여 제2 개구부(OP2)를 형성한다. 예를 들어, 제2 유전막(56)에 대한 제1 유전막(55)의 식각 선택비가 높은 조건에서, 또는 제2 유전막(56)에 비해 제1 유전막(55)의 식각율이 높은 조건에서, 제1 유전막(55)을 선택적으로 식각한다. 이때, 습식 식각 공정을 이용하여 제1 유전막(55)을 선택적으로 식각할 수 있다.
도 5c를 참조하면, 제2 개구부(OP2) 내에 노출된 제2 유전막(56)을 식각한다. 제2 유전막(56)이 보이드(V)를 포함하는 경우, 제2 유전막(56)을 식각하는 과정에서 제2 유전막(56) 내의 보이드(V)가 노출될 수 있다. 이때, 건식 식각 공정을 이용하여 제2 유전막(56)을 선택적으로 식각할 수 있다. 건식 식각 공정을 이용하는 경우, 제2 유전막(56) 내의 보이드(V)가 노출되더라도 제2 유전막(56)의 식각 속도가 급격하게 증가하거나, 제2 유전막(56) 중 제1 유전막(55) 내부에 형성된 영역까지 전부 식각되는 것을 방지할 수 있다. 따라서, 제2 유전막들(56) 중 제1 유전막(55)의 상부면에 비해 돌출된 영역이 식각되며, 제1 및 제2 유전막들(55, 56)의 상부면이 실질적으로 동일한 레벨(L1)에 위치된다.
도 5d를 참조하면, 제1 및 제2 유전막들(55, 56) 상에 패드(58)를 형성한다. 패드(58)는 보이드(V) 내로 돌출된 돌출부(P)를 포함할 수 있다. 예를 들어, 제2 개구부(OP2)를 채우도록 도전막을 형성한 후, 적층물(ST)의 상부면이 노출될 때까지 평탄화 공정(CMP)을 실시한다. 이를 통해, 적층물(ST)의 상부면에 형성된 도전막, 채널막(54) 및 메모리막(53)이 제거될 수 있다.
전술한 바와 같은 제조 방법에 따르면, 제1 유전막(55)을 선택적으로 식각한 후에 제2 유전막(56)을 선택적으로 식각한다. 이때, 건식 식각 공정을 이용하여 제2 유전막(56)을 식각하므로, 제2 유전막(56)이 식각되는 깊이를 용이하게 조절할 수 있다. 따라서, 패드들(58)을 균일한 깊이로 형성할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 내지 도 5d를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 5d를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200)는 적층물; 상기 적층물을 관통하는 채널막; 상기 채널막 내에 형성된 제1 유전막; 상기 제1 유전막 내에 형성된 제2 유전막; 및 상기 제1 유전막과 상기 제2 유전막의 사이에 개재되고, 상기 제1 및 제2 유전막들에 대해 식각 선택비가 높은 물질을 포함하는 제3 유전막을 포함하도록 구성될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 내지 도 5d를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 5d를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200')는 적층물; 상기 적층물을 관통하는 채널막; 상기 채널막 내에 형성된 제1 유전막; 상기 제1 유전막 내에 형성된 제2 유전막; 및 상기 제1 유전막과 상기 제2 유전막의 사이에 개재되고, 상기 제1 및 제2 유전막들에 대해 식각 선택비가 높은 물질을 포함하는 제3 유전막을 포함하도록 구성될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 내지 도 5d를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 5d를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(2100)는 적층물; 상기 적층물을 관통하는 채널막; 상기 채널막 내에 형성된 제1 유전막; 상기 제1 유전막 내에 형성된 제2 유전막; 및 상기 제1 유전막과 상기 제2 유전막의 사이에 개재되고, 상기 제1 및 제2 유전막들에 대해 식각 선택비가 높은 물질을 포함하는 제3 유전막을 포함하도록 구성될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 7을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 내지 도 5d를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 5d를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(3500)는 적층물; 상기 적층물을 관통하는 채널막; 상기 채널막 내에 형성된 제1 유전막; 상기 제1 유전막 내에 형성된 제2 유전막; 및 상기 제1 유전막과 상기 제2 유전막의 사이에 개재되고, 상기 제1 및 제2 유전막들에 대해 식각 선택비가 높은 물질을 포함하는 제3 유전막을 포함하도록 구성될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 도전막 12: 절연막
13: 메모리막 14: 채널막
15: 제1 유전막 16: 제2 유전막
17: 제3 유전막 18: 패드
21: 제1 물질막 22: 제2 물질막
23: 메모리막 24: 채널막
25: 제1 유전막 26: 제2 유전막
27: 제3 유전막 28: 패드
29: 제4 유전막 V: 보이드
R: 리세스

Claims (31)

  1. 적층물을 형성하는 단계;
    상기 적층물을 관통하는 채널막을 형성하는 단계;
    상기 채널막 내에 제1 유전막을 형성하는 단계;
    상기 제1 유전막 내에 제2 유전막을 형성하는 단계;
    상기 제1 유전막을 선택적으로 식각하여 개구부를 형성하는 단계;
    상기 개구부 내에 노출된 상기 제2 유전막을 선택적으로 식각하는 단계; 및
    상기 개구부 내에 패드를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 유전막은 상기 적층물을 관통하는 제1 영역 및 상기 적층물의 상부에 형성된 제2 영역을 포함하고, 상기 제1 영역 내에 보이드가 위치된
    반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 유전막이 노출되도록 상기 제2 유전막의 상기 제2 영역을 식각하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제2 유전막을 선택적으로 식각하는 단계는 습식 식각 공정을 이용하는
    반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 패드를 형성하기 전에, 상기 제1 유전막 내에 제3 유전막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제2 유전막을 선택적으로 식각하는 단계는 건식 식각 공정을 이용하는
    반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 유전막을 형성하기 전에, 상기 채널막 내에 제3 유전막을 형성하는 단계를 더 포함하고,
    상기 제1 유전막은 상기 제2 및 제3 유전막들에 대해 높은 식각 선택비를 갖는
    반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 제2 유전막을 선택적으로 식각하는 단계는 습식 식각 공정을 이용하고, 상기 제1 유전막 내의 상기 제2 유전막 및 상기 개구부 내에 노출된 상기 제3 유전막을 식각하는
    반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 패드를 형성하기 전에, 상기 제1 유전막 내에 제4 유전막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  10. 제7항에 있어서,
    상기 제2 유전막을 선택적으로 식각하는 단계는,
    건식 식각 공정을 이용하는
    반도체 장치의 제조 방법.
  11. 제7항에 있어서,
    상기 제1 유전막은 질화막을 포함하고, 상기 제2 유전막 및 상기 제3 유전막은 산화막을 포함하는
    반도체 장치의 제조 방법.
  12. 제1항에 있어서,
    상기 제1 유전막은 질화막을 포함하고 상기 제2 유전막은 산화막을 포함하는
    반도체 장치의 제조 방법.
  13. 제1항에 있어서,
    상기 제1 유전막은 산화막을 포함하고 상기 제2 유전막은 질화막을 포함하는
    반도체 장치의 제조 방법.
  14. 제1항에 있어서,
    상기 제1 유전막은 산화막을 포함하고 상기 제2 유전막은 금속을 포함하는
    반도체 장치의 제조 방법.
  15. 제1항에 있어서,
    상기 제2 유전막은 희생막이고, 상기 제2 유전막을 선택적으로 식각하는 단계는 습식 식각 공정을 이용하여 상기 제2 유전막을 제거하는
    반도체 장치의 제조 방법.
  16. 적층물을 형성하는 단계;
    상기 적층물을 관통하는 채널막을 형성하는 단계;
    상기 채널막 내에 식각율이 서로 다른 제1 유전막 및 제2 유전막을 포함하는 갭필막을 형성하는 단계;
    상기 제1 유전막을 선택적으로 식각하여 개구부를 형성하는 단계;
    상기 개구부 내에 노출된 상기 제2 유전막을 선택적으로 식각하는 단계; 및
    상기 개구부 내에 패드를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 제2 유전막을 선택적으로 식각하는 단계는 습식 식각 공정을 이용하는
    반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 패드를 형성하기 전에, 상기 제1 유전막 내에 제3 유전막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  19. 제16항에 있어서,
    상기 제2 유전막을 선택적으로 식각하는 단계는 건식 식각 공정을 이용하는
    반도체 장치의 제조 방법.
  20. 제16항에 있어서,
    상기 제2 유전막은 희생막이고, 상기 제2 유전막을 선택적으로 식각하는 단계는 습식 식각 공정을 이용하여 상기 제2 유전막을 제거하는
    반도체 장치의 제조 방법.
  21. 적층물;
    상기 적층물을 관통하는 채널막;
    상기 채널막 내에 형성된 제1 유전막;
    상기 제1 유전막 내에 형성된 제2 유전막; 및
    상기 제1 유전막과 상기 제2 유전막의 사이에 개재되고, 상기 제1 및 제2 유전막들에 대해 식각 선택비가 높은 물질을 포함하는 제3 유전막
    을 포함하는 반도체 장치.
  22. 제21항에 있어서,
    상기 채널막 내에서 상기 제1 내지 제3 유전막들의 상부에 위치되고, 상기 제2 유전막 내로 돌출된 돌출부를 포함하는 패드
    를 더 포함하는 반도체 장치.
  23. 제21항에 있어서,
    상기 제2 유전막은 내부에 보이드를 포함하는
    반도체 장치.
  24. 제21항에 있어서,
    상기 제1 유전막 및 상기 제2 유전막은 산화막이고, 상기 제3 유전막은 질화막인
    반도체 장치.
  25. 적층물;
    상기 적층물을 관통하는 채널막;
    상기 채널막 내에 형성된 제1 유전막;
    상기 제1 유전막 내에 형성된 제2 유전막; 및
    상기 제1 및 제2 유전막들의 상부에 위치되고, 상기 제2 유전막 내로 돌출된 돌출부를 포함하는 패드
    를 포함하는 반도체 장치.
  26. 제25항에 있어서,
    상기 제2 유전막은 상부면에 리세스를 포함하고, 상기 패드의 상기 돌출부가 상기 리세스를 채우는
    반도체 장치.
  27. 제25항에 있어서,
    상기 제2 유전막은 보이드를 포함하고, 상기 패드의 상기 돌출부가 상기 보이드 내로 돌출된
    반도체 장치.
  28. 제25항에 있어서,
    상기 제1 유전막과 상기 제2 유전막의 사이에 개재되고, 상기 제1 및 제2 유전막들에 대해 식각 선택비가 높은 물질을 포함하는 제3 유전막
    을 더 포함하는 반도체 장치.
  29. 제28항에 있어서,
    상기 제1 유전막 및 상기 제2 유전막은 산화막이고, 상기 제3 유전막은 질화막인
    반도체 장치.
  30. 제25항에 있어서,
    상기 제1 유전막은 질화막이고, 상기 제2 유전막은 산화막인
    반도체 장치.
  31. 제25항에 있어서,
    상기 제1 유전막은 산화막이고, 상기 제2 유전막은 질화막인
    반도체 장치.
KR1020180016941A 2018-02-12 2018-02-12 반도체 장치 및 그 제조 방법 KR102550588B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180016941A KR102550588B1 (ko) 2018-02-12 2018-02-12 반도체 장치 및 그 제조 방법
US16/151,406 US10580793B2 (en) 2018-02-12 2018-10-04 Semiconductor device and manufacturing method thereof
CN201811295411.2A CN110164866B (zh) 2018-02-12 2018-11-01 半导体器件及其制造方法
US16/745,119 US11037955B2 (en) 2018-02-12 2020-01-16 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180016941A KR102550588B1 (ko) 2018-02-12 2018-02-12 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20190097471A true KR20190097471A (ko) 2019-08-21
KR102550588B1 KR102550588B1 (ko) 2023-07-04

Family

ID=67540244

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180016941A KR102550588B1 (ko) 2018-02-12 2018-02-12 반도체 장치 및 그 제조 방법

Country Status (3)

Country Link
US (2) US10580793B2 (ko)
KR (1) KR102550588B1 (ko)
CN (1) CN110164866B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210156014A (ko) * 2020-06-17 2021-12-24 삼성전자주식회사 메모리 소자 및 이를 포함하는 시스템
CN111769121B (zh) * 2020-07-09 2021-10-15 长江存储科技有限责任公司 三维存储器的制作方法
KR20220063798A (ko) * 2020-11-09 2022-05-18 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011198806A (ja) * 2010-03-17 2011-10-06 Toshiba Corp 半導体記憶装置及びその製造方法
JP2014011389A (ja) * 2012-07-02 2014-01-20 Toshiba Corp 半導体装置の製造方法及び半導体装置
US9177966B1 (en) * 2014-07-08 2015-11-03 Sandisk Technologies Inc. Three dimensional NAND devices with air gap or low-k core
KR20150134934A (ko) * 2014-05-23 2015-12-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 장치와, 이를 포함하는 반도체 시스템과, 그 제조방법
KR20170043978A (ko) * 2015-10-13 2017-04-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10297611B1 (en) * 2017-12-27 2019-05-21 Micron Technology, Inc. Transistors and arrays of elevationally-extending strings of memory cells

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101206508B1 (ko) * 2011-03-07 2012-11-29 에스케이하이닉스 주식회사 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법
US8445347B2 (en) * 2011-04-11 2013-05-21 Sandisk Technologies Inc. 3D vertical NAND and method of making thereof by front and back side processing
KR101857025B1 (ko) * 2011-10-31 2018-05-14 삼성전자주식회사 반도체 소자의 제조방법
US9530781B2 (en) * 2014-12-22 2016-12-27 Sandisk Technologies Llc Three dimensional NAND memory having improved connection between source line and in-hole channel material as well as reduced damage to in-hole layers
US9525065B1 (en) * 2015-10-13 2016-12-20 Samsung Electronics Co., Ltd. Semiconductor devices including a channel pad, and methods of manufacturing semiconductor devices including a channel pad
CN106711149B (zh) * 2015-11-12 2019-07-12 旺宏电子股份有限公司 垂直通道结构
US9543319B1 (en) 2015-11-19 2017-01-10 Macronix International Co., Ltd. Vertical channel structure
KR20170088108A (ko) * 2016-01-22 2017-08-01 삼성전자주식회사 반도체 메모리 장치 및 그 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011198806A (ja) * 2010-03-17 2011-10-06 Toshiba Corp 半導体記憶装置及びその製造方法
JP2014011389A (ja) * 2012-07-02 2014-01-20 Toshiba Corp 半導体装置の製造方法及び半導体装置
KR20150134934A (ko) * 2014-05-23 2015-12-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 장치와, 이를 포함하는 반도체 시스템과, 그 제조방법
US9177966B1 (en) * 2014-07-08 2015-11-03 Sandisk Technologies Inc. Three dimensional NAND devices with air gap or low-k core
KR20170043978A (ko) * 2015-10-13 2017-04-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10297611B1 (en) * 2017-12-27 2019-05-21 Micron Technology, Inc. Transistors and arrays of elevationally-extending strings of memory cells

Also Published As

Publication number Publication date
US10580793B2 (en) 2020-03-03
CN110164866B (zh) 2023-05-05
US20200152660A1 (en) 2020-05-14
US20190252402A1 (en) 2019-08-15
US11037955B2 (en) 2021-06-15
CN110164866A (zh) 2019-08-23
KR102550588B1 (ko) 2023-07-04

Similar Documents

Publication Publication Date Title
US11342342B2 (en) Semiconductor device
KR102594494B1 (ko) 반도체 장치 및 그 제조 방법
US10049743B2 (en) Semiconductor device and method of manufacturing the same
US11322517B2 (en) Semiconductor device and manufacturing method thereof
JP2020184614A (ja) 半導体装置の製造方法
US11037955B2 (en) Semiconductor device and manufacturing method thereof
US11889697B2 (en) 3D non-volatile semiconductor device and manufacturing method of the device
US11889672B2 (en) Semiconductor device and a method of manufacturing a semiconductor device
KR20160045457A (ko) 반도체 장치 및 그 제조 방법
KR102456494B1 (ko) 반도체 장치 및 그 제조 방법
KR20170023656A (ko) 반도체 장치 및 그 제조 방법
KR20200131050A (ko) 반도체 장치 및 그 제조 방법
KR102611334B1 (ko) 반도체 장치 및 그 제조 방법
US20230101919A1 (en) Semiconductor device and manufacturing method of the semiconductor device
US20230084756A1 (en) Semiconductor device and method of manufacturing the semiconductor device
US11574920B2 (en) Semiconductor device and manufacturing method of semiconductor device
KR20210054788A (ko) 반도체 장치 및 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant