CN110164866A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件及其制造方法，该方法包括以下步骤：形成层叠结构；形成穿透所述层叠结构的沟道层；在所述沟道层中形成第一介电层；在所述第一介电层中形成第二介电层；通过选择性蚀刻所述第一介电层形成开口；选择性蚀刻通过所述开口暴露的所述第二介电层；以及在所述开口中形成焊盘。

Description

半导体器件及其制造方法
技术领域
本公开总体上涉及电子装置，并且更具体地，涉及半导体器件及其制造方法。
背景技术
即使在切断对非易失性存储装置的供电时，非易失性存储装置也保留所存储的数据。近来，随着其中存储器单元在基板上形成为单层的二维非易失性存储装置的集成度的提高已达到上限，已提出其中存储器单元在基板上垂直层叠成多层的三维非易失性存储装置。
通常，三维非易失性存储装置包括多个交替层叠的层间绝缘层和栅电极。沟道层穿透层间绝缘层，并且栅电极和存储器单元沿着沟道层层叠。已开发出用于提高三维非易失性存储装置的操作可靠性的各种结构和制造方法，但需要进一步改进。
发明内容
本发明的各种实施方式提供了一种半导体器件，该半导体器件具有特性得以改进的改进的稳定结构并且有助于用于制成半导体器件的制造处理。本发明的各种其它实施方式提供了一种半导体器件的制造方法。
按照本公开的一方面，提供了一种制造半导体器件的方法，该方法包括以下步骤：形成层叠结构；形成穿透所述层叠结构的沟道层；在所述沟道层中形成第一介电层；在所述第一介电层中形成第二介电层；通过选择性蚀刻所述第一介电层形成开口；选择性蚀刻通过所述开口暴露的所述第二介电层；以及在所述开口中形成焊盘。
按照本公开的另一方面，提供了一种制造半导体器件的方法，该方法包括以下步骤：形成层叠结构；形成穿透所述层叠结构的沟道层；在所述沟道层中形成间隙填充层，其中，所述间隙填充层包括蚀刻速率不同的第一介电层和第二介电层；通过选择性蚀刻所述第一介电层形成开口；选择性蚀刻通过所述开口暴露的所述第二介电层；以及在所述开口中形成焊盘。
按照本公开的又一方面，提供了一种半导体器件，该半导体器件包括：层叠结构；沟道层，该沟道层穿透所述层叠结构；第一介电层，该第一介电层形成在所述沟道层中；第二介电层，该第二介电层形成在所述第一介电层中；以及第三介电层，该第三介电层插置在所述第一介电层和所述第二介电层之间，所述第三介电层包含蚀刻选择性比所述第一介电层和所述第二介电层高的材料。
按照本公开的再一方面，提供了一种半导体器件，该半导体器件包括：层叠结构；沟道层，该沟道层穿透所述层叠结构；第一介电层，该第一介电层形成在所述沟道层中；第二介电层，该第二介电层形成在所述第一介电层中；以及突出部分，该突出部分位于所述第一介电层和所述第二介电层的顶部上，所述突出部分伸入到所述第二介电层中。对于本发明所属领域的普通技术人员，根据下面结合附图进行的描述，本发明的这些和其它特征和优点将变得清楚。
附图说明
现在，下文中将参照附图更充分地描述示例实施方式；然而，这些实施方式可按不同形式实施，不应该被理解为限于本文中阐述的实施方式。相反，提供这些实施方式，使得本公开将是彻底和完全的，并且将把示例实施方式的范围充分传达给本领域的技术人员。
在附图中，为了图示清晰起见，可夸大尺寸。应该理解，当元件被称为“在”两个元件“之间”时，它可以是这两个元件之间的唯一元件，或者还可以存在一个或更多个居间元件。相似的参考标号始终是指相似的元件。
图1A、图1B、图1C和图1D是例示根据本公开的实施方式的半导体器件的结构的截面图。
图2A、图2B、图2C、图2D、图2E和图2F是例示根据本公开的实施方式的半导体器件的制造方法的截面图。
图3A、图3B、图3C和图3D是例示根据本公开的实施方式的半导体器件的制造方法的截面图。
图4A、图4B、图4C、图4D、图4E和图4F是例示根据本公开的实施方式的半导体器件的制造方法的截面图。
图5A、图5B、图5C和图5D是例示根据本公开的实施方式的半导体器件的制造方法的截面图。
图6和图7是例示根据本公开的实施方式的存储器系统的配置的框图。
图8和图9是例示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
将参照附图来描述本公开的示例实施方式。然而，本公开的示例实施方式可以按照许多不同的形式来实施并且不应该被理解为限于本文中阐述的示例实施方式。相反，提供示例实施方式，使得本公开的公开内容将是彻底和完全的，并且将把本公开的范围充分传达给本领域的技术人员。在不脱离本公开的范围的情况下，本公开的示例实施方式的特征可以用于各种实施方式和多个实施方式中。在附图中，为了清晰起见，可以夸大层和区域的大小和相对大小。附图不一定成比例。相似的参考标号始终是指相似的元件。
在整个说明书中，当元件被称为“连接”或“联接”到另一个元件时，它可以直接连接或联接于另一个元件或者间接连接或联接于另一个元件使得一个或更多个居中元件插置在其间。另外，当元件被称为“包括”组件时，这指示该元件还可以包括另一个组件，而没有排除另一个组件，除非另外清楚阐述。
图1A、图1B、图1C和图1D是例示根据本公开的实施方式的半导体器件的结构的截面图。
参照图1A至图1D，根据本公开的实施方式的半导体存储器装置中的每个可以包括层叠结构ST、沟道层14、间隙填充层GF、焊盘18和存储层13。虽然未在图中示出，但是半导体器件还可以包括位于层叠结构ST下方的下部结构。下部结构可以包括线结构和外围电路。
层叠结构ST可以包括导电层11和绝缘层12。导电层11和绝缘层12可以交替层叠。导电层11可以是栅电极。例如，导电层11可以是存储器单元、选择晶体管等的栅电极。导电层11可以由诸如钨这样的金属制成或者包含诸如钨这样的金属，或者包括多晶硅层、硅化物层等。绝缘层12用于使层叠的导电层11彼此绝缘，并且可以由诸如氧化物这样的任何合适绝缘材料制成或者包含诸如氧化物这样的任何合适绝缘材料。氧化物可以例如是二氧化硅。
举例来说，至少一个最上导电层11可以是上选择线，至少一个最下导电层11可以是下选择线，而其它导电层11可以是字线。至少一个下选择晶体管、多个存储器单元和至少一个上选择晶体管串联连接，以构成垂直存储器串。上选择晶体管可以是漏选择晶体管，下选择晶体管可以是源选择晶体管。
又如，至少一个最上导电层11可以是选择线，至少一个最下导电层11可以是管道栅，而其它导电层11可以是字线。至少一个第一选择晶体管、多个存储器单元和至少一个管道晶体管、多个存储器单元和至少一个第二选择晶体管串联连接，以构成U形存储器串。第一选择晶体管可以是漏选择晶体管，第二选择晶体管可以是源选择晶体管。
沟道层14穿透层叠结构ST。虽然在附图中例示了一个沟道层14，但是半导体器件可以包括多个沟道层14。多个沟道层14可以彼此以规则间隔分隔开。沟道层14用于提供选择晶体管、存储器单元等的电流路径，并且可以由诸如硅(Si)或锗(Ge)这样的半导体材料制成或者包含诸如硅(Si)或锗(Ge)这样的半导体材料。沟道层14的中心区域可以具有开口结构，并且间隙填充层GF可以填充在沟道层14中。
存储层13插置在沟道层14和导电层11之间。沟道层14可以包括隧道绝缘层、数据存储层和电荷阻挡层中的至少一个。数据存储层可以包括浮置栅极、电荷捕获材料、多晶硅、氮化物、纳米点、相变材料、可变电阻材料、相变材料等。尽管在附图中例示了其中存储层13形成在穿透层叠结构ST的开口中并且包围沟道层14的侧壁的结构，但是本公开不限于此。例如，存储层13可以只插置在沟道层14和导电层11之间。例如，在另一个示例中，存储层13也可以插置在绝缘层和导电层11之间。
间隙填充层GF可以具有包括多个介电层15、16和17的多层结构。多个介电层15、16和17可以分别包括蚀刻速率不同的材料。另外，间隙填充层GF可以完全填充在沟道层14中，或者部分填充在沟道层14中。例如，间隙填充层GF可以在其中包括空隙V，或者在其最上表面处包括凹陷R。
间隙填充层GF的上表面可以位于比沟道层14的上表面低的高度，或者位于与沟道层14的上表面基本上相同的高度。包括在间隙填充层GF中的多个介电层15、16和17的上表面可以位于基本上相同的高度或不同的高度。另外，包括在间隙填充层GF中的多个介电层15至17可以具有基本上相同的厚度，或者具有不同的厚度。
焊盘18设置在间隙填充层GF的顶部上，并且连接于沟道层14。焊盘18将沟道层14电连接于诸如位线这样的线，并且可以包括选择晶体管的结。例如，焊盘18可以由诸如多晶硅或金属这样的导电材料制成或者包含诸如多晶硅或金属这样的导电材料。另外，焊盘18可以是以高浓度掺杂有N型杂质的多晶硅层，并且与选择晶体管的栅极交叠的区域可以用作选择晶体管的结。
另外，焊盘18可以包括伸入间隙填充层GF中的突出部分P。例如，突出部分P可以伸入包括在间隙填充层GF中的空隙V中，或者填充在位于间隙填充层GF的上表面处的凹陷R中。
虽然在附图中例示了间隙填充层GF的上表面位于相比于沟道层14的上表面而言低的高度并且焊盘18与沟道层14的内壁接触地形成在沟道层14中的情况，但是本公开不限于此。间隙填充层GF的上表面可以位于与沟道层14的上表面基本上相同的高度处，并且焊盘18可以形成在沟道层14的顶部上并且可以与沟道层14的上表面接触。
图1A至图1D例示了间隙填充层GF的结构和材料组分的各种实施方式。可以组合这些实施方式，或者可以在本公开的范围内修改每个实施方式。
参照图1A，间隙填充层GF可以包括多个介电层15、16和17。例如，间隙填充层GF可以包括形成在沟道层14中的第一介电层15、形成在第一介电层15中的第三介电层17以及插置在第一介电层15和第三介电层17之间的第二介电层16。第一介电层15可以沿着沟道层14的内侧壁表面共形地形成，第二介电层16可以沿着第一介电层15的内侧壁表面共形地形成。
第二介电层16可以由蚀刻选择性比第一介电层15和第三介电层17高的材料制成，或者包含该材料。例如，第二介电层16可以由氮化物层制成或者包括氮化物层，并且第一介电层15和第三介电层17可以由氧化物层制成或者包括氧化物层。
第三介电层17可以在其最上表面处包括凹陷R。凹陷R可以具有其宽度朝向其下部变窄的形状。例如，凹陷R可以具有V形横截面。凹陷R可以具有带尖锐顶端的下表面，或者另选地，可以具有楔形截面。凹陷R可以由焊盘18部分填充，或者另选地，可以由焊盘18完全填充。
参照图1B，间隙填充层GF可以包括多个介电层15、16和17以及空隙V。例如，间隙填充层GF可以包括第一介电层15、第三介电层17、第二介电层16和空隙V，第一介电层15沿着沟道层14的内侧壁表面共形地形成，第三介电层17沿着第一介电层15的内侧壁表面共形地形成，第二介电层16插置在第一介电层15和第三介电层17之间，空隙V形成在第三介电层17内。空隙V可以穿透第三介电层17的中心。第二介电层16可以由蚀刻选择性比第一介电层15和第三介电层17高的材料制成，或者包含该材料。例如，第二介电层16可以由氮化物层制成或者包括氮化物层，并且第一介电层15和第三介电层17可以由氧化物层制成或者包括氧化物层。
空隙V的上表面可以由焊盘18限定，并且焊盘18的突出部分P可以伸入到空隙V中。虽然在附图中例示了其中空隙V完全形成在沟道层14中的结构，但是空隙V可以仅形成在部分高度处。
参照图1C，间隙填充层GF可以包括多个介电层15和16。例如，间隙填充层GF可以包括沿着沟道层14的内侧壁表面共形地形成的第一介电层15和沿着第一介电层15的内侧壁表面共形地形成的第二介电层16。
第二介电层16可以由与第一介电层15相同的材料制成或者包含与第一介电层15相同的材料，或者可以由与第一介电层15的材料不同的材料制成或者包含与第一介电层15的材料不同的材料。例如，第一介电层15和第二介电层16中的每个可以由氧化物层制成或者包括氧化物层。在第一介电层15和第二介电层16之间可以存在界面。另外，第二介电层16填充在第一介电层15的开口中心区域中，并且可以在其最上表面处包括凹陷R。
参照图1D，间隙填充层GF可以包括多个介电层15和16以及穿透第二介电层16的空隙V。例如，间隙填充层GF可以包括沿着沟道层14的内侧壁表面共形地形成的第一介电层15、沿着第一介电层15的内侧壁表面共形地形成的第二介电层16和形成在第二介电层16中的空隙V。
第二介电层16可以由蚀刻选择性比第一介电层15高的材料制成，或者包含该材料。例如，第一介电层15可以由氮化物层制成或者包括氮化物层，并且第二介电层16可以由氧化物层制成或者包括氧化物层。另选地，第一介电层15可以由氧化物层制成或者包括氧化物层，并且第二介电层16可以由氮化物层制成或者包括氮化物层。另外，第二介电层16可以包括空隙V。
根据上述结构，由于间隙填充层GF具有多层结构，因此能更容易且更精确地控制间隙填充层GF的高度，因此焊盘18可以具有均匀的厚度T。因此，可均匀地控制晶体管(例如，选择晶体管)和焊盘18彼此交叠的程度。因此，可以控制选择晶体管和结彼此交叠的宽度，使其是均匀的。因此，能改善选择晶体管的阈值电压分布。
图2A、图2B、图2C、图2D、图2E和图2F是例示根据本公开的实施方式的半导体器件的制造方法的截面图。下文中，将省略与上述内容重叠的内容。
参照图2A，形成包括交替层叠的第一材料层21和第二材料层22的层叠结构ST。第一材料层21可以用于形成存储器单元、选择晶体管等的栅电极，第二材料层22可以用于使层叠的栅电极彼此绝缘。
第一材料层21由蚀刻选择性比第二材料层22高的材料形成。例如，第一材料层21可以是包含氮化物等的牺牲层，并且第二材料层22可以是包含氧化物等的绝缘层。又如，第一材料层21可以是包含多晶硅、钨、金属等的导电层，并且第二材料层22可以是包含氧化物等的绝缘层。再如，第一材料层21可以是包含掺杂的多晶硅等的导电层，并且第二材料层22可以是包含未掺杂的多晶硅等的牺牲层。
虽然未在图中示出，但是下部结构也可以形成在层叠结构ST的下方。在实施方式中，可以在形成层叠结构ST之前，形成下部结构。例如，下部结构可以是外围电路、线结构等。
随后，形成穿透层叠结构ST的第一开口OP1。第一开口OP1可以在第一材料层21和第二材料层22的层叠方向上穿透层叠结构ST。第一开口OP1可以具有形成为圆形形状、椭圆形形状、四边形形状、多边形形状等的横截面。虽然在图中例示了一个第一开口OP1，但是可以形成多个第一开口OP1。多个第一开口OP1可以以规则间隔彼此分隔开。
随后，在第一开口OP1中形成存储层23。存储层23可以沿着第一开口OP1的内侧壁表面共形地形成，并且还可以形成在层叠结构ST的最上表面上。存储层23可以包括隧道绝缘层23C、数据存储层23B和电荷阻挡层23A中的至少一个。另外，可以在形成存储层23之前形成牺牲层。牺牲层可以由氧化物层制成或者包括氧化物层。牺牲层可以用于防止当在后续工艺中用第三材料层替换第一材料层21或第二材料层22时存储层23受损。
随后，在第一开口OP1中形成沟道层24。沟道层24沿着第一开口OP1的内侧壁表面共形地形成，并且还可以形成在层叠结构ST的最上表面上。
随后，在沟道层24中形成包括蚀刻速率不同的多个介电层25至27的间隙填充层。例如，在沟道层24中形成第一介电层25，然后在沟道层25中形成第二介电层26。第一介电层25可以沿着沟道层24的内侧壁表面共形地形成，第二介电层26可以沿着第一介电层25的内侧壁表面共形地形成。第二介电层26可以由蚀刻选择性比第一介电层25高的材料制成，或者包含该材料。例如，第二介电层26可以由氮化物层制成或者包括氮化物层，并且第一介电层25可以由氧化物层制成或者包括氧化物层。另外，第一介电层25和第二介电层26可以以不完全填充第一开口OP1的厚度形成。第一介电层25和第二介电层26也可以形成在层叠结构ST的最上表面上。
随后，在第二介电层26中形成第三介电层27。第三介电层27可以由蚀刻选择性比第二介电层26高的材料制成，或者包含该材料。例如，第二介电层26可以由氮化物层制成或者包括氮化物层，并且第三介电层27可以由氧化物层制成或者包括氧化物层。
第三介电层27可以完全填充第一开口OP1，或者另选地，可以被形成为具有只部分地填充第一开口OP1的厚度。第三介电层27也可以形成在层叠结构ST的最上表面上。第三介电层27可以包括穿透层叠结构ST的第一区域27A和形成在层叠结构ST的顶部上的第二区域27B。当第三介电层27完全填充第一开口OP1时，第三介电层27不包括空隙V。当第三介电层27部分填充第一开口OP1时，在第一区域中27A中会形成空隙V。下文中，将描述第三介电层27包括空隙V的情况。
参照图2B，部分去除第三介电层27，使得第二介电层26被暴露。例如，使用干式清洁工艺蚀刻第三介电层27的第二区域27B。当第三介电层27包括空隙V时，可以控制第三介电层27的蚀刻量，使得第三介电层27中的空隙V不被暴露。
参照图2C，通过选择性蚀刻第二介电层26来形成第二开口OP2。例如，在第二介电层26的蚀刻选择性比第一介电层25和第三介电层27高的状况下，或者在第二介电层26的蚀刻速率相比于第一介电层25和第三介电层27更高的状况下，选择性蚀刻第二介电层26。因此，第三介电层27可以从第二介电层26的最上表面伸出。
第二开口OP2用于确保在后续工艺中将在其中形成焊盘的区域。因此，第二开口OP2的底表面即第二介电层26的上表面可以位于第一高度L1。第一高度L1可以位于比最靠上的第一材料层21的最上表面低的位置(L1<L2)。第一高度L1可以位于比最靠上的第一材料层21的下表面高的位置(L1>L3)。
参照图2D，蚀刻在第二开口OP2中暴露的第三介电层27。在第三介电层27的蚀刻选择性比第二介电层26高的状况下，或者在第三介电层27的蚀刻速率相比于第二介电层26更高的状况下，选择性蚀刻第三介电层27。例如，可以使用湿蚀刻工艺选择性蚀刻第三介电层27。当第三介电层27包括空隙V时，在第三介电层27被蚀刻时，会暴露第三介电层27中的空隙V。当空隙V被暴露时，将蚀刻剂引入空隙V中，使得可以完全去除第三介电层27。
另外，当第三介电层27被蚀刻时，第二开口OP2中暴露的第一介电层25可以连同第三介电层27一起被蚀刻。例如，当第一介电层25和第三介电层27包括氧化物层并且第二介电层26包括氮化物层时，可以选择性蚀刻第一介电层25和第三介电层27。当第三介电层27中的空隙V被暴露时，可以以相比于第一介电层25更高的速度蚀刻第三介电层27。因此，虽然只在第二开口OP2中的被暴露区域中蚀刻第一电介质25，但是可以不仅在第二开口OP2中的被暴露区域中而且在第二介电层26中形成的区域中蚀刻第三介电层27。第一介电层25的上表面可以位于与第二介电层26的上表面基本上相同的高度L1。另外，可以去除第三介电层27，并且第二开口OP2可以延伸到第二介电层26中。
参照图2E，形成第四介电层29。第四介电层29可以形成在第二介电层26中。第四介电层29可以被形成为具有足以填充第二介电层26的开口中心区域的厚度。可以去除第一介电层25，使得第四介电层29也形成在被暴露的沟道层24上。
第四介电层29可以由蚀刻选择性比第二介电层26高的材料制成或者包含该材料，或者可以由蚀刻选择性比沟道层24高的材料制成或者包含该材料。例如，第四介电层29可以由与第一介电层25或第三介电层27相同的材料制成或者包含该材料。第四介电层29可以由氧化物层制成或者包括氧化物层。
参照图2F，通过蚀刻，去除第四介电层29中的伸到第二介电层26的上表面上方的区域。例如，使用干式清洁工艺蚀刻第四介电层29。因此，第一介电层25、第二介电层26和第四介电层29的上表面位于基本上相同的高度L1，并且形成具有一致高度的间隙填充层GF。另外，间隙填充层GF可以包括形成在其最上表面处的凹陷R。例如，当沉积第四介电层29时，可以形成凹陷R。即使在第四介电层29被蚀刻之后，也会留下凹陷R。
随后，在间隙填充层GF上形成焊盘28。例如，形成用于填充第二开口OP2的导电层，并且执行化学机械工艺(CMP)，直到暴露层叠结构ST的上表面。因此，去除形成在层叠结构ST的最上表面上的导电层、第四介电层29、沟道层24和存储层23。
焊盘28可以由多晶硅、金属等形成或者包含多晶硅、金属等。另外，当凹陷R存在于间隙填充层GF的上表面处时，焊盘28可以包括通过填充凹陷R而形成的突出部分P。例如，焊盘28可以由掺杂有N型杂质的多晶硅层形成。焊盘28可以包括选择晶体管的结。
随后，虽然在附图中未示出，但是可以执行用第三材料层替换第一材料层21和第二材料层22的处理。举例来说，当第一材料层21是牺牲层并且第二材料层22是绝缘层时，可以用导电层替换第一材料层21。可以在其中去除了第一材料层21的区域中形成存储层之后形成导电层。又如，当第一材料层21是导电层并且第二材料层22是绝缘层时，可以硅化第一材料层21。再如，当第一材料层21是导电层并且第二材料层22是牺牲层时，可以用绝缘层替换第二材料层22。
根据上述制造方法，在选择性蚀刻第二介电层26之后，选择性蚀刻第三介电层27。第三介电层27用作牺牲层，第四介电层29形成在其中去除了第三介电层27的区域中。因此，可以将间隙填充层GF蚀刻至均匀的深度，并且可以在其中间隙填充层GF被蚀刻的区域中形成具有均匀厚度的焊盘28。
图3A、图3B、图3C和图3D是例示根据本公开的实施方式的半导体器件的制造方法的截面图。下文中，将省略与上述内容重叠的内容。
参照图3A，形成包括交替层叠的第一材料层31和第二材料层32的层叠结构ST。然后，形成穿透层叠结构ST的第一开口OP1。随后，在第一开口OP1中形成存储层33。存储层33可以覆盖第一开口OP1的侧壁的内表面并且形成在最靠上的第二材料层32上方。存储层33可以包括隧道绝缘层33C、数据存储层33B和电荷阻挡层33A中的至少一个。随后，在第一开口OP1中形成沟道层34。沟道层34可以共形地形成在存储层33的隧道绝缘层33C上。
随后，在沟道层34中形成包括蚀刻速率不同的多个介电层35至37的间隙填充层。多个介电层35至37可以沿着沟道层34的内侧壁表面共形地形成。例如，在沟道层34中顺序地形成第一介电层35、第二介电层36和第三介电层37。第三介电层37可以完全填充第一开口OP1，或者另选地，可以具有这样的厚度：它以该厚度来部分地填充第一开口OP1。当第三介电层27仅部分地填充第一开口OP1时，在第三介电层27内会形成空隙V。
参照图3B，在通过蚀刻第三介电层37暴露第二介电层36之后，通过选择性蚀刻第二介电层36来形成第二开口OP2。因此，可以通过第二开口OP2暴露第一介电层35的上部部分区域和第三介电层37的上部部分区域。
参照图3C，蚀刻在第二开口OP2中暴露的第三介电层37。在第三介电层37的蚀刻选择性比第二介电层36高的状况下，或者在第三介电层37的蚀刻速率相比于第二介电层36更高的状况下，选择性蚀刻第三介电层37。另外，当第三介电层37被蚀刻时，第二开口OP2中暴露的第一介电层35可以连同第三介电层37一起被蚀刻。例如，当第一介电层35和第三介电层37包括氧化物层并且第二介电层36包括氮化物层时，可以选择性蚀刻第一介电层35和第三介电层37。
当第一介电层35和第三介电层37被选择性蚀刻时，可以使用干蚀刻工艺。虽然空隙V在第三介电层37中被暴露，但是可以以均匀的速度蚀刻第一介电层35和第三介电层37。因此，第一介电层35和第三介电层37的伸到比第二介电层36的上表面高的高度的上部区域被蚀刻，并且第一介电层35至第三介电层37的最上表面位于基本上相同的高度L1。
参照图3D，在第一介电层35至第三介电层37上形成焊盘38。焊盘38可以包括伸到空隙V中的突出部分P。例如，形成用于填充第二开口OP2的导电层，然后执行化学机械工艺(CMP)，直到暴露层叠结构ST的最上表面。因此，去除形成在层叠结构ST的最上表面上的导电层、沟道层34和存储层33。
根据上述制造方法，在选择性蚀刻第二介电层35之后，选择性蚀刻第一介电层35和第三介电层37。由于使用干蚀刻工艺蚀刻第一介电层35和第三介电层37，因此可以更容易地控制第一介电层35和第三介电层37被蚀刻的深度。因此，焊盘28可以形成为具有均匀的深度。
图4A、图4B、图4C、图4D、图4E和图4F是例示根据本公开的实施方式的半导体器件的制造方法的截面图。下文中，将省略与上述内容重叠的内容。
参照图4A，形成包括交替层叠的第一材料层41和第二材料层42的层叠结构ST。随后，形成穿透层叠结构ST的第一开口OP1。在第一开口OP1中形成存储层43和沟道层44。存储层43可以沿着第一开口OP1的内侧壁表面共形地形成。然后，沟道层44可以沿着存储层43的内侧壁表面共形地形成。存储层43可以包括隧道绝缘层43C、数据存储层43B和电荷阻挡层43A中的至少一个。
随后，在沟道层44中形成包括蚀刻速率不同的多个介电层45和46的间隙填充层。介电层45和46可以沿着沟道层44的内侧壁表面共形地形成。例如，第一介电层45沿着沟道层44的内侧壁表面共形地形成，第二介电层46然后沿着第一介电层45的内侧壁表面共形地形成。第二介电层46可以由蚀刻选择性比第一介电层45高的材料制成，或者包含该材料。另外，第二介电层46可以是牺牲层。举例来说，第一介电层45可以由氧化物层制成或者包括氧化物层，并且第二介电层46可以由氮化物层制成或者包括氮化物层。又如，第一介电层45可以由氧化物层制成或者包括氧化物层，并且第二介电层46可以由金属制成或者包括金属。在实施方式中，第二介电层46可以是氮化钛层。
第二介电层46可以完全填充第一开口OP1，或者可以被形成为具有这样的厚度：它以该厚度部分地填充第一开口OP1。第二介电层46可以包括穿透层叠结构的第一区域46A和形成在层叠结构ST的顶部上的第二区域46B。另外，可以在第一区域46A中形成空隙V。
参照图4B，部分地去除第二介电层46，以使第一介电层45暴露。例如，使用干式清洁工艺蚀刻第二介电层46的第二区域46B。可以控制第二介电层46的蚀刻量，使得第二介电层46中的空隙V不被暴露。
参照图4C，通过选择性蚀刻第一介电层45来形成第二开口OP2。例如，在第一介电层45的蚀刻选择性比第二介电层46高的状况下，或者在第一介电层45的蚀刻速率相比于第二介电层46更高的状况下，选择性蚀刻第一介电层45。可以使用湿蚀刻工艺选择性蚀刻第一介电层45。因此，第二介电层46在第二开口OP2中被暴露，并且从第一介电层45的最上表面伸出。
参照图4D，蚀刻在第二开口OP2中暴露的第二介电层46。在第二介电层46的蚀刻选择性比第一介电层45高的状况下，或者在第二介电层46的蚀刻速率相比于第一介电层45更高的状况下，选择性蚀刻第二介电层46。例如，可以使用湿蚀刻工艺选择性蚀刻第二介电层46。当第二介电层46包括空隙V时，在第二介电层46被蚀刻时，会暴露第二介电层46中的空隙V。如果空隙V被暴露，则将蚀刻剂引入到空隙V中，使得可以完全去除第二介电层46。
参照图4E，形成第四介电层49。第四介电层49可以形成在第二介电层46中。因此，第一介电层45的中心区域被开口。第四介电层49可以被形成为具有足以填充第一介电层45的开口中心区域的厚度。第四介电层49可以由蚀刻选择性比第一介电层45高的材料制成或者包含该材料，或者包含蚀刻选择性比沟道层44高的材料。例如，第四介电层49可以由与第一介电层45相同的材料制成或者包含该材料。第四介电层49可以由氧化物层制成或者包括氧化物层。
参照图4F，蚀刻第四介电层49的伸到比第一介电层45的最上表面高的高度的区域。例如，使用干式清洁工艺蚀刻第四介电层49。因此，第一介电层45和第四介电层49位于基本上相同的高度L1，并且形成具有均匀高度的间隙填充层GF。另外，间隙填充层GF可以包括在其最上表面处的凹陷R。
随后，在第一介电层45和第四介电层49上形成焊盘48。例如，形成用于填充第二开口OP2的导电层，然后执行化学机械工艺(CMP)，直到暴露层叠结构ST的最上表面。因此，去除形成在层叠结构ST的最上表面上的导电层、沟道层44和存储层43。
焊盘48可以包括从其底表面伸出的突出部分P，并且突出部分P可以填充在位于间隙填充层GF的上表面处的凹陷R中。
按照上述制造方法，在选择性蚀刻第一介电层45之后，选择性蚀刻第二介电层45。第二介电层46用作牺牲层，并且第四介电层49形成在其中去除了第二介电层46的区域中。因此，可以将间隙填充层GF蚀刻至均匀的深度，并且可以在其中间隙填充层GF被蚀刻的区域中形成具有均匀厚度的焊盘48。
图5A、图5B、图5C和图5D是例示根据本公开的实施方式的半导体器件的制造方法的截面图。下文中，将省略与上述内容重叠的内容。
参照图5A，形成包括交替层叠的第一材料层51和第二材料层52的层叠结构ST。随后，形成穿透层叠结构ST的第一开口OP1，然后，在第一开口OP1中形成存储层53和沟道层54。存储层53可以包括隧道绝缘层53C、数据存储层53B和电荷阻挡层53A中的至少一个。
随后，在沟道层54中形成包括蚀刻速率不同的多个介电层55和56的间隙填充层。介电层55和56可以沿着沟道层54的内侧壁表面共形地形成。例如，第一介电层55沿着沟道层54的内侧壁表面共形地形成，第二介电层56然后沿着第一介电层55的内侧壁表面共形地形成。第二介电层56可以由蚀刻选择性比第一介电层55高的材料制成，或者包含该材料。举例来说，第一介电层55可以由氧化物层制成或者包括氧化物层，并且第二介电层56可以由氮化物层制成或者包括氮化物层。又如，第一介电层55可以由氮化物层制成或者包括氮化物层，并且第二介电层56可以由氧化物层制成或者包括氧化物层。
参照图5B，通过选择性蚀刻第二介电层56暴露第一介电层55，然后通过选择性蚀刻第一介电层55来形成第二开口OP2。例如，在第一介电层55的蚀刻选择性比第二介电层56高的状况下，或者在第一介电层55的蚀刻速率相比于第二介电层56更高的状况下，选择性蚀刻第一介电层55。可以使用湿蚀刻工艺选择性蚀刻第一介电层55。
参照图5C，蚀刻在第二开口OP2中暴露的第二介电层56。当第二介电层56包括空隙V时，在第二介电层56被蚀刻时，会暴露第二介电层56中的空隙V。可以使用干蚀刻工艺选择性蚀刻第二介电层56。通过使用干蚀刻工艺，虽然第二介电层56中的空隙V被暴露，但是可以防止第二介电层56的蚀刻速度迅速增加，或者甚至可以防止第二介电层56的形成在第一介电层55中的区域被完全蚀刻。因此，第二介电层56的比第一介电层55的最上表面伸出更多的区域被蚀刻，并且第一介电层55和第二介电层56的最上表面位于基本上相同的高度L1。
参照图5D，在第一介电层55和第二介电层56上形成焊盘58。焊盘58可以包括伸到空隙V中的突出部分P。例如，形成用于填充第二开口OP2的导电层，然后执行化学机械工艺(CMP)，直到暴露层叠结构ST的最上表面。因此，去除形成在层叠结构ST的最上表面上的导电层、沟道层54和存储层53。
根据上述制造方法，在选择性蚀刻第一介电层55之后，选择性蚀刻第二介电层56。由于使用干蚀刻工艺蚀刻第二介电层56，因此可以更容易地控制第二介电层56被蚀刻到的深度。因此，焊盘58可以形成为具有均匀的深度。
图6是例示根据本公开的实施方式的存储器系统的配置的框图。
参照图6，根据本公开的实施方式的存储器系统1000包括存储装置1200和控制器1100。
存储装置1200用于存储具有诸如文本、图形和软件代码这样的各种数据格式的数据信息。存储装置1200可以是非易失性存储器。另外，存储装置1200可以具有参照图1A至图5D描述的结构，并且可以是按照参照图1A至图5D描述的制造方法来制造的。在实施方式中，存储装置1200可以包括：层叠结构；沟道层，该沟道层穿透层叠结构；第一介电层，该第一介电层形成在所述沟道层中；第二介电层，该第二介电层形成在所述第一介电层中；以及第三介电层，该第三介电层插置在第一介电层和第二介电层之间，第三介电层包含蚀刻选择性高于第一介电层和第二介电层的材料。存储装置1200的结构和制造方法与上述的相同，因此，将省略对它们的详细描述。
控制器1100连接于主机和存储装置1200，并且被配置为响应于来自主机的请求而访问存储装置1200。例如，控制器1100被配置为控制存储装置1200的读、写、擦除和后台操作。
控制器1100包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、纠错码(ECC)电路1140、存储器接口1150等。
这里，RAM 1110可以用作CPU 1120的操作存储器、存储装置1200和主机之间的高速缓存存储器和存储装置1200和主机之间的缓冲存储器。作为参考，可以用静态随机存取存储器(SRAM)、只读存储器(ROM)等来替换RAM 1110。
CPU 1120被配置为控制控制器1100的整体操作。例如，CPU 1120被配置为操作诸如存储在RAM 1110中的闪存转换层(FTL)这样的固件。
主机接口1130被配置为与主机通过接口连接。例如，控制器1100使用诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-高速(PCI-E)协议、高级技术附接(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小磁盘接口(ESDI)协议、集成驱动电子(IDE)协议和专用协议这样的各种接口协议中的至少一种来与主机通信。
ECC电路1140被配置为使用纠错码(ECC)检测并纠正从存储装置1200读取的数据中包括的错误。
存储器接口1150可以被配置为与存储装置1200通过接口连接。例如，存储器接口1150包括NAND接口或NOR接口。
作为参考，控制器1100还可以包括用于临时存储数据的缓冲存储器(未示出)。这里，缓冲存储器可以用于临时存储要通过主机接口1130传递到外部的数据或通过存储器接口1150从存储装置1200传递的数据。控制器1100还可以包括存储用于与主机通过接口连接的代码数据的ROM。
如上所述，根据本公开的实施方式的存储器系统1000包括存储装置1200，存储装置1200具有改进的集成度和改进的特性，因此，能改进存储器系统1000的集成度和特性。
图7是例示根据本公开的实施方式的存储器系统的配置的框图。下文中，将省略对与上述内容重叠的内容的描述。
参照图7，根据本公开的实施方式的存储器系统1000’包括存储装置1200’和控制器1100。控制器1100包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140、存储器接口1150等。
存储装置1200’可以是非易失性存储器。另外，存储装置1200’可以具有参照图1A至图5D描述的结构，并且是按照参照图1A至图5D描述的制造方法来制造的。在实施方式中，存储装置1200’可以包括：层叠结构；沟道层，该沟道层穿透层叠结构；第一介电层，该第一介电层形成在所述沟道层中；第二介电层，该第二介电层形成在所述第一介电层中；以及第三介电层，该第三介电层插置在第一介电层和第二介电层之间，第三介电层包含蚀刻选择性高于第一介电层和第二介电层的材料。存储装置1200’的结构和制造方法与上述的相同，因此，将省略对它们的详细描述。
存储装置1200’可以是包括多个存储器芯片的多芯片封装。多个存储器芯片被划分为多个组，这多个组被配置为通过第一通道至第k通道(CH1至CHk)与控制器1100通信。另外，包括在一个组中的存储器芯片可以被配置为通过公共通道与控制器1100通信。作为参考，可以修改存储器系统1000'，使得一个存储器芯片连接于一个通道。
如上所述，根据本公开的实施方式的存储器系统1000’包括存储装置1200’，存储装置1200’具有改进的集成度和改进的特性，因此，能改进存储器系统1000’的集成度和特性。具体地，存储装置1200'被配置为多芯片封装，使得能增加存储器系统1000'的数据存储容量，并且能提高存储器系统1000'的操作速度。
图8是例示根据本公开的实施方式的计算系统的配置的框图。下文中，将省略对与上述内容重叠的内容的描述。
参照图8，根据本公开的实施方式的计算系统2000包括存储装置2100、CPU2200、RAM 2300、用户接口2400、电源2500、系统总线2600等。
存储装置2100存储通过用户接口2400提供的数据、由CPU 2200处理的数据等。另外，存储装置2100通过系统总线2600与CPU 2200、RAM 2300、用户接口2400、电源2500等电联接。例如，存储装置2100可以通过控制器(未示出)与系统总线2600连接，或者与系统总线2600直接连接。当存储装置2100与系统总线2600直接连接时，控制器的功能可以由CPU2200、RAM 2300等执行。
这里，存储装置2100可以是非易失性存储器。另外，存储装置2100可以具有参照图1A至图5D描述的结构，并且可以是按照参照图1A至图5D描述的制造方法来制造的。在实施方式中，存储装置2100可以包括：层叠结构；沟道层，该沟道层穿透层叠结构；第一介电层，该第一介电层形成在所述沟道层中；第二介电层，该第二介电层形成在所述第一介电层中；以及第三介电层，该第三介电层插置在第一介电层和第二介电层之间，第三介电层包含蚀刻选择性高于第一介电层和第二介电层的材料。存储装置2100的结构和制造方法与上述的相同，因此，将省略对它们的详细描述。
存储装置2100可以是包括参照图7描述的多个存储器芯片的多芯片封装。
如上所述配置的计算系统2000可以是计算机、超移动PC(UMPC)、工作站、网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏控制台、导航装置、黑匣子、数字相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、用于在无线环境中传送信息的装置、构成家庭网络的各种电子装置中的一种、构成计算机网络的各种电子装置中的一种、构成远程信息处理网络的各种电子装置中的一种、RFID装置等。
如上所述，根据本公开的实施方式的计算系统2000包括存储装置2100，存储装置1200具有改进的集成度和改进的特性，因此，能改进计算系统2000的集成度和特性。
图9是例示根据本公开的实施方式的计算系统的框图。
参照图9，根据本公开的实施方式的计算系统3000包括含有操作系统3200、应用3100、文件系统3300、转换层3400等的软件层。另外，计算系统3000包括存储装置3500等硬件层。
操作系统3200可以管理计算系统3000的软件资源、硬件资源等，并且控制中央处理单元的程序执行。应用3100是在计算系统3000上运行的各种应用程序中的一种，并且可以是由操作系统3200执行的实用程序。
文件系统3300意指用于管理计算系统3000中的数据、文件等的逻辑结构，并且根据规则，组织存储在存储装置3500中的文件或数据。可以根据在计算系统3000中使用的操作系统3200来确定文件系统3300。例如，当操作系统3200是Microsoft的Windows操作系统中的一种时，文件系统3300可以是文件分配表(FAT)或NT文件系统(NTFS)。当操作系统3200是Unix/Linux操作系统中的一种时，文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)或日志文件系统(JFS)。
在该图中，操作系统3200、应用3100和文件系统3300被示为个体块。然而，应用3100和文件系统3300可以被包括在操作系统3200中。
响应于来自文件系统3300的请求，转换层3400将地址转换成适于存储装置3500的形式。例如，转换层3400将文件系统3300所产生的逻辑地址转换成存储装置3500的物理地址。这里，逻辑地址和物理地址之间的映射信息可以被作为地址转换表存储。例如，转换层3400可以是闪存转换层(FTL)、通用闪存存储链接层(ULL)等。
存储装置3500可以是非易失性存储器。另外，存储装置3500可以具有参照图1A至图5D描述的结构，并且可以是按照参照图1A至图5D描述的制造方法来制造的。在实施方式中，存储装置3500可以包括：层叠结构；沟道层，该沟道层穿透层叠结构；第一介电层，该第一介电层形成在所述沟道层中；第二介电层，该第二介电层形成在所述第一介电层中；以及第三介电层，该第三介电层插置在第一介电层和第二介电层之间，第三介电层包含蚀刻选择性高于第一介电层和第二介电层的材料。存储装置3500的结构和制造方法与上述的相同，因此，将省略对它们的详细描述。
如上所述配置的计算系统3000可以被划分为在上层区域中执行的操作系统层和在下层区域中执行的控制器层。这里，应用3100、操作系统3200和文件系统3300被包括在操作系统层中，并且可以由计算系统3000的操作存储器来驱动。另外，转换层3400可以被包括在操作系统层或控制器层中。
如上所述，根据本公开的实施方式的计算系统3000包括存储装置3500，存储装置3500具有改进的集成度和改进的特性，因此，能改进计算系统3000的集成度和特性。
根据本公开，可以提供具有稳定结构和改进的可靠性的半导体装置。另外，在制造半导体器件时，能降低工艺难度，能简化制造工序，并且能降低制造成本。
本文中已经公开了示例实施方式，并且虽然采用了具体术语，但是使用这些术语并且将只用一般描述性含义进行解释，而非出于限制目的。在一些情形下，在提交本申请时，对于本领域普通技术人员而言将清楚的是，结合特定实施方式描述的特征、特性和/或元件可以单独地使用或者与结合其它实施方式描述的特征、特性和/或元件组合地使用，除非另外具体指明。因此，本领域的技术人员应该理解，可在不脱离以下权利要求所阐述的本公开的精神和范围的情况下，进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求于2018年2月12日提交的韩国专利申请No.10-2018-0016941的优先权，该韩国专利申请的全部内容以引用方式并入本文中。

Claims (47)

1.一种制造半导体器件的方法，该方法包括以下步骤：
形成层叠结构；
形成穿透所述层叠结构的沟道层；
在所述沟道层中形成第一介电层；
在所述第一介电层中形成第二介电层；
通过选择性蚀刻所述第一介电层形成开口；
选择性蚀刻通过所述开口暴露的所述第二介电层；以及
在所述开口中形成焊盘。
2.根据权利要求1所述的方法，其中，所述第二介电层包括穿透所述层叠结构的第一区域和形成在所述层叠结构的顶部上的第二区域，并且在所述第一区域中形成空隙。
3.根据权利要求2所述的方法，该方法还包括以下步骤：在形成所述第二介电层之后，蚀刻所述第二介电层的所述第二区域，使得所述第一介电层被暴露。
4.根据权利要求1所述的方法，其中，使用湿蚀刻工艺对所述第二介电层执行选择性蚀刻。
5.根据权利要求4所述的方法，该方法还包括以下步骤：在形成所述焊盘之前，在所述第一介电层中形成第三介电层。
6.根据权利要求1所述的方法，其中，使用干蚀刻工艺对所述第二介电层执行选择性蚀刻。
7.根据权利要求1所述的方法，该方法还包括以下步骤：在形成所述第一介电层之前，在所述沟道层中形成第三介电层，
其中，所述第一介电层的蚀刻选择性高于所述第二介电层和所述第三介电层。
8.根据权利要求7所述的方法，其中，使用湿蚀刻工艺对所述第二介电层执行选择性蚀刻，并且蚀刻通过所述开口暴露的所述第二介电层和所述第三介电层。
9.根据权利要求8所述的方法，该方法还包括以下步骤：在形成所述焊盘之前，在所述第一介电层中形成第四介电层。
10.根据权利要求7所述的方法，其中，使用干蚀刻工艺对所述第二介电层执行选择性蚀刻。
11.根据权利要求7所述的方法，其中，所述第一介电层包括氮化物层，并且所述第二介电层和所述第三介电层包括氧化物层。
12.根据权利要求1所述的方法，其中，所述第一介电层包括氮化物层，并且所述第二介电层包括氧化物层。
13.根据权利要求1所述的方法，其中，所述第一介电层包括氧化物层，并且所述第二介电层包括氮化物层。
14.根据权利要求1所述的方法，其中，所述第一介电层包括氧化物层，并且所述第二介电层包括金属。
15.根据权利要求1所述的方法，其中，所述第二介电层是牺牲层，并且
其中，在选择性蚀刻所述第二介电层时，使用湿蚀刻工艺去除所述第二介电层。
16.一种制造半导体器件的方法，该方法包括以下步骤：
形成层叠结构；
形成穿透所述层叠结构的沟道层；
在所述沟道层中形成间隙填充层，其中，所述间隙填充层包括蚀刻速率不同的第一介电层和第二介电层；
通过选择性蚀刻所述第一介电层形成开口；
选择性蚀刻通过所述开口暴露的所述第二介电层；以及
在所述开口中形成焊盘。
17.根据权利要求16所述的方法，其中，使用湿蚀刻工艺对所述第二介电层执行选择性蚀刻。
18.根据权利要求17所述的方法，该方法还包括以下步骤：在形成所述焊盘之前，在所述第一介电层中形成第三介电层。
19.根据权利要求16所述的方法，其中，使用干蚀刻工艺对所述第二介电层执行选择性蚀刻。
20.根据权利要求16所述的方法，其中，所述第二介电层是牺牲层，并且
其中，在选择性蚀刻所述第二介电层时，使用湿蚀刻工艺去除所述第二介电层。
21.一种半导体器件，该半导体器件包括：
层叠结构；
沟道层，该沟道层穿透所述层叠结构；
第一介电层，该第一介电层形成在所述沟道层中；
第二介电层，该第二介电层形成在所述第一介电层中；以及
第三介电层，该第三介电层插置在所述第一介电层和所述第二介电层之间，所述第三介电层包含蚀刻选择性比所述第一介电层和所述第二介电层高的材料。
22.根据权利要求21所述的半导体器件，该半导体器件还包括位于所述沟道层中的所述第一介电层、所述第二介电层和所述第三介电层的顶部上的焊盘，所述焊盘包括伸入到所述第二介电层中的突出部分。
23.根据权利要求21所述的半导体器件，其中，所述第二介电层包括空隙。
24.根据权利要求21所述的半导体器件，其中，所述第一介电层和所述第二介电层包括氧化物层，并且所述第三介电层包括氮化物层。
25.一种半导体器件，该半导体器件包括：
层叠结构；
沟道层，该沟道层穿透所述层叠结构；
第一介电层，该第一介电层形成在所述沟道层中；
第二介电层，该第二介电层形成在所述第一介电层中；以及
焊盘突出部分，该焊盘突出部分位于所述第一介电层和所述第二介电层的顶部上，所述突出部分伸入到所述第二介电层中。
26.根据权利要求25所述的半导体器件，其中，所述第二介电层在其最上表面处包括凹陷，并且所述焊盘的所述突出部分填充在所述凹陷中。
27.根据权利要求25所述的半导体器件，其中，所述第二介电层包括空隙，并且所述焊盘的所述突出部分伸入到所述空隙中。
28.根据权利要求25所述的半导体器件，该半导体器件还包括第三介电层，所述第三介电层插置在所述第一介电层和所述第二介电层之间，所述第三介电层包含蚀刻选择性比所述第一介电层和所述第二介电层高的材料。
29.根据权利要求28所述的半导体器件，其中，所述第一介电层和所述第二介电层包括氧化物层，并且所述第三介电层包括氮化物层。
30.根据权利要求25所述的半导体器件，其中，所述第一介电层包括氮化物层，并且所述第二介电层包括氧化物层。
31.根据权利要求25所述的半导体器件，其中，所述第一介电层包括氧化物层，并且所述第二介电层包括氮化物层。
32.一种制造半导体器件的方法，该方法包括以下步骤：
形成包括交替层叠的第一材料层和第二材料层的层叠结构；
在所述第一材料层和所述第二材料层的层叠方向上形成穿透所述层叠结构的第一开口；
沿着所述第一开口的内侧壁表面共形地形成沟道层；
形成沿着所述沟道层的内侧壁表面共形地形成的第一介电层和沿着所述第一介电层的内侧壁表面共形地形成的第二介电层，
其中，所述第一介电层和所述第二介电层被形成为具有不完全填充所述第一开口的厚度。
33.根据权利要求32所述的方法，该方法还包括在所述第二介电层中形成第三介电层，其中，所述第三介电层的材料的蚀刻选择性比所述第二介电层高。
34.根据权利要求33所述的方法，其中，所述第二介电层由氮化物层制成或包括氮化物层，并且所述第三介电层由氧化物层制成或包括氧化物层。
35.根据权利要求33所述的方法，其中，所述第三介电层完全填充所述第一开口。
36.根据权利要求33所述的方法，其中，所述第三介电层仅部分地填充所述第一开口。
37.根据权利要求36所述的方法，其中，所述第三介电层包括穿透所述层叠结构的第一区域和形成在所述层叠结构的顶部上的第二区域。
38.根据权利要求37所述的方法，其中，所述第三介电层包括所述第一区域中的空隙。
39.根据权利要求38所述的方法，该方法还包括以下步骤：部分地去除所述第三介电层，以暴露所述第二介电层。
40.根据权利要求39所述的方法，该方法还包括以下步骤：通过选择性蚀刻所述第二介电层来形成第二开口，其中，所述第二开口的底表面位于第一高度，所述第一高度比最靠上第一材料层的最上表面低且比所述最靠上第一材料层的最下表面高。
41.根据权利要求40所述的方法，该方法还包括以下步骤：蚀刻所述第三介电层以使所述第二开口延伸到所述第二介电层中并且在所述第二介电层中形成第四介电层。
42.根据权利要求41所述的方法，其中，所述第四介电层完全填充所述第二介电层的开口中心区域。
43.根据权利要求41所述的方法，其中，所述第四介电层由与所述第二介电层不同的蚀刻选择性更高的材料制成或者包含与所述第二介电层不同的蚀刻选择性更高的材料，或者由与所述沟道层不同的蚀刻选择性更高的材料制成或者包含与所述沟道层不同的蚀刻选择性更高的材料。
44.根据权利要求41所述的方法，其中，通过蚀刻，去除所述第四介电层的伸到所述第二介电层的最上表面上方的区域，使得所述第一介电层、所述第二介电层和所述第四介电层的最上表面位于基本上相同的高度。
45.根据权利要求44所述的方法，该方法还包括形成在所述第四介电层的最上表面处的凹陷。
46.根据权利要求45所述的方法，该方法还包括形成用于填充所述第二开口的焊盘以及执行化学机械工艺来暴露所述层叠结构。
47.根据权利要求46所述的方法，其中，所述焊盘由多晶硅和金属形成或包含多晶硅和金属。
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