CN104766864A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括：多个第一导电图案，其层叠在衬底上；虚设图案，其分别形成在所述第一导电图案中；第一阻挡图案，每个第一阻挡图案包围相应的第一导电图案，且部分地插入在相应的第一导电图案和相应的虚设图案之间；第二阻挡图案，每个第二阻挡图案包围相应的第一阻挡图案和相应的虚设图案；第二导电图案，其位于所述第一导电图案之上或之下；以及第三阻挡图案，其包围所述第二导电图案，其中，所述第二导电图案具有比所述第一导电图案更大的厚度。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2014年1月2日提交的韩国专利申请第10-2014-0000235号的优先权，其全部内容通过引用并入本文中。
技术领域
本发明的各种示例性实施例总体而言涉及电子器件，更具体而言，涉及半导体器件及其制造方法。
背景技术
非易失性存储器件即使在电源被切断时也保存已储存的数据。其中存储器单元以单层制造在硅衬底之上的二维存储器件已达到提高其集成度的物理极限。因此，已经提出了其中存储器单元在硅衬底之上沿垂直方向层叠的三维(3D)非易失性存储器件。
三维非易失性存储器件可以包括交替层叠的层间绝缘层和字线以及穿过其的沟道层，其中可以沿着沟道层来层叠存储器单元。此外，当制造三维非易失性存储器件时，可以以多个氧化物层和多个氮化物层可交替层叠的方式来形成层叠的字线，并且可以由多个导电层来替换所述多个氮化物层。
然而，用多个导电层来替换多个氮化物层可能是困难的，并且当由导电层来替换氮化物层时，相邻的层可能被破坏。因此，存储器件的特性可能劣化。
发明内容
本发明示例性实施例针对一种半导体器件以及一种用于制造所述半导体器件的方法，所述半导体器件易于制造并且相对于现有半导体器件具有改进的特性。
根据本发明的实施例的半导体器件可以包括：多个第一导电图案，其层叠在衬底上；虚设图案，其分别形成在所述第一导电图案中；第一阻挡图案，每个第一阻挡图案包围相应的第一导电图案，且部分地插入在相应的第一导电图案和相应的虚设图案之间；第二阻挡图案，每个第二阻挡图案包围相应的第一阻挡图案和相应的虚设图案；第二导电图案，其位于所述第一导电图案之上或之下；以及第三阻挡图案，其包围所述第二导电图案，其中，所述第二导电图案具有比所述第一导电图案更大的厚度。
根据本发明的实施例的半导体器件可以包括：存储器单元，其具有：第一沟道层、包围所述第一沟道层的侧壁的虚设图案、包围所述虚设图案的第一导电图案、包围所述第一导电图案且部分地插入在所述第一导电图案和所述虚设图案之间的第一阻挡图案、以及包围所述第一阻挡图案和所述虚设图案的第二阻挡图案；以及选择晶体管，其位于所述存储器单元之上或之下，且包括第二沟道层、包围所述第二沟道层的侧壁的第二导电图案、以及包围所述第二导电图案的第三阻挡图案。
根据本发明的实施例的制造半导体器件的方法可以包括：形成层叠结构，其包括第一材料层、位于所述第一材料层之上或之下的至少一个第二材料层、以及插入在所述第一材料层和所述第二材料层之间的第三材料层；形成穿过所述层叠结构的缝隙；通过经由所述缝隙去除所述第一材料层和所述第二材料层而形成第一开口和第二开口；在所述第一开口中形成第一牺牲图案；以及在形成有所述第一牺牲图案的所述第一开口中以及在所述第二开口中形成导电层，其中，所述第二材料层具有比所述第一材料层更大的厚度。
附图说明
图1A是图示根据本发明的实施例的半导体器件的立体图；
图1B是图示图1的放大区域A的立体图；
图1C是图示根据本发明的实施例的半导体器件的结构的截面图；
图2A至2H是用于图示根据本发明的实施例的制造半导体器件的方法的工艺流程的截面图；
图3是图示根据本发明的实施例的存储系统的配置的框图；
图4是图示根据本发明的实施例的存储系统的配置的框图；
图5是图示根据本发明的实施例的计算系统的配置的框图；以及
图6是图示根据本发明的实施例的计算系统的框图。
具体实施方式
下面将参照附图更详细地描述本公开的各种实施例。然而，本发明可以用不同的方式实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分地传达本发明的范围。在附图中，为了便于图示，部件的厚度和长度被夸大。在以下描述中，可能省略了已知的功能和组成的详细解释，以避免不必要地模糊本发明的主题。相似的附图标记在说明书和附图中表示相似的元件。
此外，“连接/耦接”表示一个部件与另一个部件直接耦接，或经由另一个部件间接耦接。在本说明书中，只要未明确提及，单数形式可以包括复数形式，且反之亦然。另外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增加一个或更多个部件、步骤、操作以及元件。
应当理解的是，本公开中的“在...上”和“在...之上”的含义应当以最广义的方式来解释，使得“在...上”不仅表示“直接在...上”，而且也表示在具有中间特征或中间层的情况下在某物上，以及“在...之上”不仅表示直接在顶部，而且也表示在具有中间特征或中间层的情况下在某物的顶部。
图1A是图示根据本发明的实施例的半导体器件的立体图。图1B是图示图1A中的放大区域A的立体图。
如图1A所示，根据实施例的半导体器件可以包括层叠结构ST。每个层叠结构ST可以包括层叠在不同的平面上的多个第一导电层C1和形成在所述第一导电层C1之上或之下的至少一个第二导电层C2。例如，第一导电层C1可以是存储器单元的栅电极，以及第二导电层C2可以是选择晶体管的栅电极。绝缘层13可以插入在第一导电层C1和第二导电层C2之间。另外，每个层叠结构ST的侧壁可以是阶梯式的。
第一缝隙SL1可以位于层叠结构ST之间。此外，每个层叠结构ST可以在与第一缝隙SL1分开的中心区域中进一步包括牺牲层11。牺牲层11可以耦合到第一导电层C1或第二导电层C2。第一导电层C1和第二导电层C2可以位于层叠结构ST的经由第一缝隙SL1暴露出的侧壁上，即，在其边缘区域中，而牺牲层11可以位于层叠结构ST的中心区域中。
此外，半导体器件可以进一步包括至少一个第二缝隙SL2，以及穿过层叠结构ST的沟道层CH。第一缝隙SL1和第二缝隙SL2可以利用绝缘层来填充。
如图1B所示，第一导电层C1和第二导电层C2可以具有不同的结构。例如，每个第一导电层C1可以包括第二阻挡图案17、牺牲图案(或虚设图案)15、第一阻挡图案16以及第一导电图案19。在每个第一导电层C1的牺牲图案15中可以形成有接缝(seam)S。此外，第二导电层C2可以包括第三阻挡图案14A和14B以及第二导电图案18。
第二导电层C2可以具有比第一导电层C1更大的厚度(T1＜T2)。此外，第二导电层C2可以具有比第一导电层C1更大的宽度(W1＜W2)。例如，第3-1阻挡图案14A可以具有与第二阻挡图案17大体相同的厚度，第3-2阻挡图案14B可以具有与第一阻挡图案16大体相同的厚度，第二导电图案18可以具有比第一导电图案19更大的厚度。此处，用语“大体相同”包括制造误差范围。
根据如上述来构造的半导体器件，第一导电层C1和第二导电层C2可以具有不同的结构。更具体地，由于具有不同厚度的第一导电层C1和第二导电层C2由不同的结构形成，可以在没有空隙的情况下形成第一导电图案19和第二导电图案18。
图1C是图示根据本发明的实施例的半导体器件的结构的截面图。
如图1C中所示，每个存储器单元MC可以包括沟道层CH、存储器层1、第一导电图案19、牺牲图案15、第一阻挡图案16和第二阻挡图案17。牺牲图案15和第一导电图案19可以具有包围沟道层CH的侧壁的圆筒形结构。第一导电图案19可以包围牺牲图案15。也就是，牺牲图案15可以位于第一导电图案19中。第一阻挡图案16可以包围第一导电图案19并且部分地插入在第一导电图案19和牺牲图案15之间。第二阻挡图案17可以包围牺牲图案15并且部分地插入在沟道层CH和牺牲图案15之间。例如，第二阻挡图案17可以延伸以包围第一阻挡图案16。第二阻挡图案17可以包围牺牲图案15和与其相对应的第一阻挡图案16。此外，存储器层1可以插入在沟道层CH和第二阻挡图案17之间。沟道层CH可以包括开放的中心区域、完全填充的中心区域、或它们的组合。绝缘层3可以形成在沟道层CH的开放的中心区域中。
选择晶体管STT可以包括沟道层CH、第二导电图案18和第三阻挡图案14。第二导电图案18可以具有包围沟道层CH的侧壁的圆筒形结构。第三阻挡图案14可以包围第二导电图案18并且包括第3-1阻挡层14A和第3-2阻挡层14B。此外，选择晶体管STT可以进一步包括插入在沟道层CH和第三阻挡图案14之间的栅绝缘层。例如，存储器层1可以用作选择晶体管STT的栅绝缘层。
如上述来构造的半导体器件可以包括具有不同结构的选择晶体管STT和存储器单元MC的栅电极。
图2A至2H是图示根据本发明的实施例的制造半导体器件的方法的截面图。
如图2A所示，可以通过层叠第一材料层21和至少一个第二材料层22、且在第一材料层21和第二材料层22之间插入第三材料层23来形成层叠结构ST。例如，在交替地形成第一材料层21和第三材料层23之后，可以交替地形成至少一个第二材料层22和至少一个第三材料层23，使得可以形成层叠结构ST。图2A图示形成在第一材料层21之上的第二材料层22。然而，在另一个实例中，第二材料层22可以形成在第一材料层21之下。
第一材料层21和第二材料层22可以被层叠以形成选择晶体管、存储器单元等的栅电极。例如，第一材料层21可以被层叠以形成存储器单元的栅电极，第二材料层22可以被层叠以形成选择晶体管的栅电极。此外，第三材料层23可以被层叠以形成绝缘层，所述绝缘层将层叠的导电层彼此电绝缘。
第一材料层21和第二材料层22可以包括相同或不同的材料。此外，第一材料层21和第二材料层22可以包括相对于第三材料层23具有高刻蚀选择性的材料。例如，第一材料层21或第二材料层22可以包括含氮化物的牺牲层，第三材料层23可以包括含氧化物的绝缘层。在另一个实例中，第一材料层21或第二材料层22可以包括含氮化物的第一牺牲层，第三材料层23可以包括含氧化物的第二牺牲层。
第一材料层21和第二材料层22可以具有相同的厚度(T3＝T4)，或者第二材料层22可以具有比第一材料层21(T3＜T4)更大的厚度。此外，第三材料层23和第一材料层21可以具有相同或不同的厚度。
虽然在图2A中未示出，但是可以穿过层叠结构ST形成开口，并且可以在每个开口中形成存储器层和沟道层。存储器层可以包括电荷阻挡层、数据存储层和隧道绝缘层中的至少一个。例如，数据存储层可以包括诸如氮化物层的电荷捕获层、诸如多晶硅层、纳米点(nanodot)或相变材料层的电荷存储层中的至少一个。此外，虽然未在图2A中示出，但是每个层叠结构ST的至少一个侧壁可以是阶梯式的。
如图2B所示，可以穿过第一材料层21至第三材料层23来形成第一缝隙SL1。接着，可以经由第一缝隙SL1来去除第一材料层21和第二材料层22以形成第一开口OP1和第二开口OP2。例如，可以通过去除第一材料层21来形成第一开口OP1，可以通过去除第二材料层22来形成第二开口OP2。
当第二材料层22具有比第一材料层21更大的厚度时(T3＜T4)，第二材料层22的暴露面积可以大于第一材料层21的暴露面积。结果，第二材料层22可以比第一材料层21去除得更多。因此，第二开口OP2可以具有比第一开口OP1更大的厚度(T3＜T4)，或者比第一开口OP1更大的深度(D1＜D2)。
如图2C所示，可以经由第一缝隙SL1在第一开口OP1和第二开口OP2(图2B中所示)中形成第一牺牲层25。在形成第一牺牲层25之前，可以在第一缝隙SL1、第一开口OP1和第二开口OP2的表面上形成第一阻挡层24。第一牺牲层25可以包括多晶硅层或绝缘层。第一阻挡层24可以包括钛层(Ti)、氮化钛层(TiN)、钽(Ta)和氮化钽层(TaN)。
例如，当第二材料层22具有比第一材料层21更大的厚度时(T3＜T4)，第一牺牲层25可以形成为使得第二开口OP2和第一缝隙SL1之间的连接部分可以被开放(C)，而第一开口OP1和第一缝隙SL1之间的连接部分可以被密封(B)。第一牺牲层25可以包括或者可以不包括位于第一开口OP1中的接缝S。例如，当在第一开口OP1中形成第一牺牲层25时，如果在第一开口OP1被完全填充之前第一开口OP1和第一缝隙SL1之间的连接部分被密封，则可能在第一牺牲层25中形成作为空的空间的接缝S。
如图2D所示，可以经由第一缝隙SL1部分地去除第一牺牲层25，以在第一开口OP1中形成第一牺牲图案25A。例如，可以通过完全去除形成在第二开口OP2中的第一牺牲层25和部分地去除形成在第一开口OP1中的第一牺牲层25来形成第一牺牲图案25A。
由于第二开口OP2和第一缝隙SL1之间的连接部分被开放，因此第一牺牲层25的暴露面积可以相对较大。因此，可以从第二开口OP2完全去除第一牺牲层25。可替选地，由于第一开口OP1和第一缝隙SL1之间的连接部分被密封，因此第一牺牲层25的暴露面积可以相对较小。因此，可以部分地去除第一牺牲层25，并且第一牺牲图案25A可以保留。可以利用基于氨的清洁工艺来去除第一牺牲层25。例如，当在50℃至100℃的温度范围利用氨以50∶1至10∶1之间来稀释的稀释氨(DAM)溶液进行湿法刻蚀工艺时，可以容易地控制要从第一开口OP1中去除的第一牺牲层25的量。
如图2E所示，可以在第一缝隙SL1、第一开口OP1和第二开口OP2中形成晶种层27和第二牺牲层28。例如，在第一缝隙SL1、第一开口OP1和第二开口OP2的内表面上形成晶种层27之后，可以形成第二牺牲层28以完全填充第一开口OP1和第二开口OP2。晶种层27可以包括钨，第二牺牲层28可以包括多晶硅层或绝缘层。
在形成第二牺牲层28之前，可以在第一缝隙SL1、第一开口OP1和第二开口OP2的表面上形成第二阻挡层26。第二阻挡层26可以包括钛(Ti)、氮化钛层(TiN)、钽(Ta)和氮化钽层(TaN)。
如图2F所示，可以从第一缝隙SL1去除第二牺牲层28。结果，可以在第一开口OP1和第二开口OP2中形成第二牺牲图案28A，并且可以暴露出形成在第一缝隙SL1中的晶种层27。
接着，可以从第一缝隙SL1去除晶种层27。由于形成在第一开口OP1和第二开口OP2中的晶种层27受到第二牺牲图案28A保护，因此可以从第一缝隙SL1选择性地去除晶种层27。结果，可以在第一开口OP1和第二开口OP2中形成晶种图案27A。
当形成有第一阻挡层24和第二阻挡层26时，可以从第一缝隙SL1去除第一阻挡层24和第二阻挡层26。由于形成在第一开口OP1和第二开口OP2中的第一阻挡层24和第二阻挡层26受到第二牺牲图案28A保护，因此可以从第一缝隙SL1选择性地去除第一阻挡层24和第二阻挡层26。因此，可以在第一开口OP1和第二开口OP2中形成第一阻挡图案24A和第二阻挡图案26A。
如图2G所示，可以经由第一缝隙SL1去除第二牺牲图案28A以形成第三开口OP3和第四开口OP4。结果，可以经由第三开口OP3和第四开口OP4暴露出晶种图案27A。
如图2H所示，可以在第三开口OP3和第四开口OP4中形成第一导电图案29和第二导电图案30。例如，可以利用外延成长工艺而从晶种图案27A生长导电层，使得可以形成第一导电图案29和第二导电图案30。结果，第一导电层C1可以包括第一导电图案29，第二导电层C2可以包括第二导电图案30。
虽然在图2H中未示出，但是可以在第一缝隙SL1中形成绝缘层。另外，当第一材料层21是第一牺牲层并且第二材料层22是第二牺牲层时，可以通过去除第二材料层22来形成开口，可以以存储器单元为单位来刻蚀和图案化经由开口暴露出的存储器层，并且可以在开口中形成绝缘层。
根据上述工艺，由于第一导电图案29和第二导电图案30是通过从晶种图案27A生长导电层而形成的，因此可以在没有接缝的情况下在第三开口OP3和第四开口OP4中形成第一导电图案29和第二导电图案30。
此外，即使当第一导电图案29中形成有接缝S时，接缝S中也可以保留有被用来形成牺牲图案25A的反应气体。与用于形成第一导电图案29和第二导电图案30的反应气体不同，被用来形成牺牲图案25A的反应气体可以不损坏相邻的层，即使所述反应气体保留在接缝S中。因此，可以防止由对相邻层的损坏所造成的半导体器件的特性劣化。
图3是图示根据本发明的实施例的存储系统的配置的框图。
如图3所示，根据本发明的实施例的存储系统1000可以包括存储器件1200和控制器1100。
存储器件1200可以用于储存各种数据类型，诸如文本、图形和软件代码。存储器件1200可以是非易失性存储器，并且包括上面参考图1A至2H描述的存储串。此外，存储器件1200可以包括：多个第一导电图案，其层叠在衬底之上；牺牲图案，其被包括在第一导电图案中；第一阻挡图案，其包围第一导电图案，并且部分地插入在第一导电图案和牺牲图案之间；第二阻挡图案，其包围第一阻挡图案和与其对应的牺牲图案；至少一个第二导电图案，其位于第一导电图案之上或之下；以及至少一个第三阻挡图案，其包围至少一个第二导电图案，其中，第二导电图案具有比第一导电图案更大的厚度。由于存储器件1200是以上述方式形成且制造的，因此将不再赘述。
控制器1100可以耦合到主机和存储器件1200，并且可以响应于来自主机的请求而访问存储器件1200。例如，控制器1100可以控制存储器件1200的读取、写入、擦除和后台操作。
控制器1100可以包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、错误校正码(ECC)电路1140和存储器接口1150。
RAM 1110可以操作为CPU 1120的操作存储器、存储器件1200和主机之间的高速缓存、以及存储器件1200和主机之间的缓冲存储器。RAM 1110可以由静态随机存取存储器(SRAM)或只读存储器(ROM)来代替。
CPU 1120可以适于控制控制器1100的总体操作。例如，CPU 1120可以适于操作固件，诸如储存在RAM 1110中的快闪转换层(FTL)。
主机接口1130可以与主机接口。例如，控制器1100可以经由各种接口协议之一与主机通信，所述接口协议包括通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议和专用协议。
ECC电路1140可以通过使用错误校正码(ECC)来检测和校正从存储器件1200读取的数据中包含的错误。
存储器接口1150可以与存储器件1200接口。例如，存储器接口1150可以包括与非型接口或者或非型接口。
此外，控制器1100可以进一步包括缓冲存储器(未示出)，其被配置为暂时储存数据。缓冲存储器可以暂时储存通过主机接口1130从外部传送的数据，或者暂时储存通过存储器接口1150从存储器件1200传送的数据。此外，控制器1100可以进一步包括储存码数据的ROM以与主机接口。
由于根据本发明的实施例的存储系统1000包括具有增加的集成度的存储器件1200，因此存储系统1000的集成度也可以提高。
图4是图示根据本发明实施例的存储系统的配置的框图。在下文中，省略了与前面描述的实施例共同内容的描述。
如图4所示，根据本发明的实施例的存储系统1000’可以包括存储器件1200’和控制器1100。另外，控制器1100可以包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140和存储器接口1150。
存储器件1200’可以是非易失性存储器件。存储器件1200’可以是以上参考图1A至2H描述的半导体器件。此外，存储器件1200’可以包括：第一层叠结构，其包括彼此交替地形成的第一导电层和第一绝缘层；第一半导体图案，其穿过第一层叠结构；耦合图案，其耦合到第一半导体图案；以及缝隙，其穿过第一层叠结构和耦合图案。由于存储器件1200’是以上述制造方法形成且制造的，因此将不再赘述。
此外，存储器件1200’可以是由多个存储器芯片所构成的多芯片封装。所述多个存储器芯片可以被划分成多个组。所述多个组可以经由第一至第k通道CH1至CHk与控制器1100通信。此外，单个组中包括的存储器芯片可以适于经由共同的通道与控制器1100进行通信。存储系统1000’可以修改为使得单个存储器芯片可以被耦合到单个通道。
如上所述，根据本发明的实施例，由于存储系统1000’包括具有改善的特性、例如改善的单元电流的存储器件1200’，所以存储系统1000’的特性也可以被改善。此外，通过利用多芯片封装来形成存储器件1200’，存储系统1000’的数据存储容量和驱动速度可以进一步提高。
图5是图示根据本发明的示例性实施例的计算系统的配置的框图。省略了与前面描述的实施例共同内容的进一步描述。
如图5所示，根据本发明的实施例的计算系统2000可以包括存储器件2100、CPU2200、随机存取存储器(RAM)2300、用户接口2400、电源2500和系统总线2600。
存储器件2100可以储存经由用户接口2400输入的数据和被CPU 2200处理的数据。此外，存储器件2100可以电耦合到CPU 2200、RAM 2300、用户接口2400和电源2500。例如，存储器件2100可以经由控制器(未示出)耦合到系统总线2600或直接耦合到系统总线2600。当存储器件2100直接耦合到系统总线2600时，控制器的功能可以通过CPU 2200和RAM 2300来执行。
存储器件2100可以是非易失性存储器。此外，存储器件2100可以是以上参考图1A至2H描述的半导体存储器件。存储器件2100可以包括：多个第一导电图案，其层叠在衬底之上；牺牲图案，其被包括在第一导电图案中；第一阻挡图案，其包围第一导电图案，并且部分地插入在第一导电图案和牺牲图案之间；第二阻挡图案，其包围第一阻挡图案和与其对应的牺牲图案；至少一个第二导电图案，其位于第一导电图案之上或之下；以及至少一个第三阻挡图案，其包围至少一个第二导电图案，其中，第二导电图案具有比第一导电图案更大的厚度。由于存储器件2100是以上述方式形成且制造的，因此将不再赘述。
另外，如上面参考图4的描述，存储器件2100可以是由多个存储器芯片所构成的多芯片封装。
具有上述结构的计算系统2000可以是电子器件的各种部件之一，所述电子器件诸如计算机、超级移动PC(UMPC)、工作站、网络本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能型手机、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子、数码相机、三维(3D)电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、用于在无线环境下发送/接收信息的器件、用于家庭网络的各种电子器件之一、用于计算机网络的各种电子器件之一、用于远程信息处理网络中的各种电子器件之一、RFID器件、和/或用于计算系统等的各种器件之一等等。
如上所述，由于根据本发明的实施例的计算系统2000包括具有增加的集成度的存储器件2100，因此计算系统2000的集成度可以相应地提高。
图6是根据本发明的实施例的计算系统的框图。
如图6所示，根据本发明的实施例的计算系统3000可以包括软件层，其具有操作系统3200、应用3100、文件系统3300和转换层3400。另外，计算系统3000可以包括硬件层，诸如存储系统3500。
操作系统3200管理计算系统3000的软件和硬件资源。操作系统3200可以控制中央处理单元的程序执行。应用3100可以包括由计算系统3000所执行的各种应用程序。应用3100可以是由操作系统3200执行的实用程序(utility)。
文件系统3300可以是指被配置为管理存在于计算系统3000中的数据和文件的逻辑结构。文件系统3300可以根据规则来组织要被储存在存储器件3500中的文件或数据。文件系统3300可以根据用在计算系统3000中的操作系统3200来确定。例如，当操作系统3200是基于微软视窗(Microsoft Windows)的系统时，文件系统3300可以是文件分配表(FAT)或NT文件系统(NTFS)。此外，当操作系统3200是基于Unix/Linux的系统时，文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)或日志文件系统(JFS)。
图6以单独的模块图示了操作系统3200、应用3100以及文件系统3300。但是，应用3100和文件系统3300可以被包括在操作系统3200中。
转换层3400可以响应于来自文件系统3300的请求而将地址转换得适合于存储器件3500。例如，转换层3400可以将由文件系统3300生成的逻辑地址转换为存储器件3500的物理地址。逻辑地址和物理地址的映射信息可以被储存在地址转换表中。例如，转换层3400可以是快闪转换层(FTL)、通用快闪存储链路层(ULL)等。
存储器件3500可以是非易失性存储器。存储器件3500可以是以上参考图1A至2H描述的半导体存储器件。此外，存储器件3500可以包括：多个第一导电图案，其层叠在衬底之上；牺牲图案，其被包括在第一导电图案中；第一阻挡图案，其包围第一导电图案，并且部分地插入在第一导电图案和牺牲图案之间；第二阻挡图案，其包围第一阻挡图案和与其对应的牺牲图案；至少一个第二导电图案，其位于第一导电图案之上或之下；以及至少一个第三阻挡图案，其包围至少一个第二导电图案，其中，第二导电图案具有比第一导电图案更大的厚度。由于存储器件3500是以上述方式形成且制造的，因此将不再赘述。
具有上述配置的计算系统3000可以被划分成在上层区域中操作的操作系统层以及在下层区域中操作的控制器层。应用3100、操作系统3200以及文件系统3300可以被包括在操作系统层中并且通过操作存储器来驱动。此外，转换层3400可以被包括在操作系统层或控制层中。
如上所述，由于根据本发明的实施例的计算系统3000包括具有增加的集成度的存储器件3500，所以计算系统3000的数据存储容量可以得到改善。
根据本发明的实施例，可以容易地形成层叠了具有不同结构的导电层的层叠结构。另外，层叠的导电层可以容易地分离开，并且可以防止相邻的层被损坏。
如上所述，已在附图和说明书中公开了示例性实施例。本文中使用的特定术语是出于说明的目的，并不限制权利要求所限定的本发明的范围。本领域技术人员将理解的是，在不脱离本公开的精神和范围的情况下，可以做出各种变型及其他等同实例。因此，本发明的唯一技术保护范围将由所附权利要求的主旨来限定。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：
多个第一导电图案，其层叠在衬底上；
虚设图案，其分别形成在所述第一导电图案中；
第一阻挡图案，每个第一阻挡图案包围相应的第一导电图案，且部分地插入在相应的第一导电图案和相应的虚设图案之间；
第二阻挡图案，每个第二阻挡图案包围相应的第一阻挡图案和相应的虚设图案；
第二导电图案，其位于所述第一导电图案之上或之下；以及
第三阻挡图案，其包围所述第二导电图案，
其中，所述第二导电图案具有比所述第一导电图案更大的厚度。
技术方案2.如技术方案1所述的半导体器件，其中，所述第二导电图案具有比所述第一导电图案更大的宽度。
技术方案3.如技术方案1所述的半导体器件，其中，每个虚设图案在其中包括接缝。
技术方案4.如技术方案1所述的半导体器件，其中，所述第一导电图案和所述第二导电图案包括钨，所述虚设图案包括多晶硅或绝缘材料。
技术方案5.如技术方案1所述的半导体器件，其中，所述第一导电图案是存储器单元的栅电极，所述第二导电图案是选择晶体管的栅电极。
技术方案6.一种半导体器件，包括：
存储器单元，其包括：第一沟道层、包围所述第一沟道层的侧壁的虚设图案、包围所述虚设图案的第一导电图案、包围所述第一导电图案且部分地插入在所述第一导电图案和所述虚设图案之间的第一阻挡图案、以及包围所述第一阻挡图案和所述虚设图案的第二阻挡图案；以及
选择晶体管，其位于所述存储器单元之上或之下，且包括第二沟道层、包围所述第二沟道层的侧壁的第二导电图案、以及包围所述第二导电图案的第三阻挡图案。
技术方案7.如技术方案6所述的半导体器件，其中，所述第二导电图案具有比所述第一导电图案更大的厚度。
技术方案8.一种制造半导体器件的方法，所述方法包括：
形成层叠结构，所述层叠结构包括第一材料层、位于所述第一材料层之上或之下的至少一个第二材料层、以及插入在所述第一材料层和所述第二材料层之间的第三材料层；
形成穿过所述层叠结构的缝隙；
通过经由所述缝隙去除所述第一材料层和所述第二材料层而形成第一开口和第二开口；
在所述第一开口中形成第一牺牲图案；以及
在形成有所述第一牺牲图案的所述第一开口中以及在所述第二开口中形成导电层，
其中，所述第二材料层具有比所述第一材料层更大的厚度。
技术方案9.如技术方案8所述的方法，其中，所述第二开口具有比所述第一开口更大的深度。
技术方案10.如技术方案8所述的方法，进一步包括：在形成所述第一牺牲图案之前，在所述第一开口和所述第二开口的整个表面上形成第一阻挡层。
技术方案11.如技术方案8所述的方法，其中，形成所述第一牺牲图案包括：
经由所述缝隙在所述第一开口和第二开口中形成第一牺牲层；以及
通过经由所述缝隙来部分地去除所述第一牺牲层而形成所述第一牺牲图案。
技术方案12.如技术方案11所述的方法，其中，形成所述第一牺牲层包括：形成所述第一牺牲层使得所述第二开口和所述缝隙之间的连接部分被开放，而所述第一开口和所述缝隙之间的连接部分被密封。
技术方案13.如技术方案12所述的方法，其中，所述第一牺牲层包括位于所述第一开口中的接缝。
技术方案14.如技术方案11所述的方法，其中，所述第一牺牲层包括多晶硅，并且通过使用氨的清洁工艺来去除所述第一牺牲层的一部分。
技术方案15.如技术方案11所述的方法，形成所述第一牺牲图案包括：完全去除形成在所述第二开口中的第一牺牲层，而部分地去除形成在所述第一开口中的第一牺牲层。
技术方案16.如技术方案8所述的方法，进一步包括：
在形成所述导电层之前，在所述缝隙、所述第一开口和所述第二开口中形成晶种层；
在形成有所述晶种层的所述第一开口和所述第二开口中形成第二牺牲图案；
通过去除形成在所述缝隙中的所述晶种层而在所述第一开口和所述第二开口中形成晶种图案；以及
去除形成在所述第一开口和所述第二开口中的所述第二牺牲图案。
技术方案17.如技术方案16所述的方法，进一步包括：在形成所述晶种层之前，在所述缝隙、所述第一开口和所述第二开口的内表面上形成第二阻挡层。
技术方案18。如技术方案16所述的方法，其中，形成所述导电层包括：从所述晶种图案生长所述导电层。

Claims (10)

1.一种半导体器件，包括：
多个第一导电图案，其层叠在衬底上；
虚设图案，其分别形成在所述第一导电图案中；
第一阻挡图案，每个第一阻挡图案包围相应的第一导电图案，且部分地插入在相应的第一导电图案和相应的虚设图案之间；
第二阻挡图案，每个第二阻挡图案包围相应的第一阻挡图案和相应的虚设图案；
第二导电图案，其位于所述第一导电图案之上或之下；以及
第三阻挡图案，其包围所述第二导电图案，
其中，所述第二导电图案具有比所述第一导电图案更大的厚度。
2.如权利要求1所述的半导体器件，其中，所述第二导电图案具有比所述第一导电图案更大的宽度。
3.如权利要求1所述的半导体器件，其中，每个虚设图案在其中包括接缝。
4.如权利要求1所述的半导体器件，其中，所述第一导电图案和所述第二导电图案包括钨，所述虚设图案包括多晶硅或绝缘材料。
5.如权利要求1所述的半导体器件，其中，所述第一导电图案是存储器单元的栅电极，所述第二导电图案是选择晶体管的栅电极。
6.一种半导体器件，包括：
存储器单元，其包括：第一沟道层、包围所述第一沟道层的侧壁的虚设图案、包围所述虚设图案的第一导电图案、包围所述第一导电图案且部分地插入在所述第一导电图案和所述虚设图案之间的第一阻挡图案、以及包围所述第一阻挡图案和所述虚设图案的第二阻挡图案；以及
选择晶体管，其位于所述存储器单元之上或之下，且包括第二沟道层、包围所述第二沟道层的侧壁的第二导电图案、以及包围所述第二导电图案的第三阻挡图案。
7.如权利要求6所述的半导体器件，其中，所述第二导电图案具有比所述第一导电图案更大的厚度。
8.一种制造半导体器件的方法，所述方法包括：
形成层叠结构，所述层叠结构包括第一材料层、位于所述第一材料层之上或之下的至少一个第二材料层、以及插入在所述第一材料层和所述第二材料层之间的第三材料层；
形成穿过所述层叠结构的缝隙；
通过经由所述缝隙去除所述第一材料层和所述第二材料层而形成第一开口和第二开口；
在所述第一开口中形成第一牺牲图案；以及
在形成有所述第一牺牲图案的所述第一开口中以及在所述第二开口中形成导电层，
其中，所述第二材料层具有比所述第一材料层更大的厚度。
9.如权利要求8所述的方法，其中，所述第二开口具有比所述第一开口更大的深度。
10.如权利要求8所述的方法，进一步包括：在形成所述第一牺牲图案之前，在所述第一开口和所述第二开口的整个表面上形成第一阻挡层。
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