CN110137179B - 垂直型存储器装置 - Google Patents

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Abstract

本发明提供了一种垂直型存储器装置，所述垂直型存储器装置包括：基底，具有单元阵列区和设置为邻近于所述单元阵列区的连接区；多个栅电极层，堆叠在所述单元阵列区和所述连接区上；多个沟道结构，设置在所述单元阵列区中；多个虚设沟道结构，设置在所述连接区中；以及多个狭缝，在所述单元阵列区中设置在所述多个栅电极层中。所述多个栅电极层在所述连接区中形成台阶结构，所述多个沟道结构穿透所述多个栅电极层，所述多个虚设沟道结构穿透所述多个栅电极层中的至少一个。

Description

垂直型存储器装置
本申请要求于2018年2月2日提交的第10-2018-0013479号韩国专利申请的优先权，该韩国专利申请的内容通过引用全部包含于此。
技术领域
本发明构思的示例性实施例涉及一种垂直型存储器装置。
背景技术
随着技术的进步，电子产品在尺寸减小的同时越来越需要高容量数据处理。因此，需要在这样的电子产品中使用的半导体存储器装置的更高的集成度。为此，正在电子产品中实现垂直型存储器装置，其中，堆叠了具有垂直型晶体管结构而不是传统的平面晶体管结构的存储器单元。
发明内容
发明构思的示例性实施例提供了一种垂直型存储器装置，其中，减小了上端字线与下端字线之间的RC延迟差异。
根据发明构思的示例性实施例，一种垂直型存储器装置包括：基底，具有单元阵列区和设置为邻近于所述单元阵列区的连接区；多个栅电极层，堆叠在所述单元阵列区和所述连接区上；多个沟道结构，设置在所述单元阵列区中；多个虚设沟道结构，设置在所述连接区中；以及多个狭缝，在所述单元阵列区中设置在所述多个栅电极层中。所述多个栅电极层在所述连接区中形成台阶结构，所述多个沟道结构穿透所述多个栅电极层，所述多个虚设沟道结构穿透所述多个栅电极层中的至少一个。
根据发明构思的示例性实施例，一种垂直型存储器装置包括：基底；第一栅电极层，在所述基底上在第一方向上延伸；以及第二栅电极层，在所述基底上在所述第一方向上延伸。所述第二栅电极层设置在所述第一栅电极层上。所述垂直型存储器装置还包括：多个沟道结构，穿透所述第一栅电极层和所述第二栅电极层；第一狭缝，设置在所述第一栅电极层中；以及第二狭缝，设置在所述第二栅电极层中。所述第一狭缝和所述第二狭缝设置在所述多个沟道结构之间，所述第二狭缝的尺寸大于所述第一狭缝的尺寸。
根据发明构思的示例性实施例，一种垂直型存储器装置包括：基底；多个栅电极层，堆叠在所述基底上，并且在所述基底上在第一方向上延伸；多个沟道结构，穿透所述多个栅电极层；以及多个分隔图案，在所述第一方向上延伸。所述多个分隔图案在与所述第一方向基本上垂直的第二方向上彼此间隔开。所述多个栅电极层包括设置在所述多个沟道结构之间的多个狭缝。
根据发明构思的示例性实施例，一种垂直型存储器装置包括：基底，包括单元阵列区和设置为邻近于所述单元阵列区的连接区；多个栅电极层，堆叠在所述单元阵列区和所述连接区上，其中，所述多个栅电极层在所述连接区中形成台阶结构；多个沟道结构，设置在所述单元阵列区中，其中，所述多个沟道结构穿透所述多个栅电极层；以及多个狭缝，在所述单元阵列区中的所述多个沟道结构之间设置在所述多个栅电极层中。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的上述和其它特征将变得更明显，在附图中：
图1是示出根据发明构思的示例性实施例的垂直型存储器装置的示意性构造的图。
图2是示出图1的单元阵列区CAR的概念电路图。
图3是根据发明构思的示例性实施例的垂直型存储器装置的示意性平面图。
图4是图3中的区域A的放大图。
图5和图6是根据发明构思的示例性实施例的垂直型存储器装置的示意性剖视图。
图7是示出根据发明构思的示例性实施例的半导体装置的区域的视图。
图8和图9是根据发明构思的示例性实施例的垂直型存储器装置的示意性剖视图。
图10是根据发明构思的示例性实施例的垂直型存储器装置的示意图。
图11A至图11F是示意性地示出根据发明构思的示例性实施例的制造垂直型存储器装置的方法的图。
图12是用于沉积工艺的气体注入流程图，示出了根据发明构思的示例性实施例的制造垂直型存储器装置的方法。
具体实施方式
在下文中将参照附图更充分地描述本发明构思的示例性实施例。贯穿附图，同样的附图标记可以指示同样的元件。
为了易于描述，可以在这里使用诸如“在……之下”、“在……下方”、“下”、“在……下面”、“在……上方”、“上”等的空间相对术语，以描述如图中所示出的一个元件或特征与另一(其它)元件或特征的关系。将理解的是，空间相对术语意图包括除了图中所描绘的方位之外的装置在使用或操作中的不同方位。例如，如果图中的装置被翻转，则被描述为在其它元件或特征“下方”或“之下”或“下面”的元件将随后被定位为在其它元件或特征“上方”。因此，示例性术语“在……下方”和“在……下面”可以包括上方和下方两种方位。
将理解的是，当诸如膜、区域、层或元件的组件被称为“在”另一组件“上”、“连接到”、“结合到”或“邻近于”另一组件时，该组价可以直接在所述另一组件上、连接到、结合到或邻近于所述另一组件，或者可以存在中间组件。还将理解的是，当组件被称为在两个组件“之间”时，该组价可以是所述两个组件之间的唯一组件，或者也可以存在一个或更多个中间组件。还将理解的是，当组件被称为“覆盖”另一组件时，该组价可以是覆盖所述另一组件的唯一组件，或者一个或更多个中间组件也可以覆盖所述另一组件。
还将理解的是，在这里使用术语“第一”、“第二”、“第三”等以将一个元件与另一元件区分开，而元件不受这些术语限制。因此，示例性实施例中的“第一”元件可在另一示例性实施例中被描述为“第二”元件。
在这里，当两个或更多个元件或值被描述为彼此基本相同或大约相等时，要理解的是，所述元件或值彼此相同、彼此无法区分或者虽彼此可区分但如本领域普通技术人员将理解的在功能上彼此相同。还将理解的是，当两个组件或方向被描述为彼此基本上平行或垂直地延伸时，所述两个组件或方向彼此精确地平行或垂直地延伸，或者在如本领域普通技术人员将理解的的测量误差内彼此大致平行或垂直地延伸。此外，要理解的是，虽然在这里可以将参数描述为具有“大约”特定值，但是根据示例性实施例，该参数可以精确地为特定值或者在如本领域普通技术人员将理解的测量误差内接近特定值。
图1是示出根据发明构思的示例性实施例的垂直型存储器装置的示意性构造的图。
参照图1，在示例性实施例中，垂直型存储器装置包括单元阵列区CAR和外围电路区。外围电路区包括行解码器区ROW DCR、页缓冲器区PBR、列解码器区COL DCR和控制电路区。根据示例性实施例，连接区CNR设置在单元阵列区CAR与行解码器区ROW DCR之间。
包括多个存储器单元的存储器单元阵列可以设置在单元阵列区CAR中。在示例性实施例中，存储器单元阵列可以包括三维布置的存储器单元以及电连接到存储器单元的多条字线和位线。
选择存储器单元阵列的字线的行解码器可以设置在行解码器区ROW DCR中，包括使存储器单元阵列和行解码器电连接的接触插塞和布线的布线结构可以设置在连接区CNR中。可以由行解码器根据地址信息选择存储器单元阵列的字线中的一条字线。响应于控制电路的控制信号，行解码器可以分别向被选择的字线和未选择的字线提供字线电压。
读取存储在存储器单元中的信息的页缓冲器可以设置在页缓冲器区PBR上。根据操作模式，页缓冲器可以临时存储将要存储在存储器单元中的数据，或者感测存储在存储器单元中的数据。页缓冲器可以在编程操作模式下作为写驱动器电路操作，并且可以在读取操作模式下作为感测放大器电路操作。
连接到存储器单元阵列的位线的列解码器可以布置在列解码器区COL DCR中。列解码器可以在页缓冲器与外部装置(例如，存储器控制器)之间提供数据传输路径。
单元阵列区CAR包括多个单元阵列块BLK。每个单元阵列块BLK可以包括堆叠在基底上以形成三维布置的存储器单元的栅电极层以及包括沟道和栅极介电层的沟道结构。每个单元阵列块BLK可以包括电连接到存储器单元的位线。
图2是示出图1的单元阵列区CAR的概念电路图。
参照图2，在示例性实施例中，存储器单元阵列包括多个存储器单元串S，其中，多个存储器单元串S包括彼此串联连接的存储器单元MC以及串联连接到存储器单元MC的两端的地选择晶体管GST和串选择晶体管SST1和SST2。多个存储器单元串S并联连接到位线BL0-BL2中的每条。多个存储器单元串S共同连接到共源线CSL。例如，多个存储器单元串S可以设置在多条位线BL0-BL2与一条共源线CSL之间。在示例性实施例中，共源线CSL可以二维地布置成多个。
彼此串联连接的存储器单元MC可以由用于选择存储器单元MC的字线WL0-WLn控制，其中，n是至少等于2的整数。每个存储器单元MC可以包括数据存储元件。设置在距共源线CSL基本相同的距离处的存储器单元MC的栅电极可以共同连接到字线WL0-WLn中的一条以处于等电位状态。可选择地，即使在存储器单元MC的栅电极布置在距共源线CSL基本相同的距离处的情况下，布置在不同行或列中的栅电极也可以被独立地控制。
地选择晶体管GST可以由地选择线GSL控制，并且可以连接到共源线CSL。串选择晶体管SST1和SST2可以由串选择线SSL1和SSL2控制，并且可以连接到位线BL0-BL2。尽管图2示出了一个地选择晶体管GST和两个串选择晶体管SST1和SST2连接到串联连接的多个存储器单元MC的示例性实施例，但是发明构思的示例性实施例不限于此。例如，根据示例性实施例，一个地选择晶体管GST和两个串选择晶体管SST1和SST2可以彼此连接，或者多个地选择晶体管GST可以连接。可以在最上面的字线WLn与串选择线SSL1和SSL2之间进一步设置一条或更多条虚设线DWL或缓冲器线。在示例性实施例中，一条或更多条虚设线DWL可以设置在最下面的字线WL0与地选择线GSL之间。
当信号通过串选择线SSL1和SSL2施加到串选择晶体管SST1和SST2时，通过位线BL0、BL1和BL2施加的信号可以被传输到彼此串联连接的存储器单元MC以执行数据读取操作和数据写入操作。此外，通过由基底施加预定的擦除电压，可以执行用于擦除记录在存储器单元MC中的数据的擦除操作。在示例性实施例中，存储器单元阵列包括与位线BL0-BL2电隔离的至少一条虚设存储器单元串。
图3是根据发明构思的示例性实施例的垂直型存储器装置10的示意性平面图。图4是图3中的区域“A”的放大图。
参照图3和图4，在示例性实施例中，垂直型存储器装置10包括：单元阵列区CAR，其中形成有存储器单元；以及连接区CNR，用于将存储器单元的栅电极连接到布线。单元阵列区CAR和连接区CNR一起构成了存储器单元区。
在示例性实施例中，沿第一方向D1延伸的堆叠结构GS设置在单元阵列区CAR和连接区CNR中。堆叠结构GS可以包括交替堆叠在基底上的多个栅电极层和多个模制绝缘层。堆叠结构GS可以通过多个分隔图案180分成多个单元阵列块BLK。多个分隔图案180在单元阵列区CAR和连接区CNR中沿第一方向D1连续延伸。多个分隔图案180可以电连接到基底，并且可以由导电材料制成。例如，多个分隔图案180可以包括诸如钨、铜、钛、铝等的金属、掺杂半导体和导电金属氮化物等中的至少一种。多个分隔图案180可以是共源线。多个分隔图案180与堆叠结构GS的栅电极层电绝缘。绝缘层182可以设置在多个分隔图案180与堆叠结构GS之间。绝缘层182由绝缘材料制成。例如，绝缘层182可包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或其组合。辅助分隔图案183可以在连接区CNR中设置在分隔图案180之间。辅助分隔图案183可以由导电材料制成。辅助分隔图案183通过绝缘层182与栅电极层131(参见图5)电绝缘。
在示例性实施例中，穿过堆叠结构GS连接到基底的多个沟道结构CHS以及贯穿串绝缘层118的多个第一虚设沟道结构DCS1设置在单元阵列区CAR中。穿过堆叠结构GS连接到基底的多个第二虚设沟道结构DCS2以及连接到多个栅电极层的多个接触插塞171设置在连接区CNR中。
在示例性实施例中，多个沟道结构CHS以多个行和多个列设置。多个沟道结构CHS可以例如以六边形网格图案或以Z字形图案设置。三个相邻的沟道结构CHS可以设置在等边三角形的顶点处。连接三个相邻的沟道结构CHS的中心的线段可以形成等边三角形。如图4中所示，三个相邻的沟道结构CHS可以在相对于第一方向D1和第二方向D2倾斜的方向上以第一间隔S1设置。第二方向D2基本垂直于第一方向D1。要理解的是，多个沟道结构CHS的布置不限于图3中示出的布置，并且可以进行各种修改。
在示例性实施例中，狭缝SL设置在多个沟道结构CHS之间。狭缝SL可以以Z字形布置。狭缝SL在水平方向上的尺寸(狭缝SL在第一方向D1上的尺寸和狭缝SL在第二方向D2上的尺寸)可以随着距分隔图案180的距离增大而增大。例如，在示例性实施例中，狭缝SL在水平方向上的尺寸随着狭缝SL变得更远离分隔图案180而增大。在示例性实施例中，狭缝SL形成在栅电极层中。在示例性实施例中，狭缝SL是未填充形成栅电极层的材料的空的空间。在示例性实施例中，每个狭缝SL具有在第一方向D1上彼此面对的第一侧表面和第二侧表面以及在第二方向D2上彼此面对的第三侧表面和第四侧表面。在示例性实施例中，第一侧表面至第四侧表面具有凹进形状。
在示例性实施例中，堆叠结构GS在连接区CNR中形成包括多个台阶层的台阶结构。台阶结构可以通过使堆叠结构GS的多个栅电极层和多个模制绝缘层延伸彼此不同的距离来形成。多个台阶层可以设置在设置有多个接触插塞171的垫区域中。
在示例性实施例中，多个第二虚设沟道结构DCS2被布置为穿透多个台阶层。四个相邻的第二虚设沟道结构DCS2可以设置在四边形形状的顶点处。相邻的四个沟道结构CHS可以设置在四边形形状的顶点处。如图4中所示，四个相邻的第二虚设沟道结构DCS2可以设置为在第一方向D1上具有第二间隔S2并且在第二方向D2上具有第三间隔S3。在示例性实施例中，第二间隔S2和第三间隔S3基本相同。在示例性实施例中，第二间隔S2和第三间隔S3比第一间隔S1宽。
要理解的是，多个第二虚设沟道结构DCS2的布置不限于在这里示出的布置。例如，在示例性实施例中，狭缝SL设置在第二虚设沟道结构DCS2之间。
在示例性实施例中，多个沟道结构CHS被连接到用于读取/写入操作的位线，而多个第一虚设沟道结构DCS1和第二虚设沟道结构DCS2不连接到位线。因此，多个第二虚设沟道结构DCS2可用于支撑连接区CNR中的堆叠结构GS。
在示例性实施例中，多个沟道结构CHS的直径大约等于多个第二个虚设沟道结构DCS2的直径。在示例性实施例中，多个沟道结构CHS的直径小于多个第二个虚设沟道结构DCS2的直径。
图5和图6是根据发明构思的示例性实施例的垂直型存储器装置10的示意性剖视图。图5是沿图3的线I-I'截取的剖视图，图6是沿图3的线II-II'截取的剖视图。
参照图5和图6，在示例性实施例中，垂直型存储器装置10包括基底101、堆叠结构GS、沟道结构CHS、第一虚设沟道结构DCS1和第二虚设沟道结构DCS2。
基底101可以包括半导体材料，诸如以IV族半导体、III-V族化合物半导体或II-VI族化合物半导体为例。堆叠结构GS包括交替堆叠在基底101上的多个栅电极层131和多个模制绝缘层114。多个栅电极层131在基本垂直于基底101的上表面的第三方向D3上堆叠在基底101上。多个栅电极层131在第一方向D1上延伸，并设置在单元阵列区CAR和连接区CNR中。堆叠结构GS在连接区CNR中具有包括多个台阶层的台阶结构。多个栅电极层131在第一方向D1上延伸不同的距离以在连接区CNR中形成台阶结构。
例如，如图5中所示，在示例性实施例中，每个栅电极层131在第一方向D1上完全延伸穿过单元阵列区CAR。即，在单元阵列区CAR中，栅电极层131在第一方向D1上延伸相同的距离，使得其在单元阵列区CAR中不形成台阶结构。一旦栅电极层131延伸到连接区CNR中，栅电极层131在第一方向D1上延伸不同的距离以形成台阶结构。例如，如图5中所示，在示例性实施例中，栅电极层131在连接区CNR中在第一方向D1上(在远离单元阵列区CAR的方向上)延伸的距离随着栅电极层131设置得更靠近基底101而增大。模制绝缘层114也与栅电极层131一起形成台阶结构。
在这里，多个栅电极层131可以被统称为栅电极层131。另外，多个栅电极层131中的最下面的栅电极层131可以被称为栅电极层131的最下部，多个栅电极层131中的最上面的栅电极层131可以被称为栅电极层131的最上部。
栅电极层131和模制绝缘层114一起构成堆叠结构GS。栅电极层131可以包括例如金属、金属氮化物、金属硅化物、多晶硅或其组合。
金属可以包括例如钨(W)、铜(Cu)或铝(Al)。金属硅化物可以是例如包括从钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、钨(W)和钛(Ti)中选择的至少一种金属的硅化物材料以及其组合。栅电极层131分别包括第一导电层131a和第二导电层131b。第二导电层131b覆盖第一导电层131a。第一导电层131a可以包括导电材料，诸如以金属材料、金属硅化物材料、多晶硅或其组合为例。第二导电层131b可以由金属氮化物形成。金属氮化物可以包括例如氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或其组合。模制绝缘层114可以包括例如氧化硅。在示例性实施例中，多个栅电极层131的厚度比多个模制绝缘层114的厚度厚。
要理解的是，多个栅电极层131的数量不限于图5中示出的数量。例如，在示例性实施例中，可以增大构成存储器单元的栅电极层131的数量，以增大垂直型存储器装置10的存储容量。例如，在示例性实施例中，几十到几百个栅电极层131可以堆叠在基底101上。
在示例性实施例中，垂直型存储器装置包括覆盖堆叠结构GS的台阶结构并设置在连接区CNR中的层间绝缘层125。层间绝缘层125可以包括例如氧化硅或低介电材料。低介电材料可以是例如具有比氧化硅的介电常数低的介电常数的绝缘材料。
在示例性实施例中，穿透多个栅电极层131的多个沟道结构CHS设置在单元阵列区CAR中。多个沟道结构CHS的直径可以随着更靠近基底101而逐渐减小。例如，在示例性实施例中，沟道结构CHS的直径随着沟道结构CHS设置得更靠近基底101而逐渐减小。多个沟道结构CHS之间的间隔可以随着更靠近基底101而逐渐变宽。例如，在示例性实施例中，沟道结构CHS之间的间隔随着沟道结构CHS设置得更靠近基底101而逐渐变宽(例如，增大)。在示例性实施例中，狭缝SL在单元阵列区CAR中的多个沟道结构CHS之间形成在多个栅电极层131中。在示例性实施例中，狭缝SL是未填充形成栅电极层131的导电材料的空的空间。在示例性实施例中，狭缝SL被第二导电层131b围绕。围绕狭缝SL的第二导电层131b可以具有表面粗糙度。狭缝SL在垂直方向上的尺寸(狭缝SL在第三方向D3上的尺寸)可以越靠近基底101越小。例如，在示例性实施例中，随着狭缝SL设置得更靠近基底101，狭缝SL在垂直方向上的尺寸更小。在示例性实施例中，设置在最上部的栅电极层131包括具有第一尺寸Ht的最上面的狭缝SL_t，设置在最下部的栅电极层131包括具有第二尺寸Hb的最下面的狭缝SL_b。在示例性实施例中，第一尺寸Ht大于第二尺寸Hb。例如，第一尺寸Ht可以在大约7.5nm与大约11nm之间，第二尺寸Hb可以在大约2.5nm与大约6nm之间。
参照图6，在示例性实施例中，栅电极层131的狭缝SL的垂直尺寸随着距分隔图案180的距离增大而增大。例如，在示例性实施例中，栅电极层131的狭缝SL的垂直尺寸随着相应的栅电极层131设置为更远离分隔图案180而增大。在示例性实施例中，四个狭缝SL在一对分隔图案180之间形成在一个栅电极层131中。在示例性实施例中，靠近分隔图案180的外部狭缝SL_o的垂直尺寸Ho小于靠近第一虚设沟道结构DCS1的内部狭缝SL_i的垂直尺寸Hi。在示例性实施例中，分隔图案180与基底101的杂质区108接触。杂质区108可以掺杂有n型杂质。在示例性实施例中，分隔图案180的宽度可以随着更靠近基底101变得更窄。例如，在示例性实施例中，分隔图案180的宽度随着分隔图案180设置得更靠近基底101而变得更小。
在示例性实施例中，穿透多个栅电极层131的至少一部分的多个第二虚设沟道结构DCS2设置在连接区CNR中。在示例性实施例中，狭缝SL未形成在多个第二虚设沟道结构DCS2之间。在示例性实施例中，在垂直方向上具有比形成在单元阵列区CAR中的狭缝SL小的尺寸的狭缝SL形成在连接区CNR中。
在示例性实施例中，设置在单元阵列区CAR中的多个沟道结构CHS包括外延层151、栅极介电层161、沟道层163、绝缘层165和接触垫167。在示例性实施例中，多个第一虚设沟道结构DCS1和多个第二虚设沟道结构DCS2具有与多个沟道结构CHS相同的堆叠结构。
在示例性实施例中，外延层151设置在沟道层163与基底101之间，并且使沟道层163和基底101电连接。在示例性实施例中，外延层151的上表面的高度大于栅电极层131的最下部的上表面的高度。
外延层151可以通过选择性外延生长工艺形成。外延层151可以包括半导体材料，诸如以单晶硅为例。
在示例性实施例中，栅极介电层161设置在栅电极层131与沟道层163之间。在示例性实施例中，栅极介电层161形成为围绕沟道层163的外表面。在示例性实施例中，栅极介电层161包括顺序地设置在沟道层163的外表面上的隧穿层161a、电荷捕获层161b和阻挡层161c。
隧穿层161a可以包括例如氧化硅。电荷捕获层161b可以包括例如氮化硅。阻挡层161c可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或高介电常数介电材料。高介电常数介电材料可以是例如氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化锆硅(ZrSixOy)、氧化铪(HfO2)、氧化铪硅(HfSixOy)、氧化镧(La2O3)、氧化镧铝(LaAlxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)和氧化镨(Pr2O3)中的任何一种。
在示例性实施例中，沟道层163包括可以被填充有绝缘层165的内部空间。沟道层163可以包括半导体材料，诸如以多晶硅、单晶硅等为例。绝缘层165可以包括绝缘材料，诸如以氧化硅为例。接触垫167可以包括半导体材料，诸如以多晶硅为例。
在示例性实施例中，绝缘层155局部地设置在栅电极层131的最下部与外延层151之间。
图7是示出根据发明构思的示例性实施例的半导体装置的区域的视图。
参照图7，在示例性实施例中，栅电极层131、狭缝SL、栅极介电层161'、沟道层163和模制绝缘层114包括在半导体装置的区域中。栅极介电层161'具有隧穿层161a、电荷捕获层161b以及阻挡层161c1和161c2顺序堆叠在沟道层163上的结构。
与图5的示例性实施例不同，包括在图7的示例性实施例中的栅极介电层161'包括第一阻挡层161c1和第二阻挡层161c2。在这种情况下，第一阻挡层161c1与沟道层163相似地在垂直方向上延伸，第二阻挡层161c2围绕栅电极层131。第一阻挡层161c1可以由例如氧化硅制成，第二阻挡层161c2可以由例如上述高介电常数材料制成。
图8和图9是根据发明构思的示例性实施例的垂直型存储器装置10A的示意性剖视图。图8是对应图5的剖视图，图9是对应图6的剖视图。为了便于说明，将省略对之前参照图5和图6描述的元件的进一步描述，并且描述将主要集中在图8和图9与图5和图6之间的差异。
参照图8和图9，在示例性实施例中，沟道结构CHS'、第一虚设沟道结构DCS1'和第二虚设沟道结构DCS2'不包括外延层151和绝缘层155。因此，在图8和图9的示例性实施例中，沟道层163和栅极介电层161与基底101直接接触。
在示例性实施例中，狭缝SL在垂直方向上的尺寸(狭缝SL在第三方向D3上的尺寸)越接近基底101越小。例如，在示例性实施例中，狭缝SL在垂直方向上的尺寸随着狭缝SL设置得更靠近基底101而更小。另外，在示例性实施例中，狭缝SL在垂直方向上的尺寸随着距分隔图案180的距离增大而增大。例如，在示例性实施例中，狭缝SL在垂直方向上的尺寸随着狭缝SL设置为更远离分隔图案180而增大。
图10是根据发明构思的示例性实施例的垂直型存储器装置10B的示意图。
参照图10，在示例性实施例中，垂直型存储器装置10B包括存储器单元区CELL和外围电路区PERI。存储器单元区CELL设置在外围电路区PERI上。在示例性实施例中，存储器单元区CELL可以设置在外围电路区PERI下方。
在示例性实施例中，存储器单元区CELL包括基底101'、如上参照图6所述交替堆叠在基底101'上的栅电极层131和模制绝缘层114、沟道结构CHS、第一虚设沟道结构DCS1、狭缝SL以及分隔图案180。基底101'可以包括例如多晶硅。
在示例性实施例中，外围电路区PERI包括基体基底301、设置在基体基底301上的电路元件330、接触插塞350和布线360。
在示例性实施例中，元件隔离层310形成在基体基底301中并限定有源区。包含杂质的源/漏区305设置在有源区的一部分上。基体基底301可以包括半导体材料，诸如以IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体为例。
在示例性实施例中，电路元件330包括平面晶体管。在示例性实施例中，电路元件330分别包括电路栅极绝缘层332、间隔物层334和电路栅电极335。源/漏区305设置在基体基底301中位于电路栅电极335的两侧，并用作电路元件330的源区或漏区。
在示例性实施例中，多个外围区绝缘层340设置在基体基底301上的电路元件330上。接触插塞350通过外围区绝缘层340连接到源/漏区305。电信号可以通过接触插塞350施加到电路元件330。在未示出的区域中，接触插塞350也可以连接到电路栅电极335。布线360连接到接触插塞350，并且布置在多个层中。
可以通过首先形成外围电路区PERI然后通过在外围电路区PERI上形成存储器单元区CELL来制造垂直型存储器装置10B。基底101'可以具有与基体基底301基本相同的尺寸，或者可以小于基体基底301。存储器单元区CELL和外围电路区PERI可以在未示出的区域中彼此连接。例如，栅电极层131在第一方向D1上的一端可以电连接到电路元件330。
图11A至图11F是示意性地示出根据发明构思的示例性实施例的制造垂直型存储器装置10的方法的图。图12是示出根据发明构思的示例性实施例的制造垂直型存储器装置的方法的用于沉积工艺的气体注入流程图。
参照图11A，在示例性实施例中，在基底101上形成牺牲层121、模制绝缘层114和层间绝缘层125。
首先在基底101的上表面上形成模制绝缘层114，然后交替地形成牺牲层121和模制绝缘层114。模制绝缘层114的一部分可以具有不同的厚度，并且模制绝缘层114的数量和牺牲层121的数量可以变化。可以由相对于模制绝缘层114具有蚀刻选择性的材料形成牺牲层121。例如，可以由氧化硅和氮化硅中的至少一种制成模制绝缘层114，可以从硅、氧化硅、碳化硅和氮化硅中选择牺牲层121。
形成覆盖牺牲层121和模制绝缘层114的层间绝缘层125。形成划分牺牲层121的一部分和模制绝缘层114的一部分的串绝缘层118。
参照图11B，通过各向异性蚀刻工艺在单元阵列区CAR中形成穿透牺牲层121、模制绝缘层114和层间绝缘层125的沟道孔CHH。可以在连接区中一起形成穿透牺牲层121、模制绝缘层间114和层间绝缘层125的虚设沟道孔。沟道孔CHH延伸到基底101，在基底101的上部形成凹进。沟道孔CHH的直径DH随着更靠近基底101的上表面而减小。例如，在示例性实施例中，沟道孔CHH的直径DH随着沟道孔CHH变得更靠近基底101的上表面而减小。沟道孔CHH之间的间隔随着更靠近基底101的上表面而增大。例如，在示例性实施例中，沟道孔CHH之间的间隔随着沟道孔CHH变得更靠近基底101的上表面而增大。
参照图11C，在单元阵列区CAR中形成沟道结构CHS和第一虚设沟道结构DCS1。
可以在连接区中一起形成第二虚设沟道结构。
首先，在沟道孔CHH的下部上形成外延层151。可以通过使用基底101作为种子执行选择性外延生长(SEG)工艺来形成外延层151。可以由诸如以硅为例的半导体材料形成外延层151。在选择性外延工艺期间，可以用杂质掺杂外延层151。杂质可以是与基底101中的杂质导电类型相同的杂质，或者是与基底101中的杂质导电类型相反的杂质。
形成覆盖沟道孔CHH的侧壁的栅极介电层161。栅极介电层161可以包括例如顺序形成的阻挡层、电荷存储层(电荷捕获层)和隧穿层。可以通过例如气相沉积工艺形成栅极介电层161。
形成在沟道孔CHH中覆盖栅极介电层161的沟道层163。可以由诸如以多晶硅或非晶硅为例的半导体材料制成沟道层163。
然后，形成填充沟槽孔CHH的剩余空间的绝缘层165。在沟道层163上形成接触垫167。可以由诸如以氧化硅为例的绝缘材料形成绝缘层165。接触垫167可以为例如掺杂半导体材料。
参照图11D，通过各向异性蚀刻工艺穿透牺牲层121、模制绝缘层114和层间绝缘层125，从而形成分隔区OP。分隔区OP在第二方向D2上以预定间隔彼此间隔开。分隔区OP延伸到基底101，在基底101的上部上形成凹进。
参照图11E，通过例如湿法蚀刻工艺去除牺牲层121，并且在模制绝缘层114之间形成多个横向开口LP。通过横向开口LP部分地暴露栅极介电层161和外延层151。当牺牲层121是氮化硅并且模制绝缘层114是氧化硅时，可以使用磷酸溶液执行湿法蚀刻工艺。
接下来，通过氧化工艺在单元外延层151的通过横向开口LP暴露的侧壁上形成绝缘层155。例如，可以沿着单元外延层151的侧壁以环形形成绝缘层155。
参照图11F，在横向开口LP中形成栅电极层131，并且在栅电极层131中形成狭缝SL。
栅电极层131可以包括第一导电层131a和第二导电层131b(参见图5)。在形成第二导电层131b之前，可以首先形成第一导电层131a。可以在横向开口LP中沿着模制绝缘层114和沟道结构CHS的侧壁形成第一导电层131a。
可以通过例如CVD工艺形成第二导电层131b。可以用源气体和反应气体同时执行CVD工艺。例如，当由钨(W)制成第二导电层131b时，源气体可以是WF6、WCl6、WCl5、W(CO)6、W(C6H6)2、W(PF3)6、W(烯丙基)4和(1,5-COD)W(CO)4、(C5H5)2WH2中的至少一种。反应气体可以是B2H6、SiH4和H2中的至少一种。
可以通过例如原子层沉积(ALD)工艺形成第二导电层131b。在这种情况下，可以如图12中所示注入用于沉积第二导电层131b的气体。ALD工艺可以包括供应源气体和供应反应气体，并且在每次供应操作之后，可以注入净化气体。操作可以包括一个沉积循环，并且可以重复该沉积循环。
源气体可以包括含有形成第二导电层131b的材料的前体。可以以气态供应前体，或者可以通过使用惰性气体作为载体气体供应前体。反应气体可以是对前体进行氧化或还原的气体。净化气体可以是例如Ar、He、N2等，并且可以去除未被吸取的残留的副产物、源气体和反应气体。例如，当由钨(W)制成第二导电层131b时，源气体可以是WF6、WCl6、WCl5、W(CO)6、W(C6H6)2、W(PF3)6、W(烯丙基)4和(1,5-COD)W(CO)4或(C5H5)2WH2。反应气体可以是B2H6、SiH4和H2中的至少一种。
工艺温度可以例如在大约150℃至大约450℃的范围，工艺压力可以在例如大约1Torr至大约90Torr的范围。工艺温度和工艺压力可以根据源气体的材料而变化。当工艺温度高于或低于上述温度范围时，可能不发生原子层沉积，例如，自限制生长。当工艺压力低于限定的压力范围时，源气体和反应气体之间的反应可能不充分。
可以对通过净化气体的净化进行加强以形成第二导电层131b，使得第二导电层131b包含低浓度的杂质。可以增大净化气体供应时间和/或净化气体供应量。例如，净化气体在供应源气体之后的供应时间(ΔT1)可以比净化气体在供应反应气体之后的供应时间(ΔT2)长。然而，示例性实施例不限于此。
根据示例性实施例，第二导电层131b不包括诸如以氟(F)、氯(Cl)、碳(C)等为例的杂质，或者可以以低浓度包括这些杂质。根据示例性实施例，不存在残留在狭缝SL中的杂质或者以低浓度存在残留在狭缝SL中的杂质。
通过蚀刻工艺去除构成形成在分隔区OP中的栅电极层131的导电材料，使得栅电极层131仅设置在横向开口LP(参见图11E)中。蚀刻工艺可以是例如湿法蚀刻工艺。
在示例性实施例中，可以进一步执行栅电极层131的退火工艺。可以通过退火工艺去除一部分杂质，使得栅电极层131不包含过量的杂质。
再次参照图6，在分隔区OP中形成绝缘层182和分隔图案180。
可以通过沉积绝缘材料以间隔物的形式形成绝缘层182，可以从基底101去除绝缘材料以暴露基底101的上表面。
在绝缘层182中沉积导电材料，执行平坦化工艺以形成分隔图案180。
根据示例性实施例，可以通过在上端字线中形成狭缝以增大上端字线的电阻来改善上端字线与下端字线之间的RC延迟差异。
此外，通过改善上端字线与下端字线之间的RC延迟差异，可以改善编程速度与擦除速度之间的差异。
在本发明构思的示例性实施例中，提供了一种三维(3D)存储器阵列。3D存储器阵列以存储器单元阵列的一个或更多个物理级单片地形成，所述存储器单元阵列具有设置在硅基底上方的有源区和与所述存储器单元的操作相关联的电路，无论此相关联的电路是在此基底上方还是在此基底内。术语“单片”意指阵列的每个级的层直接沉积在该阵列的每个下面的级的层上。在本发明构思的示例性实施例中，3D存储器阵列包括垂直取向的垂直NAND串，使得至少一个存储器单元位于另一存储器单元上。至少一个存储器单元可以包括电荷捕获层。通过引用包含于此的以下专利文献描述了适用于三维存储器阵列的构造，其中，三维存储器阵列被构造为多个级，在级之间共享字线和/或位线：美国第7,679,133号专利；美国第8,553,466号专利；美国第8,654,587号专利；美国第8,559,235号专利；以及美国第2011/0233648号专利公开。
虽然已经参照本发明构思的示例性实施例具体示出并描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离本发明构思的如由权利要求所限定的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。

Claims (20)

1.一种垂直型存储器装置，所述垂直型存储器装置包括：
基底，具有单元阵列区和邻近于单元阵列区的连接区；
栅电极层，堆叠在单元阵列区和连接区上；
第一分隔图案和第二分隔图案，穿透栅电极层；以及
至少五个沟道结构，设置在第一分隔图案与第二分隔图案之间并且在单元阵列区上，所述至少五个沟道结构穿透栅电极层并且包括与第一分隔图案间隔开第一距离的第一沟道结构和与第一分隔图案间隔开第二距离的第二沟道结构，第二距离大于第一距离，
其中，栅电极层具有第一分隔图案与第一沟道结构之间的第一区域和第一沟道结构与第二沟道结构之间的第二区域，
栅电极层在第一区域中包括第一狭缝和围绕第一狭缝的第一栅极金属层，并且在第二区域中包括第二狭缝和围绕第二狭缝的第二栅极金属层，并且
第二狭缝在第二区域中的比例大于第一狭缝在第一区域中的比例。
2.根据权利要求1所述的垂直型存储器装置，其中，在第二区域中第二狭缝与第二栅极金属层的比值大于在第一区域中第一狭缝与第一栅极金属层的比值。
3.根据权利要求1所述的垂直型存储器装置，其中，第二栅极金属层在第二区域中的比例小于第一栅极金属层在第一区域中的比例。
4.根据权利要求1所述的垂直型存储器装置，其中，所述至少五个沟道结构还包括与第一分隔图案间隔开第三距离的第三沟道结构，第三距离大于第二距离，
栅电极层还具有第二沟道结构与第三沟道结构之间的第三区域，
栅电极层在第三区域中包括第三狭缝和围绕第三狭缝的第三栅极金属层，并且
第三狭缝在第三区域中的比例大于第一狭缝在第一区域中的比例。
5.根据权利要求4所述的垂直型存储器装置，其中，在第三区域中第三狭缝与第三栅极金属层的比值大于在第一区域中第一狭缝与第一栅极金属层的比值。
6.根据权利要求4所述的垂直型存储器装置，其中，第三狭缝在第三区域中的比例大于第二狭缝在第二区域中的比例。
7.根据权利要求4所述的垂直型存储器装置，其中，所述至少五个沟道结构还包括与第一分隔图案间隔开第四距离的第四沟道结构，第四距离大于第三距离，
栅电极层还具有第三沟道结构与第四沟道结构之间的第四区域，
栅电极层在第四区域中包括第四狭缝和围绕第四狭缝的第四栅极金属层，并且
第四狭缝在第四区域中的比例大于第一狭缝在第一区域中的比例。
8.根据权利要求7所述的垂直型存储器装置，其中，所述至少五个沟道结构还包括与第一分隔图案间隔开第五距离的第五沟道结构，第五距离大于第四距离，
栅电极层还具有第四沟道结构与第五沟道结构之间的第五区域，
栅电极层在第五区域中包括第五狭缝和围绕第五狭缝的第五栅极金属层，并且
第五狭缝在第五区域中的比例大于第一狭缝在第一区域中的比例。
9.根据权利要求1所述的垂直型存储器装置，所述垂直型存储器装置还包括：
多个虚设沟道结构，设置在第一分隔图案与第二分隔图案之间并且在连接区上，所述多个虚设沟道结构穿透栅电极层，
其中，栅电极层还在连接区中包括虚设狭缝和围绕虚设狭缝的虚设栅极金属层，并且
第二狭缝在第二区域中的比例大于虚设狭缝在连接区中的比例。
10.根据权利要求9所述的垂直型存储器装置，所述垂直型存储器装置还包括：
多个接触插塞，在连接区中连接到栅电极层并设置在所述多个虚设沟道结构之间。
11.根据权利要求1所述的垂直型存储器装置，所述垂直型存储器装置还包括：
外围电路区，设置在基底下方，外围电路区包括基体基底以及设置在基体基底上的电路元件。
12.一种垂直型存储器装置，所述垂直型存储器装置包括：
基底；
栅电极层，堆叠在基底上，栅电极层具有在栅电极层中的多个狭缝；
第一分隔图案和第二分隔图案，穿透栅电极层并且彼此间隔开；以及
至少五个沟道结构，穿透栅电极层并且在第一分隔图案与第二分隔图案之间彼此间隔开，
其中，所述至少五个沟道结构包括与第一分隔图案相邻的第一沟道结构和与第一沟道结构相邻的第二沟道结构，
所述多个狭缝包括第一分隔图案与第一沟道结构之间的第一狭缝和第一沟道结构与第二沟道结构之间的第二狭缝，并且
第二狭缝在栅电极层中的比例大于第一狭缝在栅电极层中的比例。
13.根据权利要求12所述的垂直型存储器装置，其中，所述多个狭缝在栅电极层中的比例随着狭缝设置得更远离第一分隔图案而增大。
14.根据权利要求12所述的垂直型存储器装置，其中，所述多个狭缝是被形成栅电极层的材料围绕的空的空间。
15.根据权利要求12所述的垂直型存储器装置，其中，第一沟道结构设置为最靠近第一分隔图案。
16.根据权利要求12所述的垂直型存储器装置，其中，所述至少五个沟道结构还包括与第二沟道结构相邻的第三沟道结构、与第三沟道结构相邻的第四沟道结构和与第四沟道结构相邻的第五沟道结构，
所述多个狭缝还包括第二沟道结构与第三沟道结构之间的第三狭缝、第三沟道结构与第四沟道结构之间的第四狭缝和第四沟道结构与第五沟道结构之间的第五狭缝，
第三狭缝在栅电极层中的比例大于第一狭缝在栅电极层中的比例，
第四狭缝在栅电极层中的比例大于第一狭缝在栅电极层中的比例，并且
第五狭缝在栅电极层中的比例大于第一狭缝在栅电极层中的比例。
17.根据权利要求12所述的垂直型存储器装置，所述垂直型存储器装置还包括：
外围电路区，设置在基底下方，外围电路区包括基体基底以及设置在基体基底上的电路元件。
18.一种垂直型存储器装置，所述垂直型存储器装置包括：
基底，包括单元阵列区和设置为邻近于单元阵列区的连接区；
多个栅电极层，堆叠在基底上；
多个沟道结构，设置在单元阵列区中，所述多个沟道结构穿透所述多个栅电极层；以及
多个狭缝，在单元阵列区中设置在所述多个栅电极层中，所述多个狭缝中的每个在与基底的上表面垂直的竖直方向上间隔开，并且所述多个狭缝中的每个包括空的空间。
19.根据权利要求18所述的垂直型存储器装置，其中，所述多个狭缝的尺寸随着狭缝设置得更靠近基底而减小。
20.根据权利要求18所述的垂直型存储器装置，所述垂直型存储器装置还包括：
分隔图案，穿透所述多个栅电极层并在基板上沿一个方向延伸，
其中，所述多个狭缝的尺寸随着狭缝设置得更远离分隔图案而增大。
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