CN107017264A - 存储器件 - Google Patents

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Abstract

本公开涉及存储器件。一种存储器件，其包括衬底、多个沟道柱、栅堆叠、层间绝缘层、多个第一沟槽、以及至少一个第二沟槽。衬底包括单元阵列区和连接区。沟道柱在单元阵列区中与衬底的上表面交叉。栅堆叠包括围绕单元阵列区中的构道柱的多个栅电极层。栅电极层在连接区中延伸至不同长度从而形成阶梯式结构。层间绝缘层在栅堆叠上。第一沟槽将栅堆叠和层间绝缘层划分成多个区域。所述至少一个第二沟槽在连接区中的层间绝缘层内并且在第一沟槽之间。

Description

存储器件
技术领域
在此描述的一个或更多个实施方式涉及存储器件。
背景技术
提高存储器件的集成的努力一直在进行。一种具有提高的集成的存储器件是垂直型存储器件。在这种类型的存储器件中，具有垂直晶体管结构的存储单元按堆叠布局布置。
发明内容
根据一种或更多种实施方式，一种存储器件包括：衬底，其包括彼此相邻的单元阵列区和连接区；多个沟道柱，其在单元阵列区中在与衬底的上表面交叉的方向上延伸；栅堆叠，其包括衬底上的多个栅电极层并在单元阵列区中围绕沟道柱，所述栅电极层在连接区中延伸不同的长度从而形成阶梯式结构；层间绝缘层，其在栅堆叠上；多个第一沟槽，其将栅堆叠和层间绝缘层划分成多个区域；以及至少一个第二沟槽，其在连接区中的层间绝缘层中并且在第一沟槽之间。
根据一种或更多种另外的实施方式，一种存储器件包括：单元阵列区，其包括在交叉衬底的上表面的方向上延伸的多个沟道柱和与沟道柱相邻的堆叠在衬底上的多个栅电极层；以及连接区，其与单元阵列区相邻，且包括：连接至延伸不同长度的栅电极层的多个接触插塞，以及至少一个在接触插塞之间的虚设图案部分。
根据一种或更多种另外的实施方式，一种存储器件包括：多个沟道柱，其在与衬底的上表面交叉的方向上延伸；多个栅电极层，其堆叠在衬底上从而围绕沟道柱；多个接触插塞，其连接至栅电极层；多个第一沟槽，其与衬底的上表面交叉并将栅电极层划分成多个区域；以及第二沟槽，其在所述区域中的至少一个内并被布置在接触插塞之间。
根据一种或更多种另外的实施方式，一种存储器件包括：多个沟道柱；栅堆叠，其包括围绕沟道柱并且被布置成在邻近沟道柱的位置形成阶梯式结构的多个栅电极层；层间绝缘层，其在栅堆叠上；多个第一沟槽，其将栅堆叠和层间绝缘层划分成多个区域；以及至少一个第二沟槽，其在对应于阶梯式结构的层间绝缘层中且在第一沟槽之间，其中所述至少一个第二沟槽和第一沟槽具有不同长度。
附图说明
通过参照附图详细描述示例性实施方式，特征将变得对本领域技术人员明显。
图1示出存储器件的一实施方式；
图2示出存储单元阵列的一电路实施方式；
图3示出存储器件的一实施方式；
图4A至图4D示出图3中的存储器件的剖视图；
图5A和图5B示出栅电介质层的一实施方式；
图6示出层间绝缘层和栅堆叠的一实施方式；
图7至图9示出存储器件的另外的实施方式；
图10A至图10G示出用于制造存储器件的方法的一实施方式；
图11示出存储器件的另一实施方式；
图12A和图12B示出存储器件的另一实施方式；
图13示出存储器件的另一实施方式；
图14示出存储装置的一实施方式；
图15示出电子设备的一实施方式；以及
图16示出电子系统的一实施方式。
具体实施方式
图1示出存储器件10的一实施方式，其可以包括存储单元阵列20、驱动电路30、读/写电路40和控制电路50。存储单元阵列20可以包括被排布成多个行和列的多个存储单元。所述存储单元可以通过一条或更多条字线WL、公共源线CSL、串选择线SSL、接地选择线GSL等等被连接到驱动电路30，并且可以通过位线BL被连接到读/写电路40。在一示例实施方式中，一行中的存储单元可以被连接到一条字线WL，一列中的存储单元可以被连接到一条位线。
存储单元阵列20中的存储单元可以被划分成多个存储块。每个存储块可以包括多条字线WL、多条串选择线SSL、多条接地选择线GSL、多条位线BL和至少一条公共源线CSL。
驱动电路30和读/写电路40可以被控制电路50操作。在一示例实施方式中，驱动电路30可以接收外部提供的地址信息ADDR，解码收到的地址信息ADDR，以及选择连接到存储单元阵列的字线WL、公共源线CSL、串选择线SSL或接地选择线GSL中的至少一部分。驱动电路30可以包括用于字线WL、串选择线SSL和公共源线CSL中的每一者的驱动电路。
读/写电路40可以根据来自控制电路50的指令选择连接到存储单元阵列20的位线BL中的至少一部分。读/写电路40可以读取存储在与位线BL的被选择的所述至少一部分连接的存储单元中的数据，或者可以写入存储在与位线BL的被选择的所述至少一部分连接的存储单元中的数据。读/写电路40可以包括例如页面缓冲器、输入/输出缓冲器、数据锁存器的一种或更多种电路。
控制电路50可以响应来自外部源的控制信号CTRL，从而控制驱动电路30和读/写电路40的运行。当存储在存储单元阵列20中的数据被读取时，控制电路50可以控制驱动电路30的操作以向与其中存储有将被读取的数据的存储单元连接的字线WL提供用于读取操作的电压。当用于读取操作的电压被提供给特定的字线WL时，控制电路50可以控制读/写电路40以读取存储在与接收用于读取操作的电压的字线WL连接的存储单元中的数据。
当数据被写至存储单元阵列20时，控制电路50可以例如控制驱动电路30的操作以向与数据将被写至其的存储单元连接的字线WL提供用于写入操作的电压。当用于写入操作的电压被提供给特定字线WL时，控制电路50可以控制读/写电路40以记录数据到与用于写入操作的电压被提供至其的字线WL连接的存储单元。
图2示出存储器件的存储单元阵列的等效电路图的一实施方式。该等效电路图具有存储单元阵列的三维结构。
参照图2，存储单元阵列可以包括多个存储单元串，所述存储单元串包括N个相互串连的存储单元器件MC1至MCn以及与存储单元器件MC1至MCn的末端串连的接地选择晶体管GST和串选择晶体管SST。相互串连的N个存储单元器件MC1至MCn可以分别被连接到字线WL1至WLn，字线WL1至WLn用来选择存储单元器件MC1至MCn的至少一部分。
接地选择晶体管GST可以具有连接到接地选择线GSL的栅极端子和连接到公共源线CSL的源极端子。串选择晶体管SST可以具有分别连接到串选择线SSL的栅极端子和连接到存储单元器件MCn的漏极端子的源极端子。图2示出其中一个接地选择晶体管GST和一个串选择晶体管SST被连接到N个存储单元器件MC1至MCn的结构，其相互串联。在另一实施方式中，多个接地选择晶体管GST或多个串选择晶体管SST可以被连接到N个存储单元器件MC1至MCn。
串选择晶体管SST可以具有连接到位线BL1至BLm的漏极端子。例如，当信号通过串选择线SSL被施加到串选择晶体管SST的栅极端子时，通过位线BL1至BLm施加的信号被传输到相互串联连接的N个存储单元器件MC1至MCn。因此数据读取或写入操作可以被执行。
图3示出存储器件100的一实施方式，图4A至图4D分别是沿图3的线I-I'、II-II'、III-III'和IV-IV'截取的存储器件100的剖视图。(例如，存储器件100的层间绝缘层176被示于图4A至图4D中)
参照图3，存储器件100可以包括单元阵列区CA和连接区CT。连接区CT可以在单元阵列区CA在第一方向例如x方向上的至少一端。在图3中，只有一部分单元阵列区CA被示出。在一种实施方式中，连接区CT可以在单元阵列区CA在x方向上的两端。单元阵列区CA可以相应于图1的存储单元阵列20，且连接区CT可以相应于电连接图1的存储单元阵列20和驱动电路30的区域。
存储器件100可以包括栅堆叠130、沟道柱160、虚设柱160D、虚设沟道柱160S、公共源线180、虚设源线180D和接触插塞191至196(接触插塞190)。术语“虚设”可以指具有与其他部件相同或相似的结构和形状、在存储器件100内不实际起作用、且作为图案存在的构造。因此，电信号不被施加到“虚设”部件上，或“虚设”部件不执行电特定功能。
包括多个栅电极层的栅堆叠可以被公共源线180划分成多个栅堆叠130。栅堆叠130可以在x方向上从单元阵列区CA延伸至连接区CT，并且可以在第二方向例如y方向上通过公共源线180相互间隔开。公共源线180可以在x方向上遍及整个单元阵列区CA和整个连接区CT延伸。
第三绝缘层174可以在公共源线180和栅堆叠130之间。因此公共源线180和栅堆叠130可以彼此电绝缘。栅堆叠130可以被连接区CT内的虚设图案部分划分成两个分开的区域。
虚设图案部分可以包括虚设源线180D和布置在其侧面上的第三绝缘层174。第三绝缘层174可以使虚设源线180D和栅堆叠130彼此电绝缘。虚设源线180D可以例如沿栅堆叠130的在x方向上延伸的虚拟中心线布置。虚设源线180D可以具有在朝着单元阵列区CA的方向上例如在x方向上从连接区CT的边缘整体地延伸的直线形状。在一示例实施方式中，虚设源线180D可以具有在x方向上相互间隔开的多个区域。
在示例实施方式中，虚设图案部分的一端示为在连接区CT的内部。在另一实施方式中，虚设图案部分的一端可以进一步延伸至单元阵列区CA在其一端不与单元阵列区CA内的沟道柱160或虚设沟道柱160S接触的范围内。
公共源线180和虚设源线180D可以在x方向上延伸，并且可以相互平行。公共源线180可以在单元阵列区CA和连接区CT中连续延伸。虚设源线180D可以只在连接区CT中。例如，公共源线180和虚设源线180D可以在x方向上延伸不同的长度。虚设源线180D可以延伸得比公共源线180短。公共源线180和虚设源线180D可以在y方向上具有相同的宽度。根据一示例实施方式，虚设源线180D的宽度可以小于公共源线180的宽度。
虚设源线180D可以被布置于在y方向上离栅堆叠130的边缘或离两条公共源线180相同距离处。
公共源线180之间的栅堆叠130中的沟道柱160可以在单元阵列区CA中在x方向上被布置成8个柱。在另一实施方式中，沟道柱160可以在x方向上被布置成不同数量的柱，例如12个柱、14个柱、16个柱等等。在连接区CT中公共源线180之间的栅堆叠130中的接触插塞190可以在x方向上例如成4个柱。
此外，在连接区CT中公共源线180之间的栅堆叠130中的虚设柱160D可以例如在x方向上成4个柱。虚设柱160D可以在接触插塞190之间与接触插塞190成一直线。在另一实施方式中虚设柱160D可以具有不同的排布。虚设柱160D可以基于栅堆叠130的在x方向上延伸的虚拟中心线(或另一条参照线)相互对称。
参照图3和图4A，存储器件100可以进一步包括衬底101、在衬底101上被堆叠成在第三方向(例如z方向)上彼此间隔开从而在其上形成栅堆叠130的栅电极层131至136。存储器件100可以进一步包括与栅电极层131至136交替堆叠的多个模型绝缘层(moldinsulating layer)121至127(模型绝缘层120)，以及栅电介质层150。层间绝缘层176可以在栅堆叠130之上。
衬底101可以具有在x方向和y方向上延伸的上表面。衬底101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅-锗。衬底101可以是例如块体晶片或外延层。
再参照图2，栅电极层131至136中的每个可以形成接地选择晶体管GST、多个存储单元MC1至MCn和串选择晶体管SST的栅。栅电极层中的部分栅电极层132至135可以被延伸从而形成字线WL1至WLn，并且可以被共同连接在x方向和y方向上彼此相邻的存储单元串的预定单元中。在图3至图4D的示例实施方式中，作为一示例共6个栅电极层131至136被布置。在另一实施方式中，形成存储单元MC1至MCn的栅电极层的数量可以依例如存储器件100的存储容量而不同。例如，形成存储单元MC1至MCn的栅电极层的数量可以是60层或更多。
接地选择晶体管GST的栅电极层131可以在x方向上延伸以形成接地选择线GSL。串选择晶体管SST的栅电极层136可以在x方向上延伸以形成串选择线SSL。例如，串选择晶体管SST的栅电极层136可以在y方向上在彼此相邻的存储单元串中被划分成多个区域从而形成不同的串选择线SSL。
参照图3，串选择晶体管SST的形成一个栅堆叠130的栅电极层136可以被线隔离区SC划分成多个彼此电隔离的区域。在这种情况下，第二绝缘层173可以在线隔离区SC的内部，如例如图4A中所示。根据一示例实施方式，串选择晶体管SST的栅电极层136可以在y方向上在彼此相邻的存储单元串中以各种各样的形式被划分。
在一示例实施方式中，用于串选择晶体管SST的栅电极层136的数量和用于接地选择晶体管GST的栅电极层131的数量可以分别是两个或更多，并且其结构可以与存储单元MC1至MCn的栅电极层132至135的结构不同。
栅电极层131至136可以包括多晶硅、金属硅化物材料或金属材料。金属硅化物材料可以是例如从钴(Co)、镍(Ni)、铪(Hf)、铂((Pt)、钨(W)和钛(Ti)中选出的金属硅化物材料。金属材料可以是包括例如钨(W)的材料。栅电极层131至136可以进一步包括扩散阻挡层。例如，扩散阻挡层可以包括钨氮化物(WN)、钽氮化物(TaN)和钛氮化物(TiN)中的至少一种。
模型绝缘层121至127(模型绝缘层120)可以被布置在栅电极层131至136之间。模型绝缘层121至127可以在z方向上彼此间隔开，并且可以例如按类似于栅电极层131至136的方式在x方向上延伸。各模型绝缘层121至127可以在x方向上延伸预定的长度，例如与各模型绝缘层121至127之下与其相邻的各栅电极层131至136相同的长度。模型绝缘层120可以包括绝缘材料，例如硅氧化物或硅氮化物。
沟道柱160可以在单元阵列区CA中，穿过模型绝缘层121至127和栅电极层131至136，并在垂直于衬底101的上表面的z方向上延伸。单个存储单元串可以基于沟道柱160中的每个构造。沟道柱160可以在x方向和y方向上彼此规则地间隔开。
单元阵列区CA中的沟道柱160中的每个可以具有包括漏极垫(drain pad)165、漏极垫165之下的沟道140、在沟道140外面的栅电介质层150、在沟道140之内的第一绝缘层172和沟道140之下的外延层145的结构。沟道140可以分别具有柱形并且可以在垂直于衬底101的上表面的z方向上延伸。
沟道140可以形成为围绕内部的第一绝缘层172的环形或通心粉形状。在另外的实施方式中，沟道140可以具有不同的形状，例如不含第一绝缘层172的棱柱形或圆柱形。沟道140被示为垂直于衬底101。在另一实施方式中，随着长径比增加，沟道140可以具有倾斜的侧表面，其例如在朝着衬底101的方向上变得越来越窄。
沟道140可以与外延层145的上表面接触，并且可以通过外延层145电连接到衬底101。沟道140可以包括半导体材料，诸如多晶硅或单晶硅。半导体材料可以是未掺杂材料或包括p型杂质或n型杂质的材料。外延层145可以包括诸如单晶硅的半导体材料。栅绝缘层158可以被设置在外延层145和栅电极层131之间。
栅电介质层150可以在栅电极层132至136和沟道140之间。如图4A的放大图所示，栅电介质层150可以包括从沟道140起被顺序堆叠的隧穿层152、电荷存储层154和阻挡层156。
隧穿层152允许电荷以F-N隧穿法隧穿至电荷存储层。隧穿层152可以包括例如硅氧化物。电荷存储层154可以被提供作为电荷俘获层或浮栅导电层。例如，电荷存储层154可以包括电介质材料、量子点或纳米晶体。量子点或纳米晶体可以由导电材料例如金属或半导体的微粒形成。阻挡层156可以包括高介电常数(高k)电介质物质，例如相比硅氧化物膜具有更高介电常数的电介质物质。栅电介质层150的结构的示例将参照图5A和图5B进行描述。
在存储单元串的上端，漏极垫165可以覆盖第一绝缘层172的上表面，并且可以被电连接到沟道140。漏极垫165可以包括例如掺杂的多晶硅。漏极垫165可以充当串选择晶体管SST(例如参照图2)的漏区。此外，漏极垫可以在其上部被电连接到位线BL1至BLm(例如参照图2)。
虚设柱160D和虚设沟道柱160S可以在如例如参照图10E描述的制造存储器件100的工序中支撑模型绝缘层120。连接区CT中的虚设柱160D可以具有与单元阵列区CA中的沟道柱160相同的结构。虚设沟道柱160S可以在线隔离区SC的内部并且可以具有与沟道注160相同的结构。
参照图3、图4B和图4D，公共源线180和虚设源线180D可以分别从衬底101内部的掺杂区105和虚设掺杂区105D的上表面向上延伸。第一沟槽WC可以形成在掺杂区105之上，以在z方向上穿过层间绝缘层176、栅堆叠130和模型绝缘层120。第一沟槽WC可以在x方向上遍及整个单元阵列区CA和连接区CT延伸。公共源线180可以形成在第一沟槽WC内部。
第二沟槽H可以形成在虚设掺杂区105D上，以在z方向上穿过层间绝缘层176、栅堆叠130和模型绝缘层120。第二沟槽H可以在连接区CT中在x方向上延伸。虚设源线180D可以形成在第二沟槽H内部。在x方向上第二沟槽H的长度可以小于第一沟槽WC的长度。
公共源线180和虚设源线180D可以通过第三绝缘层174与栅堆叠130隔开。公共源线180和虚设源线180D可以在衬底101上，并且可以在z方向上延伸而比最上面的栅电极层136更高。因此，在一种实施方式中，公共源线180和虚设源线180D的高度可以大于栅堆叠130的厚度。
公共源线180可以被布置成例如与栅堆叠130一对一对应。例如，栅堆叠130中的每个被提供有一个公共源线180。公共源线180和虚设源线180D可以包括导电材料，例如钨(W)、铝(Al)或铜(Cu)。在示例实施方式中，虚设源线180D可以按与公共源线180相同的工艺形成，从而可以具有与公共源线180相同的结构。在一示例实施方式中，虚设源线180D可以按与公共源线180不同的工艺形成，从而可以具有与公共源线180不同的结构。
虚设源线180D可以在公共源线180之间，并且可以在连接区CT中的层间绝缘层176内部在x方向上延伸。公共源线180之间的层间绝缘层176可以通过包括公共源线180之间的虚设源线180D和第三绝缘层174的虚设图案部分在连接区CT内部被划分成多个区域。连接区CT内部在公共源线180之间的栅电极层131至136和模型绝缘层120可以被虚设图案部分划分成多个区域。
为了增大存储器件100的存储容量，可以增加堆叠在衬底101上的栅电极层的数量(例如至60层或更多)，以及可以增加单元阵列区CA中沟道柱160的数量，从而增大栅电极层的宽度。因此，可以增大连接区CT中公共源线180之间的层间绝缘层176的体积。例如，靠近连接区CT的边缘区域，层间绝缘层176的体积可以更大程度地增大。
层间绝缘层176的收缩可以在制造过程期间出现。由于层间绝缘层176的收缩导致的应力，层间绝缘层176和公共源线180之间的分层可以在连接区CT的边缘区域中出现。金属源气体可以在后续的互连工序期间通过由分层产生的间隙扩散。这些问题可以导致存储器件的可靠性和擦除特性上的缺陷。
根据示例实施方式，层间绝缘层176在连接区CT的边缘区域中被划分成多个区域。这可以释放或减小归因于制造过程期间层间绝缘层176的收缩的应力。因此，在连接区CT的边缘区域中可以防止该分层。此外，存储器件的可靠性和擦除特性可以被提高。
参照图3和图4C，栅堆叠130可以在连接区CT中延伸不同的长度从而形成阶梯式结构。堆叠在衬底101上的栅电极层131至136可以在单元阵列区CA中围绕沟道柱160，并且可以在连接区CT中在x方向上延伸不同长度从而形成阶梯式结构。作为栅电极层131至136中处于相对低位置的栅电极层相比处于相对高位置的栅电极层延伸更长的预定长度的结果，该阶梯式结构可以被形成。栅绝缘层158可以设置在外延层145和栅电极层131之间。
通过形成这样的阶梯式结构，多个接触插塞190可以被分别连接到栅电极层131至136。由于阶梯式结构，接触插塞190可以穿过层间绝缘层176和各模型绝缘层120从而连接至栅电极层131至136。接触插塞190可以包括导电材料，例如钨(W)。接触插塞190之间的虚设柱160D可以穿过层间绝缘层176、模型绝缘层120和栅电极层130，并延伸至衬底101。
图5A和图5B是栅电介质层的一实施方式的剖视图，并包括与图4A的放大图相应的区域。
图5A示出存储单元串的栅电极层136、栅电介质层150a、沟道140和第一绝缘层172。栅电介质层150a可以具有堆叠结构，在该堆叠结构中从沟道140起隧穿层152a、电荷存储层154a和阻挡层156a被顺序堆叠。形成栅电介质层150a的层的相对厚度可以随不同的实施方式而变化。
例如，栅电介质层150a可以被布置为允许隧穿层152a、电荷存储层154a和阻挡层156a以与图4A的示例实施方式不同的方式围绕栅电极层136。
隧穿层152可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、铝氧化物(Al2O3)和锆氧化物(ZrO2)中的至少一种。
电荷存储层154可以是电荷俘获层或浮栅导电膜。
阻挡层156a可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)或高介电常数电介质材料。高介电常数电介质材料可以是铝氧化物(Al2O3)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、钇氧化物(Y2O3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSixOy)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和镨氧化物(Pr2O3)中的一种。
图5B示出存储单元串的栅电极层136、栅电介质层150b、沟道140和第一绝缘层172。栅电介质层150b可以具有堆叠结构，该堆叠结构中从沟道140起隧穿层152b、电荷存储层154b以及阻挡层156b1和156b2被顺序堆叠。
例如，在根据示例实施方式的栅电介质层150b的情况下，阻挡层可以按与图4A和图5A中的示例实施方式不同的方式包括两层，例如第一和第二阻挡层156b1和156b2。第一阻挡层156b1可以以类似沟道140的方式竖直延伸，第二阻挡层156b2可以围绕栅电极层136。与第二阻挡层156b2相比第一阻挡层156b1可以是例如相对低介电常数层，例如第二阻挡层156b2可以是高介电常数层。在这种情况下，第一阻挡层156b1可以在第二阻挡层156b2的侧面。因此，随着诸如势垒高度的能带被调整，存储器件的特性(例如擦除特性)可以被改善。
图6示出层间绝缘层和栅堆叠的一实施方式。参照图6，栅堆叠130可以包括栅电极层131至136，并且层间绝缘层176可以在栅堆叠130上。
最上面的栅电极层136可以在单元阵列区CA和连接区CT两者之中被划分成两个彼此间隔开的区域。下部的栅电极层131至135在单元阵列区CA中分别被形成为具有单一区域的单一层，并且可以分别在连接区CT中被第二沟槽H分隔成第一和第二区域130F和130S。层间绝缘层176可以在连接区CT中被第二沟槽H划分成两个区域。如以上参照图3所述，包括虚设源线180D的虚设图案部分可以在第二沟槽H中。
在一示例实施方式中，当第二沟槽H的长度在x方向上被形成为更短时，一些栅电极层例如134和135可以在单元阵列区CA和连接区CT中被分别形成为具有单一区域的单一层。
在一示例实施方式中，包括第二沟槽H的栅电极层131至135的数量可以被任意选择，并且包括第二沟槽H的栅电极层131至135可以从最下面的栅电极层131起被顺序选择，最下面的栅电极层131在连接区CT中最大程度地纵向延伸。
图7至图9示出存储器件的另外的实施方式。
参照图7，存储器件100A可以包括栅堆叠130、沟道柱160、虚设柱160D、虚设沟道柱160S、公共源线180、虚设源线180Da和接触插塞191至196(接触插塞190)。
在示例实施方式中，设置在连接区CT中的虚设源线180Da的布置与图3的示例实施方式相比可以不同。除虚设源线180Da外，其余特征可以与图3的示例实施方式相同。
在示例实施方式中，两条虚设源线180Da可以在公共源线180之间。两条虚设源线180Da可以基于栅堆叠130的在x方向上延伸的虚拟中心线(或其它参照线)被对称布置。虚设源线180Da可以被分别布置成与至彼此相比更靠近公共源线180。虚设源线180Da可以比公共源线180延伸至更短的程度。
参照图8，存储器件100B可以包括栅堆叠130、沟道柱160、虚设柱160D、虚设沟道柱160S、公共源线180、虚设源线180Db和接触插塞191至196(接触插塞190)。在示例实施方式中，与图3的示例实施方式相比，虚设源线180Db在连接区CT中的布置是不同的。除虚设源线180Db外，其余特征可以与图3的示例实施方式中相同。
在示例实施方式中，三条虚设源线180Db可以在公共源线180之间。三条虚设源线180Db可以基于栅堆叠130的在x方向上延伸的虚拟中心线(或其它参照线)对称布置。中间的虚设源线180Db可以在栅堆叠130的在x方向上的虚拟中心线上。中间的虚设源线180Db的长度可以大于两侧的虚设源线180Db的长度。
在一种实施方式中，中间的虚设源线180Db的长度可以小于两侧的虚设源线180Db的长度。三条虚设源线180Db的长度可以彼此相同。
参照图9，存储器件100C可以包括栅堆叠130、沟道柱160、虚设柱160D、虚设沟道柱160S、公共源线180、虚设源线180Dc和接触插塞191至196(接触插塞190)。在示例实施方式中，连接区CT中虚设源线180Dc的布置与图3的示例实施方式相比是不同的。除虚设源线180Dc外，其余特征可以与图3的示例实施方式中相同。
在示例实施方式中，三条虚设源线180Dc可以在公共源线180之间。三条虚设源线180Dc可以基于栅堆叠130的在x方向上延伸的虚拟中心线(或其它参照线)对称布置。中间的虚设源线180Dc可以在栅堆叠130的在x方上延伸的虚拟中心线(或其它参照线)上。
虚设源线180Dc可以在从连接区CT的边缘朝向单元阵列区CA的方向上具有不连续的直线形状。虚设源线180Dc的断开的长度可以彼此相同或不同。在一种实施方式中，中间的虚设源线180Dc可以具有完整延伸的直线形状，且两侧的虚设源线180Dc可以具有不连续的直线形状。在一种实施方式中，中间的虚设源线180Dc可以具有不连续的直线形状，且两侧的虚设源线180Dc可以具有完整延伸的直线形状。
参照图3、图7、图8和图9，上述示例实施方式可以以各种各样的形式被组合或修改。
图10A至图10G示出用于制造存储器件的方法的实施方式中的各种各样的阶段，该存储器件例如可以相应于图3至图4D的示例实施方式。
参照图10A，牺牲层111至116(牺牲层110)和模型绝缘层120可以被交替堆叠在衬底101上。在图10A中，模型绝缘层120和牺牲层110可以从作为起始的第一模型绝缘层121起被交替堆叠在衬底101上。
牺牲层110可以例如由可以相对于模型绝缘层120有蚀刻选择性地被蚀刻的材料形成。例如，牺牲层110可以由在蚀刻牺牲层110的操作期间可以被蚀刻同时显著减轻模型绝缘层120的蚀刻的材料形成。在一种实施方式中，模型绝缘层120可以包括硅氧化物膜和硅氮化物膜中的至少一种。牺牲层110可以由与模型绝缘层120不同的材料形成，并且可以包括例如硅膜、硅氧化物膜、硅碳化物膜或硅氮化物膜。
如上所示，在一示例实施方式中，模型绝缘层120的厚度可以不全都相同。模型绝缘层120中的最下面的模型绝缘层121可以被形成为相对薄，最上面的模型绝缘层127可以被形成为相对厚。然而，在另一实施方式中模型绝缘层120和牺牲层110的厚度可以不同。在另外的实施方式中形成模型绝缘层120和牺牲层110的膜的数量可以不同。
参照图10B，被交替堆叠在衬底101上的牺牲层110和模型绝缘层120被蚀刻以制备具有阶梯式结构S的连接区。阶梯式结构S的各阶梯层可以提供被连接到接触插塞的焊盘区域。
为了形成阶梯式结构S，预定的掩模层被形成在提供在衬底101上的牺牲层110和模型绝缘层120的堆叠上。被掩模层暴露的牺牲层110和模型绝缘层120可以被蚀刻。掩模层可以被修剪以形成具有预定尺寸的单元，并且蚀刻牺牲层110和模型绝缘层120的被掩模层暴露的部分的工艺可以被反复进行以形成阶梯式结构S。
在示例实施方式中，一个牺牲层110和一个模型绝缘层120形成一对，其可以在x方向上延伸相同的长度。然而，最下面的模型绝缘层121可以延伸与最下面的牺牲层111相同的长度。
参照图10C，在覆盖牺牲层110和模型绝缘层120的层间绝缘层176被形成后，穿过牺牲层110和模型绝缘层120的沟道柱160和虚设柱160D可以被形成。
首先，层间绝缘层176可以被形成以覆盖阶梯式结构S。然后，成穿过牺牲层110和模型绝缘层120的孔的形式的开口可以被形成。开口可以在z方向上延伸至衬底101。开口可以例如通过牺牲层110和模型绝缘层120的各向异性蚀刻被形成。
当包括两种不同种类的膜的堆叠结构被蚀刻时，开口的侧壁可以不垂直于衬底101的上表面。例如，朝着衬底101的上表面，开口的宽度可以减小。开口可以被过度蚀刻，从而凹陷区域可以以预定的深度被形成在衬底101的上表面中。
外延层145可以利用选择性外延生长(SEG)在开口之下的衬底101上被形成为具有预定的高度。外延层145的上表面高度可以高于最下面的栅电极层131的上表面高度。
接着，栅电介质层150可以被形成，并且沟道140可以形成在开口内部。
接着，填充开口的第一绝缘层172和提供在第一绝缘层172上的漏极垫165可以被形成。
在牺牲层110和模型绝缘层120的阶梯式结构S中，虚设柱160D可以被形成以穿过阶梯式结构S。虚设柱160D利用与包括沟道140、隧穿层152、电荷存储层154和漏极垫165的沟道柱相同的工艺形成，因此具有与沟道柱相同的结构。
在一示例实施方式中，图4A中的第二绝缘层173或与其相应的结构可以在图10C的工序中被形成。
参照图10D，在其中布置有沟道柱160的单元阵列区CA(例如参照图3)中和在其中布置有虚设柱160D的连接区CT(例如参照图3)中，第一沟槽WC可以被形成以将包括牺牲层110和模型绝缘层120的模型堆叠和层间绝缘层176划分成在y方向上彼此间隔开预定间隔的多个区域。此外，在连接区CT中，第二沟槽H可以被形成以局部地将被第一沟槽WC划分的模型堆叠和层间绝缘层176划分成在y方向上彼此间隔开的多个区域。
在第一沟槽WC和第二沟槽H被形成之前，上绝缘层178被额外地形成在层间绝缘层176和漏极垫165上，从而防止漏极垫165、漏极垫165之下的沟道140等等被损伤。
第一沟槽WC可以允许衬底101在沟道柱160之间和虚设柱160D之间被暴露。第二沟槽H可以允许衬底101在虚设柱160D之间被暴露。第一沟槽WC可以是例如在x方向上延伸的直线形沟槽。作为结果，多个彼此隔开的模型堆叠可以被定义。
模型堆叠的牺牲层110通过后来的工艺以栅电极层替换，从而形成多个栅堆叠。在x方向上延伸的第二沟槽H可以在连接区CT(例如参照图3)中在由第一沟槽WC界定的模型堆叠内与第一沟槽WC一起形成。第二沟槽H可以通过单个蚀刻工艺与第一沟槽WC一起被形成。第二沟槽H可以具有例如在与第一沟槽WC相同的方向上延伸的直线形式。第二沟槽H的在x方向上延伸的长度可以短于第一沟槽WC的在x方向上延伸的长度。公共源线180(例如参照图3)和虚设源线180D可以在后来的工序中分别形成在被第一沟槽WC和第二沟槽H暴露的衬底101上。
第一沟槽WC和第二沟槽H可以通过利用光刻工艺形成掩模层以及通过各向异性蚀刻牺牲层110和模型绝缘层120的堆叠来形成。
参照图10E，通过第一沟槽WC和第二沟槽H暴露的牺牲层110可以通过蚀刻工艺被去除，从而在模型绝缘层120之间形成多个侧开口LT。沟道柱160的侧壁的一部分可以通过侧开口LT暴露。
在此工序中，因为虚设柱160D以预定的间隔被形成在由阶梯式结构提供的焊盘区域中，从而模型绝缘层120可以被稳定地支撑，以在牺牲层110被去除后不弯曲。
参照图10F，栅电极层131至136可以被形成在侧开口LT内部。公共源线180和虚设源线180D可以被分别形成在第一沟槽WC和第二沟槽H内部。
在栅电极层131至136被形成之前，栅绝缘层158可以被形成在通过侧开口LT暴露的外延层145上。栅电极层131至136可以包括多晶硅、金属硅化物材料或金属材料。金属硅化物材料例如可以是如钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、钨(W)或钛(Ti)的金属的硅化物材料。金属材料可以包括例如钨(W)。栅电极层131至136可以进一步包括扩散阻挡层，该扩散阻挡层例如可以包括钨氮化物(WN)、钽氮化物(TaN)和钛氮化物(TiN)中的至少一种。
为了只在侧开口LT内部形成栅电极层131至136，第一沟槽WC和第二沟槽H中的形成栅电极层131至136的材料可以通过额外的工艺被去除。然而，这样的工艺可以在随后的工序中被进行。
接下来，杂质被注入被第一沟槽WC和第二沟槽H暴露的衬底101中，从而掺杂区105和105D可以被形成。
接着，第三绝缘层174被形成在第一沟槽WC和第二沟槽H的侧壁上，公共源线180和虚设源线180D可以被分别形成。公共源线180和虚设源线180D可以在工序中被同时形成，因此可以包括相同的材料。公共源线180和虚设源线180D可以包括导电材料，例如可以包括钨(W)、铝(Al)或铜(Cu)。公共源线180和虚设源线180D可以被布置在衬底101上，并且可以向上延伸超过最上面的栅电极层136的上部高度。
在一示例实施方式中，掺杂区105和105D也可以在第三绝缘层174形成之后被形成，并且可以被形成为包括高浓度区和在高浓度区两端的低浓度掺杂区。
参照图10G，分别连接到栅电极层131至136的接触插塞190可以被形成在焊盘区域中。
在连接到栅电极层131至136的开口被预先形成后，通过蚀刻层间绝缘层176和上绝缘层178，导电材料被沉积以形成接触插塞190。开口也可以通过蚀刻栅电极层131至136的至少一部分被形成。
图11示出存储器件的另一实施方式，其可以包括被垂直布置的单元区CELL和外围电路区PERI。单元区CELL可以相应于其中布置图1中的存储单元阵列20的区域。外围电路区PERI可以相应于其中布置图1中的驱动电路30或类似物的区域。单元区CELL可以在外围电路区PERI上。在一示例实施方式中，单元区CELL也可以在外围电路区PERI下。
单元区CELL可以具有与图10G中的结构相同的结构。因此，参照图10G的描述可以适用于单元区CELL。然而，衬底101可以与底部衬底201尺寸相同或小于底部衬底201。衬底101可以例如由多晶硅形成或者可以在由非晶硅形成后被单晶化。在另一实施方式中单元区CELL可以具有不同的结构。
外围电路区PERI可以包括底部衬底201、在底部衬底201上的电路器件230、接触插塞240和互连线250。底部衬底201可以具有在x和y方向上延伸的上表面。底部衬底201可以包括限定有源区的器件间隔层210。包括杂质的掺杂区205可以在有源区的一部分中。底部衬底201可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。
电路器件230可以包括平面晶体管。每个电路器件230可以包括电路栅绝缘层232、间隔层235和电路栅电极234。在电路栅电极234的两侧在底部衬底201之内的掺杂区205可以充当电路器件230的源区或漏区。在另一实施方式中，电路器件230的晶体管可以与平面晶体管不同。
外围区绝缘层260可以覆盖底部衬底201上的电路器件230。
接触插塞240可以被连接到掺杂区205。电信号可以通过接触插塞240被施加到电路器件230上。接触插塞可以在预定的区域中被连接到电路栅电极234。互连线250可以被连接到接触插塞240并且可以包括多个层。
单元区CELL和外围电路区PERI可以在预定区域中相互连接。例如，栅电极130的在x方向上的一端可以被电连接到电路器件230.
图12A示出存储器件的另一实施方式的剖视图，其例如相应于图4A，除了图12A中的结构具有与图4A的沟道柱不同的沟道柱160'外。
参照图12A和图12B，存储器件可以进一步包括衬底101、在衬底101上堆叠成沿z方向彼此间隔开从而形成栅堆叠130的栅电极层131至136、与栅电极层131至136交替堆叠的多个模型绝缘层121至127(模型绝缘层120)和栅电介质层150。层间绝缘层176可以在栅堆叠130上。
沟道柱160'可以在单元阵列区CA(例如参照图3)中，可以穿过模型绝缘层121至127和栅电极层131至136，并且可以在垂直于衬底101的上表面的z方向上延伸。一个存储单元串可以以每个沟道柱160'为基础。沟道柱160'可以在x和y方向上彼此规则地间隔开。
每个沟道柱160'可以具有包括漏极垫165、漏极垫165之下的沟道140、沟道140外侧的栅电介质层150和沟道140的内侧的第一绝缘层172的结构。在本示例实施方式中，与图4A中的结构不同，沟道140之下的外延层可以不被形成。因此，沟道140可以与衬底101直接接触并被电连接到衬底。沟道140可以包括半导体材料(例如多晶硅或单晶硅)，并且半导体材料可以是非掺杂材料或包含p型或n型杂质的材料。
多个虚设柱160D'可以在连接区CT(例如参照图3)中并且可以具有与沟道柱160'相同的结构。就是说，外延层可以不被形成在沟道140之下，并且沟道140可以与衬底101直接接触并与其电连接。
图13示出存储器件的另一实施方式的剖视图，其例如对应于图4A。
参照图13，存储器件可以进一步包括衬底101、在衬底101上堆叠成沿z方向彼此间隔开从而形成栅堆叠130的栅电极层131至136、与栅电极层131至136交替堆叠的多个模型绝缘层121至127和栅电介质层150。层间绝缘层176可以在栅堆叠130上。栅堆叠130可以在y方向上被第三绝缘层174划分成多个区域。
多个沟道柱160"可以在单元阵列区CA(例如参照图3)中，并且可以在垂直于衬底101的上表面的z方向上延伸，并且可以穿过模型绝缘层121至127和栅电极层131至136。沟道柱160"可以在x和y方向上规则地彼此间隔开。每个沟道柱160"可以具有包括漏极垫165、漏极垫165之下的沟道140、在沟道140的外侧的栅电介质层150和在沟道140的内侧的第一绝缘层172的结构。
在一种示例实施方式中，存储器件可以进一步包括在最下面的模型绝缘层121之下的水平部分SP和在水平部分SP之外的水平填充层107。
水平部分SP可以被连接到沟道柱160"并且可以在衬底101上平行于衬底101的上表面。水平部分SP可以具有包括在至少两个或更多个沟道柱160"之间并被连接到所述至少两个或更多个沟道柱160"的平板的结构。在不同的实施方式中，被水平部分SP连接的沟道柱160"的数量可以不同。在一示例实施方式中，水平部分SP可以在衬底101之内。
水平部分SP可以由沟道140和栅电介质层150形成。例如，随着沟道140和栅电介质层150在水平方向上从沟道柱160"延伸，水平部分SP可以被形成。栅电介质层150可以在水平部分SP的下表面和侧表面上。水平部分SP的内部可以以沟道140填充。在另外的实施方式中，水平部分SP内沟道区140和栅电介质层150的布置可以不同。
水平填充层107可以在水平部分SP之外靠着水平部分SP水平地布置。例如，水平填充层107和水平部分SP可以形成平行于衬底101的上表面的一个层。水平填充层107可以包括导电材料，例如半导体材料。在一示例实施方式中，水平填充层107可以被省略。在这种情况下，水平部分SP可以延伸至包含水平填充层107的区域。
在示例实施方式中，沟道柱160"的一部分可以被连接到在其上部的位线。沟道柱160"的一部分可以被连接到将接收与施加到位线的信号不同的电信号的互连线(例如公共源线)。
图14示出存储装置1000的一实施方式，其可以包括用于与主机通信的控制器1010和用于存储数据的存储器1020-1、1020-2和1020-3。存储器1020-1、1020-2和1020-3中的每个可以包括根据上述实施方式中的任何实施方式的存储器件。
用于与控制器1010通信的主机可以被提供为其中安装存储装置1000的各种各样的电子装置。例如，主机可以是智能手机、数码相机、台式计算机、膝上型计算机、媒体播放器等等。通过接收从主机发送的数据写入或读出请求，控制器1010可以在存储器1020-1、1020-2和1020-3上存储数据或产生用于从存储器1020-1、1020-2和1020-3读取数据的指令CMD。
如图14所示，在存储装置1000内，一个或更多个存储器1020-1、1020-2和1020-3可以相互并行地连接到控制器1010。因为多个存储器1020-1、1020-2和1020-3被并行地连接到控制器1010，所以具有大容量的存储装置1000以及因而例如固态驱动器(SSD)可以被实现。
图15示出电子装置2000的一实施方式，其可以包括通信单元2010、输入单元2020、输出单元2030、存储器2040和处理器2050。通信单元2010可以包括例如有线/无线通信模块，并且可以包括无线因特网模块、局域通信模块、GPS模块、模块通信模块等等。通信单元2010中的有线/无线通信模块可以被连接到外部通信网络以按照各种各样的通信标准发送和接收数据。
输入单元2020是被提供来允许用户控制电子装置2000的运行的模块，并且例如可以包括机械开关、触摸屏、声音识别模块等等。此外，输入单元2020可以包括以轨迹球、激光笔或类似物的方式操作的鼠标或者手指鼠标装置，并且可以进一步包括各种各样的传感器模块以允许用户用其输入数据。
输出单元2030可以以音频或视频的形式输出被电子装置2000处理的信息，并且存储器2040可以在其内存储用于处理和控制处理器2050的程序或数据或类似物。存储器2040可以包括根据上述实施方式中的任何实施方式的一个或更多个存储器件。为了存储或取回数据，处理器2050可以根据所需的操作向存储器2040发送指令。
存储器2040可以被嵌入在电子装置2000中或者可以通过单独的接口与处理器2050通信。当存储器通过单独的接口与处理器2050通信时，处理器2050可以通过诸如SD、SDHC、SDXC、微型SD(MICRO SD)、USB等的各种各样的接口标准存储数据在存储器2040中或从存储器2040读取数据。
处理器2050可以控制电子装置2000中包括的各部分的运行。处理器2050可以执行与语音通话、视频通话、数据通信等等相关的控制和处理，或者可以执行与多媒体回放和管理相关的控制和处理。此外，处理器2050可以处理由用户通过输入单元2020发送的输入信息，并且可以通过输出单元2030输出其结果。此外，如上所述，处理器2050可以在存储器2040中存储用于控制电子装置2000的运行的数据或者可以从存储器2040读取所需的数据。
图16示出电子系统3000的一实施方式，其包括根据前述实施方式中的任何实施方式的存储器件。
参照图16，电子系统3000可以包括控制器3100、输入/输出装置3200、存储器3300和接口3400。电子系统3000可以是例如可移动系统或者发送或接收信息的系统。可移动系统可以是例如PDA、便携式计算机、网络平板计算机、无绳电话、移动电话、数字音乐播放器或存储卡。
控制器3100可以用来执行程序和控制电子系统3000。控制器3100可以是例如微处理器、数字信号处理器、微控制器或与其相似的装置。
输入/输出装置3200可以用来输入或输出电子系统3000的数据。电子系统3000可以利用输入/输出装置3200被连接到外部装置，例如个人计算机或网络，从而与外部装置交换数据。输入/输出装置3200可以是例如小键盘、键盘或显示装置。
存储器3300可以在其中存储用于控制器3100的操作的代码和/或数据，或者可以存储控制器3100中处理的数据。存储器3300可以包括根据前述实施方式中的任何实施方式的存储器件。
接口3400可以是电子系统3000和其他外部装置之间的数据传输路径。控制器3100、输入/输出装置3200、存储器3300和接口3400可以通过总线3500相互通信。
控制器3100和存储器3300中的至少一个可以包括如上所述的一个或更多个存储器件。
根据前述实施方式中的一种或更多种实施方式，存储器件在连接区中包括将层间绝缘层划分成多个区域的虚设图案部分。这可以防止制造过程期间在层间绝缘层和信号线(例如公共源线)的界面处的分层，从而可以防止擦除缺陷并提高可靠性。
示例实施方式已在此被公开，尽管特定术语被采用，但其仅在一般的和描述性的意义上被使用和将被解释，且不是为了限制。实施方式可以被组合以形成另外的实施方式。在一些情况下，如本申请提交时对本领域技术人员显然的那样，结合特定实施方式描述的特征、特性和/或元件可以被单独使用，或可以与结合另外的实施方式描述的特征、特性和/或元件组合使用，除非另有说明。因此，本领域技术人员将理解，可以进行形式和细节上的各种各样的改变，而不脱离权利要求中阐述的实施方式的精神和范围。
2016年1月18日提交的题为“存储器件”的韩国专利申请第10-2016-0005963号通过引用被全文结合于此。

Claims (20)

1.一种存储器件，包括：
衬底，其包括彼此相邻的单元阵列区和连接区；
多个沟道柱，其在所述单元阵列区中在与所述衬底的上表面交叉的方向上延伸；
栅堆叠，其包括在所述衬底上的多个栅电极层并在所述单元阵列区中围绕所述沟道柱，所述栅电极层在所述连接区中延伸不同的长度从而形成阶梯式结构；
所述栅堆叠上的层间绝缘层；
多个第一沟槽，其将所述栅堆叠和所述层间绝缘层划分成多个区域；以及
至少一个第二沟槽，其在所述连接区中的所述层间绝缘层之内并且在所述第一沟槽之间。
2.如权利要求1所述的存储器件，其中所述至少一个第二沟槽在所述连接区中但不在所述单元阵列区中。
3.如权利要求1所述的存储器件，其中所述至少一个第二沟槽具有基本上直线的形状。
4.如权利要求1所述的存储器件，其中所述至少一个第二沟槽每个具有彼此隔开的多个区域。
5.如权利要求1所述的存储器件，其中
所述至少一个第二沟槽包括多个第二沟槽，
其中所述第二沟槽中的一些具有与其余的所述第二沟槽不同的长度。
6.如权利要求5所述的存储器件，其中所述第二沟槽被对称地布置在所述栅堆叠的所述多个区域内部。
7.如权利要求1所述的存储器件，其中：
所述第一沟槽包括公共源线，以及
所述至少一个第二沟槽包括虚设源线。
8.如权利要求7所述的存储器件，还包括：
绝缘层，其将所述公共源线和所述虚设源线与所述栅堆叠电隔离。
9.如权利要求7所述的存储器件，其中所述虚设源线的高度大于所述栅堆叠的厚度。
10.如权利要求1所述的存储器件，其中所述栅电极层的在由所述第一沟槽划分的所述栅堆叠的各个区域中的部分在所述单元阵列区中被提供为单一区域，并且在所述连接区中被所述第二沟槽划分成多个区域。
11.如权利要求1所述的存储器件，还包括：
多个虚设柱，其在所述连接区中沿与所述衬底的上表面的方向交叉的方向延伸。
12.如权利要求1所述的存储器件，其中：
所述沟道柱包括栅电介质层，以及
所述栅电介质层包括电荷俘获层。
13.如权利要求1所述的存储器件，还包括：
多个接触插塞，其在所述连接区中被分别连接至所述栅电极层。
14.如权利要求13所述的存储器件，其中所述第二沟槽在所述接触插塞之间延伸。
15.一种存储器件，包括：
多个沟道柱，其在与衬底的上表面交叉的方向上延伸；
多个栅电极层，其堆叠在所述衬底上从而围绕所述沟道柱；
多个接触插塞，其连接至所述栅电极层；
多个第一沟槽，其与所述衬底的上表面交叉并将所述栅电极层划分成多个区域；以及
第二沟槽，其在所述区域中的至少一个内并被布置在所述接触插塞之间。
16.一种存储器件，包括：
多个沟道柱；
栅堆叠，其包括围绕所述沟道柱并且被布置成在邻近所述沟道柱的位置形成阶梯式结构的多个栅电极层；
层间绝缘层，其在所述栅堆叠上；
多个第一沟槽，其将所述栅堆叠和所述层间绝缘层划分成多个区域；以及
至少一个第二沟槽，其在对应于所述阶梯式结构的所述层间绝缘层中且在所述第一沟槽之间，其中所述至少一个第二沟槽和所述第一沟槽具有不同的长度。
17.如权利要求16所述的存储器件，其中：
所述第一沟槽在单元阵列区和连接区中，以及
所述至少一个第二沟槽在所述连接区中但不在所述单元阵列区中。
18.如权利要求16所述的存储器件，其中：
所述第一沟槽包括公共源线，以及
所述至少一个第二沟槽包括虚设源线。
19.如权利要求16所述的存储器件，其中多个所述第二沟槽在所述第一沟槽中的两个之间。
20.如权利要求19所述的存储器件，其中所述多个所述第二沟槽中的至少两个具有与所述多个所述第二沟槽中的其余第二沟槽不同的长度。
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