JP2023130590A - 半導体記憶装置 - Google Patents

Abstract

【課題】ソース線層の電位を適切に調整することのできる半導体記憶装置を提供する。【解決手段】半導体記憶装置２は、ソース線層３２０の電位を取得する取得回路と、ソース線層３２０の電位を所定の目標電位となるよう調整する第１調整回路と、を備える。取得回路には、複数の配線層３３２を貫通し、端部がソース線層３２０に接続された柱状体であって、配線層３３２と交差している部分がトランジスタとして機能するダミーピラーＤＰ、が含まれる。【選択図】図１１

Description

本発明の実施形態は、半導体記憶装置に関する。

例えばＮＡＮＤ型フラッシュメモリのような半導体記憶装置は、データを記憶するメモリセルトランジスタを複数備えている。メモリセルトランジスタは、複数のワード線層を貫通するメモリピラーに沿って並ぶよう形成される。メモリピラーの端部はソース線層に接続される。

特開２００６－３０２９６０号公報

開示された実施形態によれば、ソース線層の電位を適切に調整することのできる半導体記憶装置が提供される。

実施形態に係る半導体記憶装置は、互いに間隔を空けて積層された複数のワード線層と、複数のワード線層を貫通する柱状体であって、ワード線層と交差している部分がメモリセルトランジスタとして機能するメモリピラーと、メモリピラーの端部が接続されたソース線層と、ソース線層の電位を取得する取得回路と、ソース線層の電位を所定の目標電位となるよう調整する第１調整回路と、を備える。取得回路には、複数のワード線層を貫通し、端部がソース線層に接続された柱状体であって、ワード線層と交差している部分がトランジスタとして機能するダミーピラー、が含まれる。

図１は、実施形態に係るメモリシステムの構成例を示すブロック図である。 図２は、実施形態に係る半導体記憶装置の構成を示すブロック図である。 図３は、メモリセルアレイの構成を示す等価回路図である。 図４は、メモリセルアレイの構成を示す断面図である。 図５は、センスアンプユニットの回路構成を示す図である。 図６は、メモリセルトランジスタの閾値分布の一例を示す図である。 図７は、書き込み動作時における、各配線の電位変化を示す図である。 図８は、読み出し動作時における、各配線の電位変化を示す図である。 図９は、複数のブロックの配置等を示す図である。 図１０は、接続領域およびその近傍の構成を示す断面図である。 図１１は、ソース線層の電位調整について説明するための図である。 図１２は、比較例に係る半導体記憶装置の、ソース線層の電位調整について説明するための図である。

以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。

本実施形態に係る半導体記憶装置２は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。図１には、半導体記憶装置２を含むメモリシステムの構成例がブロック図として示されている。このメモリシステムは、メモリコントローラ１と、半導体記憶装置２とを備える。尚、半導体記憶装置２は、図１のメモリシステムにおいて実際には複数設けられているのであるが、図１においてはそのうちの１つのみが図示されている。半導体記憶装置２の具体的な構成については後に説明する。このメモリシステムは、不図示のホストと接続可能である。ホストは、例えば、パーソナルコンピュータや携帯端末等の電子機器である。

メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置２からのデータの読み出しを制御する。

メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号Ｒ／Ｂ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。

チップイネーブル信号／ＣＥは、半導体記憶装置２をイネーブルにするための信号である。レディービジー信号Ｒ／Ｂは、半導体記憶装置２がレディ状態であるか、ビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体記憶装置２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。メモリコントローラ１は、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むよう半導体記憶装置２に指示する。

リードイネーブル信号／ＲＥは、メモリコントローラ１が、半導体記憶装置２からデータを読み出すための信号である。信号ＲＥは信号／ＲＥの相補信号である。これらは例えば、信号ＤＱ＜７：０＞を出力する際の半導体記憶装置２の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体記憶装置２に指示するための信号である。信号ＤＱ＜７：０＞は、半導体記憶装置２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。信号／ＤＱＳは信号ＤＱＳの相補信号である。

メモリコントローラ１は、ＲＡＭ１１と、プロセッサ１２と、ホストインターフェイス１３と、ＥＣＣ回路１４と、メモリインターフェイス１５と、を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５は、互いに内部バス１６で接続されている。

ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）等を内部バス１６に出力する。また、ホストインターフェイス１３は、半導体記憶装置２から読み出されたユーザデータ、プロセッサ１２からの応答等をホストへ送信する。

メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を半導体記憶装置２へ書き込む処理、及び、半導体記憶装置２から読み出す処理を制御する。

プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えばＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２へのユーザデータ及びパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２からのユーザデータ及びパリティの読み出しをメモリインターフェイス１５へ指示する。

プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、半導体記憶装置２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体記憶装置２の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には符号化されて、符号語として半導体記憶装置２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体記憶装置２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。

プロセッサ１２は、ユニットデータごとに書き込み先の半導体記憶装置２のメモリ領域を決定する。半導体記憶装置２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体記憶装置２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。

ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、半導体記憶装置２から読み出された符号語を復号する。ＥＣＣ回路１４は、例えばユーザデータに付与されたチェックサム等を利用することで、データにおけるエラーの検出、及び当該エラーの訂正を行う。

ＲＡＭ１１は、ホストから受信したユーザデータを半導体記憶装置２へ記憶するまでに一時格納したり、半導体記憶装置２から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭやＤＲＡＭ等の汎用メモリである。

図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例が示されている。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、半導体記憶装置２に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は、特に限定されない。

ホストから書き込みリクエストを受信した場合、図１のメモリシステムは次のように動作する。プロセッサ１２は、書き込み動作の対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を半導体記憶装置２に書き込む。

ホストから読み出しリクエストを受信した場合、図１のメモリシステムは次のように動作する。メモリインターフェイス１５は、半導体記憶装置２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。

半導体記憶装置２の構成について説明する。図２に示されるように、半導体記憶装置２は、メモリセルアレイ１１０と、センスアンプ１２０と、ロウデコーダ１３０と、入出力回路２１と、ロジック制御回路２２と、シーケンサ４１と、レジスタ４２と、電圧生成回路４３と、入出力用パッド群３１と、ロジック制御用パッド群３２と、電源入力用端子群３３と、を備えている。

メモリセルアレイ１１０は、データを記憶する部分である。図３には、メモリセルアレイ１１０の構成が等価回路図として示されている。メモリセルアレイ１１０は複数のブロックＢＬＫにより構成されているのであるが、図３においては、これらのうちの１つのブロックＢＬＫのみが図示されている。メモリセルアレイ１１０が有する他のブロックＢＬＫの構成も、図３に示されるものと同じである。

図３に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２とを含む。

尚、メモリセルトランジスタＭＴの個数は８個に限られず、例えば、３２個、４８個、６４個、９６個でもよい。例えばカットオフ特性を高めるために、選択トランジスタＳＴ１、ＳＴ２のそれぞれが、単一ではなく複数のトランジスタにより構成されていてもよい。さらに、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。

メモリセルトランジスタＭＴは、選択トランジスタＳＴ１と選択トランジスタＳＴ２との間において、直列接続されるようにして配置されている。一端側のメモリセルトランジスタＭＴ７が、選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ０が、選択トランジスタＳＴ２のドレインに接続されている。

ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。選択トランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一のセレクトゲート線ＳＧＳに共通接続されている。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通となっているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に個別に設けられている。

メモリセルアレイ１１０には、ｍ本のビット線ＢＬ（ＢＬ０、ＢＬ１、・・・、ＢＬ（ｍ－１））が設けられている。上記の「ｍ」は、１つのストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの本数を表す整数である。それぞれのＮＡＮＤストリングＮＳのうち、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続されている。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続されている。ソース線ＳＬは、ブロックＢＬＫが有する複数の選択トランジスタＳＴ２のソースに対し、共通接続されている。

同一のブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴに記憶されているデータは、一括して消去される。一方、データの読み出し及び書き込みは、１つのワード線ＷＬに接続され、且つ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴに対して一括して行われる。それぞれのメモリセルは、上位ビット、中位ビット、及び下位ビットからなる３ビットのデータを保持することができる。

つまり、本実施形態に係る半導体記憶装置２は、メモリセルトランジスタＭＴへのデータの書き込み方式として、１つのメモリセルトランジスタＭＴに３ビットデータを記憶させるＴＬＣ方式を採用している。このような態様に替えて、メモリセルトランジスタＭＴへのデータの書き込み方式としては、１つのメモリセルトランジスタＭＴに２ビットデータを記憶させるＭＬＣ方式や、１つのメモリセルトランジスタＭＴに１ビットデータを記憶させるＳＬＣ方式等を採用してもよい。

尚、以下の説明では、１つのワード線ＷＬに接続され、且つ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴが記憶する１ビットデータの集合のことを「ページ」と称する。図３では、上記のような複数のメモリセルトランジスタＭＴからなる集合の一つに、符号「ＭＧ」が付してある。

本実施形態のように、１つのメモリセルトランジスタＭＴに３ビットのデータが記憶される場合、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、３ページ分のデータを記憶することができる。

図４には、ビット線ＢＬが伸びる方向に沿ってメモリセルアレイ１１０を切断した場合の断面が模式的に描かれている。同図に示されるように、メモリセルアレイ１１０では、ソース線層３２０の上に複数のＮＡＮＤストリングＮＳが形成されている。ソース線層３２０は、埋め込みソース線（ＢＳＬ）とも称されるものであり、図３のソース線ＳＬに該当するものである。ソース線層３２０は例えばポリシリコンにより形成される。

ソース線層３２０の上方には、セレクトゲート線ＳＧＳとして機能する複数の配線層３３３、ワード線ＷＬとして機能する複数の配線層３３２、及びセレクトゲート線ＳＧＤとして機能する複数の配線層３３１が積層されている。これらはいずれも、互いに間隔を空けて上下に並ぶよう積層されている。積層された配線層３３３、３３２、３３１のそれぞれの間には、不図示の絶縁層が配置されている。本実施形態では、複数のワード線ＷＬのそれぞれが、上記のように層状の配線層３３２として形成されている。配線層３３２は、本実施形態における「ワード線層」に該当する。

メモリセルアレイ１１０には複数のメモリホール３３４が形成されている。メモリホール３３４は、上記の配線層３３３、３３２、３３１、及びこれらの間にある不図示の絶縁層を上下方向に貫通しており、且つソース線層３２０に達する穴である。メモリホール３３４の側面には、ブロック絶縁膜３３５、電荷蓄積層３３６、及びゲート絶縁膜３３７が順次形成され、更にその内側に導電体柱３３８が埋め込まれている。導電体柱３３８は、例えばポリシリコンからなり、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の動作時にチャネルが形成される領域として機能する。このように、メモリホール３３４の内側には、ブロック絶縁膜３３５、電荷蓄積層３３６、ゲート絶縁膜３３７、及び導電体柱３３８からなる柱状体が形成されている。この柱状体のことを、以下では「メモリピラーＭＰ」とも称する。メモリピラーＭＰは、配線層３３３、３３２、３３１を上下に貫通しており、その下端部はソース線層３２０に接続されている。

メモリホール３３４の内側に形成されたメモリピラーＭＰのうち、積層された配線層３３３、３３２、３３１のそれぞれと交差している各部分は、トランジスタとして機能する。これら複数のトランジスタのうち、配線層３３１と交差している部分にあるものは、選択トランジスタＳＴ１として機能する。複数のトランジスタのうち、配線層３３２と交差している部分にあるものは、メモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）として機能する。複数のトランジスタのうち、配線層３３３と交差している部分にあるものは、選択トランジスタＳＴ２として機能する。このような構成により、各メモリホール３３４の内側に形成されたメモリピラーＭＰのそれぞれは、図３を参照しながら説明したＮＡＮＤストリングＮＳとして機能する。メモリピラーＭＰの内側にある導電体柱３３８は、メモリセルトランジスタＭＴや選択トランジスタＳＴ１、ＳＴ２のチャンネルとして機能する部分である。

導電体柱３３８よりも上側には、ビット線ＢＬとして機能する配線層が形成される。導電体柱３３８の上端には、導電体柱３３８とビット線ＢＬとを接続するコンタクトプラグ３３９が形成されている。それぞれのビット線ＢＬは、複数の配線層３３２等が積層されている方向とは交差する方向（図４では左右方向）に伸びる導体であって、上記のように、メモリピラーＭＰのうちソース線層３２０とは反対側の端部に対し、コンタクトプラグ３３９を介して接続されている。

図４に示される構成と同様の構成が、図４の紙面の奥行き方向に沿って複数配列されている。図４の紙面の奥行き方向に沿って一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって、１つのストリングユニットＳＵが形成されている。

図４に示される複数のメモリピラーＭＰは、同一のブロックＢＬＫに属している。メモリセルアレイ１１０に含まれるその他のブロックＢＬＫは、図４に示されるブロックＢＬＫの左右両側に配置されているのであるが、図４においてはその図示が省略されている。複数のブロックＢＬＫの配置については、図９等を参照しながら後に説明する。

互いに隣り合うブロックＢＬＫの間には、導体ＬＩが配置されている。導体ＬＩは、図４の紙面奥行き方向に沿って伸びる平板状に形成された導体であって、ブロックＢＬＫの間を仕切るように配置されている。導体ＬＩの下端はソース線層３２０に接続されている。導体ＬＩの上端は不図示の配線層に接続されている。

本実施形態に係る半導体記憶装置２では、ソース線層３２０と半導体基板３００との間となる位置、すなわち、ソース線層３２０を挟んでメモリピラーＭＰとは反対側となる位置に、周辺回路ＰＥＲが設けられている。周辺回路ＰＥＲは、メモリセルトランジスタＭＴの動作を制御するための回路であって、メモリセルアレイ１１０におけるデータの書き込み動作や読み出し動作、及び消去動作等を実現するものである。図２に示されるセンスアンプ１２０、ロウデコーダ１３０、及び電圧生成回路４３等は、周辺回路ＰＥＲの一部となっている。周辺回路ＰＥＲは、各種のトランジスタやＲＣ回路等を含んでいる。図４に示される例では、半導体基板３００上に形成されたトランジスタＴＲと、メモリセルアレイ１１０の上方側にあるビット線ＢＬとの間が、コンタクト９２４を介して電気的に接続されている。

尚、このような構成に換えて、半導体基板３００の上に直接メモリセルアレイ１１０が設けられている構成としてもよい。この場合、半導体基板３００のｐ型ウェル領域が、ソース線ＳＬすなわちソース線層として機能することとなる。また、周辺回路ＰＥＲは、半導体基板３００の表面に沿ってメモリセルアレイ１１０と隣り合う位置に設けられることとなる。

図２に戻って説明を続ける。センスアンプ１２０は、ビット線ＢＬに印加される電圧を調整したり、ビット線ＢＬの電圧を読み出してデータに変換したりするための回路である。センスアンプ１２０は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出された読み出しデータを取得し、取得した読み出しデータを入出力回路２１に転送する。センスアンプ１２０は、データの書き込み時には、ビット線ＢＬを介して書き込まれる書き込みデータをメモリセルトランジスタＭＴに転送する。センスアンプ１２０の動作は、後述のシーケンサ４１により制御される。

センスアンプ１２０は、複数のビット線ＢＬのそれぞれ対応した複数のセンスアンプユニットＳＡＵを含んでいる。１つのビット線ＢＬには、１つのセンスアンプユニットＳＡＵが接続されている。つまり、センスアンプユニットＳＡＵは、ストリングユニットＳＵのメモリセルトランジスタＭＴに対しビット線ＢＬを介して接続された回路、ということができる。図５には、１つのセンスアンプユニットＳＡＵの詳細な回路構成が抽出して示されている。

図５に示されるように、センスアンプユニットＳＡＵは、センスアンプ部ＳＡと、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬとを含んでいる。センスアンプ部ＳＡ、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬは、互いにデータを送受信可能なように、バスＬＢＵＳによって接続されている。

センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定する。センスアンプ部ＳＡは、例えば、ｐチャネルＭＯＳトランジスタであるトランジスタＴＲ１と、ｎチャネルＭＯＳトランジスタであるトランジスタＴＲ２～ＴＲ９と、キャパシタＣ１０とを含んでいる。

トランジスタＴＲ１の一端は電源線に接続されており、トランジスタＴＲ１の他端はトランジスタＴＲ２に接続されている。トランジスタＴＲ１のゲートは、ラッチ回路ＳＤＬ内のノードＩＮＶ＿Ｓに接続されている。トランジスタＴＲ２の一端はトランジスタＴＲ１に接続されており、トランジスタＴＲ２の他端はノードＣＯＭに接続されている。トランジスタＴＲ２のゲートには信号ＢＬＸが入力される。トランジスタＴＲ３の一端はノードＣＯＭに接続されており、トランジスタＴＲ３の他端はトランジスタＴＲ４に接続されている。トランジスタＴＲ３のゲートには信号ＢＬＣが入力される。トランジスタＴＲ４は、高耐圧のＭＯＳトランジスタである。トランジスタＴＲ４の一端はトランジスタＴＲ３に接続されている。トランジスタＴＲ４の他端は対応するビット線ＢＬに接続されている。トランジスタＴＲ４のゲートには信号ＢＬＳが入力される。

トランジスタＴＲ５の一端はノードＣＯＭに接続されており、トランジスタＴＲ５の他端はノードＳＲＣに接続されている。トランジスタＴＲ５のゲートはノードＩＮＶ＿Ｓに接続されている。トランジスタＴＲ６の一端は、トランジスタＴＲ１とトランジスタＴＲ２との間に接続されており、トランジスタＴＲ６の他端はノードＳＥＮに接続されている。トランジスタＴＲ６のゲートには信号ＨＬＬが入力される。トランジスタＴＲ７の一端はノードＳＥＮに接続されており、トランジスタＴＲ７の他端はノードＣＯＭに接続されている。トランジスタＴＲ７のゲートには信号ＸＸＬが入力される。

トランジスタＴＲ８の一端は接地されており、トランジスタＴＲ８の他端はトランジスタＴＲ９に接続されている。トランジスタＴＲ８のゲートはノードＳＥＮに接続されている。トランジスタＴＲ９の一端はトランジスタＴＲ８に接続されており、トランジスタＴＲ９の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ９のゲートには信号ＳＴＢが入力される。キャパシタＣ１０の一端はノードＳＥＮに接続されている。キャパシタＣ１０の他端にはクロックＣＬＫが入力される。

信号ＳＷ、ＢＬＸ、ＢＬＣ、ＢＬＳ、ＨＬＬ、ＸＸＬ、及びＳＴＢは、例えばシーケンサ４１によって生成される。また、トランジスタＴＲ１の一端に接続された電源線には、例えば半導体記憶装置２の内部電源電圧である電圧Ｖｄｄが印加され、ノードＳＲＣには、例えば半導体記憶装置２の接地電圧である電圧Ｖｓｓが印加される。

ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬは、読み出しデータや書き込みデータを一時的に保持する。ラッチ回路ＸＤＬは入出力回路２１に接続され、センスアンプユニットＳＡＵと入出力回路２１との間のデータの入出力に使用される。

ラッチ回路ＳＤＬは、例えば、インバータＩＶ１１、ＩＶ１２と、ｎチャネルＭＯＳトランジスタであるトランジスタＴＲ１３、ＴＲ１４とを含んでいる。インバータＩＶ１１の入力ノードはノードＬＡＴ＿Ｓに接続されている。インバータＩＶ１１の出力ノードはノードＩＮＶ＿Ｓに接続されている。インバータＩＶ１２の入力ノードはノードＩＮＶ＿Ｓに接続されている。インバータＩＶ１２の出力ノードはノードＬＡＴ＿Ｓに接続されている。トランジスタＴＲ１３の一端はノードＩＮＶ＿Ｓに接続されており、トランジスタＴＲ１３の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１３のゲートには信号ＳＴＩ＿Ｓが入力される。トランジスタＴＲ１３の一端はノードＬＡＴ＿Ｓに接続されており、トランジスタＴＲ１４の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１４のゲートには信号ＳＴＬ＿Ｓが入力される。例えば、ノードＬＡＴ＿Ｓにおいて保持されるデータがラッチ回路ＳＤＬに保持されるデータに相当する。また、ノードＩＮＶ＿Ｓにおいて保持されるデータは、ノードＬＡＴ＿Ｓに保持されるデータの反転データに相当する。ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬの回路構成は、例えば、ラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。

図２に戻って説明を続ける。ロウデコーダ１３０は、ワード線ＷＬのそれぞれに電圧を印加するための、不図示のスイッチ群として構成された回路である。ロウデコーダ１３０は、レジスタ４２からブロックアドレス及びロウアドレスを受け取り、当該ブロックアドレスに基づいて対応するブロックＢＬＫを選択するとともに、当該ロウアドレスに基づいて対応するワード線ＷＬを選択する。ロウデコーダ１３０は、選択されたワード線ＷＬに対して電圧生成回路４３からの電圧が印加されるよう、上記のスイッチ群の開閉を切り換える。ロウデコーダ１３０の動作はシーケンサ４１により制御される。

入出力回路２１は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２１は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ４２に転送する。また、入出力回路２１は、書き込みデータ及び読み出しデータを、センスアンプ１２０との間で送受信する。

ロジック制御回路２２は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２２は、レディービジー信号Ｒ／Ｂをメモリコントローラ１に転送して、半導体記憶装置２の状態を外部に通知する。

シーケンサ４１は、メモリコントローラ１からインターフェイス回路２０へと入力された制御信号に基づいて、メモリセルアレイ１１０を含む各部の動作を制御する。シーケンサ４１は、半導体記憶装置１０の全体の動作を統括する「制御回路」として機能するものである。

レジスタ４２は、コマンドやアドレスを一時的に保持する部分である。レジスタ４２には、書き込み動作や読み出し動作、及び消去動作等を指示するコマンドが保持される。当該コマンドは、メモリコントローラ１から入出力回路２１に入力された後、入出力回路２１からレジスタ４２に転送され保持される。

また、レジスタ４２は、上記のコマンドに対応するアドレスも保持される。当該アドレスは、メモリコントローラ１から入出力回路２１に入力された後、入出力回路２１からレジスタ４２に転送され保持される。

更に、レジスタ４２は、半導体記憶装置２の動作状態を示すステータス情報も保持される。ステータス情報は、メモリセルアレイ１１０等の動作状態に応じて、シーケンサ４１によって都度更新される。ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路２１からメモリコントローラ１へと出力される。

電圧生成回路４３は、メモリセルアレイ１１０におけるデータの書き込み動作、読み出し動作、及び、消去動作のそれぞれに必要な電圧を生成する部分である。このような電圧には、例えば、それぞれのワード線ＷＬに印加される電圧や、それぞれのビット線ＢＬに印加される電圧等が含まれる。電圧生成回路４３の動作はシーケンサ４１によって制御される。

入出力用パッド群３１は、メモリコントローラ１と入出力回路２１との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳのそれぞれに対応して個別に設けられている。

ロジック制御用パッド群３２は、メモリコントローラ１とロジック制御回路２２との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、及び、レディービジー信号Ｒ／Ｂのそれぞれに対応して個別に設けられている。

電源入力用端子群３３は、半導体記憶装置２の動作に必要な各電圧の印加を受けるための、複数の端子が設けられた部分である。それぞれの端子に印加される電圧には、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐ、及び接地電圧Ｖｓｓが含まれる。

電源電圧Ｖｃｃは、動作電源として外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体記憶装置２との間で信号を送受信する際に用いられる電圧である。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。

メモリセルアレイ１１０へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧が必要となる。この際に、約３．３Ｖの電源電圧Ｖｃｃを電圧生成回路４３の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧Ｖｐｐを昇圧するほうが、高速且つ低消費電力で所望の電圧を生成することができる。一方で、例えば、高電圧を供給することができない環境において半導体記憶装置２が用いられる場合、電源電圧Ｖｐｐには電圧が供給されなくともよい。電源電圧Ｖｐｐが供給されない場合であっても、半導体記憶装置２は、電源電圧Ｖｃｃが供給されていれば、各種の動作を実行することができる。すなわち、電源電圧Ｖｃｃは、半導体記憶装置２に標準的に供給される電源であり、電源電圧Ｖｐｐは、例えば使用環境に応じて追加的・任意的に供給される電源である。

図６は、メモリセルトランジスタＭＴの閾値分布等を模式的に示す図である。図６の中段にある図は、メモリセルトランジスタＭＴの閾値電圧（横軸）と、メモリセルトランジスタＭＴの個数（縦軸）との対応関係を表している。

本実施形態のようにＴＬＣ方式を採用した場合においては、複数のメモリセルトランジスタＭＴは、図６の中段に示されるように、８つの閾値分布を形成する。この８個の閾値分布（書き込みレベル）のことを、閾値電圧の低い方から順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベルと称する。

図６の上段にある表は、閾値電圧の上記各レベルのそれぞれに対応して、割り当てられるデータの例を表している。同表に示されるように、“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルには、例えば以下に示すような、それぞれ異なる３ビットデータが割り当てられている。
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）
“Ａ”レベル：“０１１”
“Ｂ”レベル：“００１”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“１１０”
“Ｆ”レベル：“１００”
“Ｇ”レベル：“１０１”

互いに隣り合う一対の閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルにそれぞれ対応して、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧが設定される。

ベリファイ電圧ＶｆｙＡは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。ワード線ＷＬにベリファイ電圧ＶｆｙＡが印加されると、当該ワード線ＷＬに繋がるメモリセルトランジスタＭＴのうち、閾値電圧が“ＥＲ”レベルに含まれるメモリセルトランジスタＭＴがオン状態になり、閾値電圧が“Ａ”レベル以上の閾値分布に含まれるメモリセルトランジスタＭＴがオフ状態になる。

その他のベリファイ電圧ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧも、上記のベリファイ電圧ＶｆｙＡと同様に設定される。ベリファイ電圧ＶｆｙＢは、“Ａ”レベルと“Ｂ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＣは、“Ｂ”レベルと“Ｃ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＤは、“Ｃ”レベルと“Ｄ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＥは、“Ｄ”レベルと“Ｅ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＦは、“Ｅ”レベルと“Ｆ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＧは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。

例えば、ベリファイ電圧ＶｆｙＡは０．８Ｖに、ベリファイ電圧ＶｆｙＢは１．６Ｖに、ベリファイ電圧ＶｆｙＣは２．４Ｖに、ベリファイ電圧ＶｆｙＤは３．１Ｖに、ベリファイ電圧ＶｆｙＥは３．８Ｖに、ベリファイ電圧ＶｆｙＦは４．６Ｖに、ベリファイ電圧ＶｆｙＧは５．６Ｖに、それぞれ設定してもよい。しかし、これに限定されることなく、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、例えば、０Ｖ～７.０Ｖの範囲で、適宜、段階的に設定してもよい。

また、隣り合う閾値分布の間には、それぞれ読み出し動作で使用される読み出し電圧が設定される。「読み出し電圧」とは、読み出し動作時において、読み出し対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬ、すなわち選択ワード線に対し印加される電圧である。読み出し動作では、読み出し対象となるメモリセルトランジスタＭＴの閾値電圧が、印加された読み出し電圧よりも高いか否かの判定結果に基づいてデータが決定される。

図６の下段の図において模式的に示されるように、具体的には、メモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベルに含まれるのか“Ａ”レベル以上に含まれるのかを判定する読み出し電圧ＶｒＡは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。

その他の読み出し電圧ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、及びＶｒＧも、上記の読み出し電圧ＶｒＡと同様に設定される。読み出し電圧ＶｒＢは、“Ａ”レベルと“Ｂ”レベルとの間に設定され、読み出し電圧ＶｒＣは、“Ｂ”レベルと“Ｃ”レベルとの間に設定され、読み出し電圧ＶｒＤは、“Ｃ”レベルと“Ｄ”レベルとの間に設定され、読み出し電圧ＶｒＥは、“Ｄ”レベルと“Ｅ”レベルとの間に設定され、読み出し電圧ＶｒＦは、“Ｅ”レベルと“Ｆ”レベルとの間に設定され、読み出し電圧ＶｒＧは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。

そして、最も高い閾値分布（例えば“Ｇ”レベル）の最大の閾値電圧よりも高い電圧に、読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが設定される。読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。

尚、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、例えば、読み出し電圧ＶｒＡ、ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、及びＶｒＧよりもそれぞれ高い電圧に設定される。つまり、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、それぞれ“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルの閾値分布の下裾近傍に設定される。

以上に説明したようなデータの割り付けが適用された場合、読み出し動作において下位ビットの１ページデータ（下位ページデータ）は、読み出し電圧ＶｒＡ及びＶｒＥを用いた読み出し結果によって確定させることができる。中位ビットの１ページデータ（中位ページデータ）は、読み出し電圧ＶｒＢ、ＶｒＤ、及びＶｒＦを用いた読み出し結果によって確定させることができる。上位ビットの１ページデータ（上位ページデータ）は、読み出し電圧ＶｒＣ及びＶｒＧを用いた読み出し結果によって確定させることができる。このように、下位ページデータ、中位ページデータ、及び上位ページデータがそれぞれ、２回、３回、及び２回の読み出し動作によって確定するため、以上のようなデータの割り付けは“２－３－２コード”と称される。

尚、以上で説明したようなデータの割り付けはあくまで一例であり、実際のデータの割り付けはこれに限定されない。例えば、２ビット又は４ビット以上のデータが１つのメモリセルトランジスタＭＴに記憶されてもよい。また、データが割り付けられる閾値分布の数は７以下であってもよく、９以上であってもよい。例えば、“２－３－２コード”に代えて、“１－３－３コード”又は“１－２－４コード”を用いてもよい。また、例えば、下位ビット／中位ビット／上位ビットの割り当てを変更してもよい。より具体的には、例えば、“２－３－２コード”において、下位ページデータを読み出し電圧ＶｒＣ及びＶｒＢを用いた読み出し結果によって確定させ、中位ページデータを読み出し電圧ＶｒＢ、ＶｒＤ、及びＶｒＦを用いた読み出し結果によって確定させ、上位ページデータを読み出し電圧ＶｒＡ及びＶｒＥを用いた読み出し結果によって確定させるようにデータを割り当ててもよい。すなわち、例えば、下位ビットと上位ビットの割り当てを入れ替えてもよい。この場合、閾値電圧の各レベルのそれぞれに対応して、以下のようにデータが割り当てられる。
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）
“Ａ”レベル：“１１０”
“Ｂ”レベル：“１００”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“０１１”
“Ｆ”レベル：“００１”
“Ｇ”レベル：“１０１”

半導体記憶装置２において行われる書き込み動作について説明する。書き込み動作では、プログラム動作及びベリファイ動作が行われる。「プログラム動作」とは、一部のメモリセルトランジスタＭＴの電荷蓄積層３３６に電子を注入することにより、当該メモリセルトランジスタＭＴの閾値電圧を変化させる動作のことである。「ベリファイ動作」とは、上記のプログラム動作の後、データを読み出すことで、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで達したか否かを判定し検証する動作である。閾値電圧がターゲットレベルまで達したメモリセルトランジスタＭＴは、その後、書き込み禁止とされる。

書き込み動作では、以上のプログラム動作及びベリファイ動作が繰り返し実行される。これにより、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで上昇する。

複数のワード線ＷＬのうち、書き込み動作の対象（つまり、閾値電圧を変化させる対象）であるメモリセルトランジスタＭＴに繋がっているワード線ＷＬのことを、以下では「選択ワード線」とも称する。また、書き込み動作の対象ではないメモリセルトランジスタＭＴに繋がっているワード線ＷＬのことを、以下では「非選択ワード線」とも称する。

複数のストリングユニットＳＵのうち、書き込み動作の対象となるストリングユニットＳＵのことを、以下では「選択ストリングユニット」とも称する。また、書き込み動作の対象とはならないストリングユニットＳＵのことを、以下では「非選択ストリングユニット」とも称する。

プログラム動作について説明する。図７は、プログラム動作時における各配線の電位変化を示している。プログラム動作では、センスアンプ１２０が、プログラムデータに対応して各ビット線ＢＬの電位を変化させる。プログラム対象の（閾値電圧を上昇させるべき）メモリセルトランジスタＭＴに繋がるビット線ＢＬには、“Ｌ”レベルとして例えば接地電圧Ｖｓｓ（０Ｖ）が印加される。プログラム対象ではない（閾値電圧を維持させるべき）メモリセルトランジスタＭＴに繋がるビット線ＢＬには、“Ｈ”レベルとして、例えば２．５Ｖが印加される。前者のビット線ＢＬは、図７においては「ＢＬ（０）」と表記されている。後者のビット線ＢＬは、図７においては「ＢＬ（１）」と表記されている。

ロウデコーダ１３０は、書き込み動作の対象としていずれかのブロックＢＬＫを選択し、更にいずれかのストリングユニットＳＵを選択する。より具体的には、選択されたストリングユニットＳＵにおけるセレクトゲート線ＳＧＤ（選択セレクトゲート線ＳＧＤｓｅｌ）には、電圧生成回路４３からロウデコーダ１３０を介して例えば５Ｖが印加される。これにより、選択トランジスタＳＴ１はオン状態となる。他方で、セレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧Ｖｓｓが印加される。これにより、選択トランジスタＳＴ２はオフ状態となる。

また、選択ブロックＢＬＫにおける非選択ストリングユニットＳＵのセレクトゲート線ＳＧＤ（非選択セレクトゲート線ＳＧＤｕｓｅｌ）には、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧５Ｖが印加される。これにより、選択トランジスタＳＴ１がオン状態となる。なお、各ブロックＢＬＫに含まれるストリングユニットＳＵにおいて、セレクトゲート線ＳＧＳは共通に接続されている。従って、非選択ストリングユニットＳＵにおいても、選択トランジスタＳＴ２はオフ状態となる。

更に、非選択ブロックＢＬＫにおけるセレクトゲート線ＳＧＤ及びセレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧Ｖｓｓが印加される。これにより、選択トランジスタＳＴ１及び選択トランジスタＳＴ２はオフ状態となる。

ソース線ＳＬは、セレクトゲート線ＳＧＳの電位よりも高い電位とされる。当該電位は、例えば１Ｖである。

その後、選択ブロックＢＬＫにおける選択セレクトゲート線ＳＧＤｓｅｌの電位を、例えば２．５Ｖとする。この電位は、上記の例で０Ｖが与えられたビット線ＢＬ（０）に対応する選択トランジスタＳＴ１はオンさせるが、２．５Ｖが与えられたビット線ＢＬ（１）に対応する選択トランジスタＳＴ１はカットオフさせる電圧である。これにより、選択ストリングユニットＳＵにおいては、ビット線ＢＬ（０）に対応する選択トランジスタＳＴ１はオンされ、２．５Ｖが与えられたビット線ＢＬ（１）に対応する選択トランジスタＳＴ１はカットオフされる。一方で、非選択セレクトゲート線ＳＧＤｕｓｅｌの電位を、例えば電圧Ｖｓｓとする。これにより、非選択ストリングユニットＳＵにおいては、ビット線ＢＬ（０）及びビット線ＢＬ（１）の電位に関わらず、選択トランジスタＳＴ１はカットオフされる。

そしてロウデコーダ１３０は、選択ブロックＢＬＫにおいて、書き込み動作の対象としていずれかのワード線ＷＬを選択する。書き込み動作の対象となるワード線ＷＬ（選択ワード線ＷＬｓｅｌ）に、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧ＶＰＧＭが印加される。一方で、その他のワード線ＷＬ（非選択ワード線ＷＬｕｓｅｌ）に、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧ＶＰＡＳＳ＿ＰＧＭが印加される。電圧ＶＰＧＭは、トンネル現象により電子を電荷蓄積層３３６に注入するための高電圧である。電圧ＶＰＡＳＳ＿ＰＧＭは、ワード線ＷＬに繋がるメモリセルトランジスタＭＴをＯＮとする一方で、閾定電圧は変化させない程度の電圧である。ＶＰＧＭはＶＰＡＳＳ＿ＰＧＭよりも高い電圧である。

プログラム対象のビット線ＢＬ（０）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がオン状態となる。そのため、選択ワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＴのチャネル電位は０Ｖとなる。制御ゲートとチャネルとの間の電位差が大きくなり、その結果、電子が電荷蓄積層３３６に注入されるので、メモリセルトランジスタＭＴの閾値電圧が上昇される。

プログラム対象ではないビット線ＢＬ（１）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がカットオフ状態となる。そのため、選択ワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＴのチャネルは電気的にフローティングとなり、ワード線ＷＬ等との容量カップリングによりチャネル電位は電圧ＶＰＧＭ近くまで上昇される。制御ゲートとチャネルとの間の電位差が小さくなり、その結果、電子は電荷蓄積層３３６に注入されないので、メモリセルトランジスタＭＴの閾値電圧は維持される。正確にいうと、閾値分布レベルがより高い分布に遷移するほどには、閾値電圧は変動しない。

読み出し動作について説明する。尚、プログラム動作に続いて行われるベリファイ動作は、以下に説明する読み出し動作と同じである。図８は、読み出し動作時における各配線の電位変化を示している。読み出し動作では、読み出し動作の対象となるメモリセルトランジスタＭＴ、を含むＮＡＮＤストリングＮＳが選択される。あるいは、読み出し動作の対象となるページを含むストリングユニットＳＵが選択される。

まず、選択セレクトゲート線ＳＧＤｓｅｌ、非選択セレクトゲート線ＳＧＤｕｓｅｌ及びセレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば５Ｖが印加される。これにより、選択ブロックＢＬＫに含まれる選択トランジスタＳＴ１及び選択トランジスタＳＴ２はオン状態となる。また、選択ワード線ＷＬｓｅｌ及び非選択ワード線には、電圧生成回路４３からロウデコーダ１３０を介して例えば読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが印加される。読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤは、メモリセルトランジスタＭＴの閾値電圧にかかわらず、メモリセルトランジスタＭＴをＯＮとすることができ、且つ、閾定電圧は変化させない程度の電圧である。これにより、選択ストリングユニットＳＵであるか非選択ストリングユニットＳＵであるかにかかわらず、選択ブロックＢＬＫに含まれる全てのＮＡＮＤストリングＮＳにおいて、ビット線ＢＬとソース線層３２０との間が導通する。

次に、読み出し動作の対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬ（選択ワード線ＷＬｓｅｌ）に対し、電圧生成回路４３からロウデコーダ１３０を介して例えばＶｒＡのような読み出し電圧Ｖｒが印加される。それ以外のワード線（非選択ワード線ＷＬｕｓｅｌ）に対しては、読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが印加される。

また、選択セレクトゲート線ＳＧＤｓｅｌ及びセレクトゲート線ＳＧＳに印加する電圧は維持しつつ、非選択セレクトゲート線ＳＧＤｕｓｅｌには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧Ｖｓｓが印加される。これにより、選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１はオン状態を維持するが、非選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１はオフ状態となる。なお、選択ストリングユニットＳＵであるか非選択ストリングユニットＳＵであるかにかかわらず、選択ブロックＢＬＫに含まれる選択トランジスタＳＴ２はオン状態となる。

これにより、非選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳは、少なくとも選択トランジスタＳＴ１がオフ状態となるため、電流パスを形成しない。一方で、選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳは、選択ワード線ＷＬｓｅｌに印加される読み出し電圧ＶｒとメモリセルトランジスタＭＴの閾値電圧との関係に応じて、電流パスが形成され、または、形成されない。

センスアンプ１２０は、選択されたＮＡＮＤストリングＮＳに繋がるビット線ＢＬに対して、例えば１．５Ｖの電圧を印加する。また、このときのソース線ＳＬの電位は例えば０．５Ｖとされる。

この状態で、センスアンプ１２０は、上記ビット線ＢＬを流れる電流の値に基づいてデータの読み出しを行う。具体的には、読み出し動作の対象となるメモリセルトランジスタＭＴの閾値電圧が、当該メモリセルトランジスタＭＴに印加された読み出し電圧よりも高いか否かを判定する。尚、データの読み出しは、ビット線ＢＬを流れる電流の値に基づくのではなく、ビット線ＢＬにおける電位の時間変化に基づいて行われてもよい。後者の場合、ビット線ＢＬは、予め所定の電位となるようにプリチャージされる。

先に述べたベリファイ動作も、上記のような読み出し動作と同様に行われる。ベリファイ動作では、ベリファイの対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬに対し、例えばＶｆｙＡのようなベリファイ電圧が電圧生成回路４３からロウデコーダ１３０を介して印加されることとなる。

なお、先に述べたプログラム動作の初期段階における選択セレクトゲート線ＳＧＤｓｅｌ及び非選択セレクトゲート線ＳＧＤｕｓｅｌに５Ｖの電圧を印加する動作は、省略される場合がある。同様に、先に述べた読み出し動作（ベリファイ動作）の初期段階における非選択セレクトゲート線ＳＧＤｕｓｅｌに５Ｖの電圧を印加し選択ワード線ＷＬｓｅｌに読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤを印加する動作は、省略される場合がある。

消去動作について説明する。消去動作では、対象となるブロックＢＬＫに含まれるすべてのメモリセルトランジスタＭＴのデータが一括で消去される。

消去動作の際には、ビット線ＢＬ及びソース線ＳＬの電位が、いずれもＶＥＲＡとされる。「ＶＥＲＡ」は、メモリセルトランジスタＭＴのデータを消去するために必要な電位であって、例えば２０Ｖである。

セレクトゲート線ＳＧＤ、ＳＧＳのそれぞれの電位は、上記のＶＥＲＡよりも低い電位であって、例えば１３Ｖとされる。選択トランジスタＳＴ１、ＳＴ２のそれぞれにおいては、各ゲート線の電位とＶＥＲＡとの電位差に基づいてＧＩＤＬが生じ、生成されたホールによって各ＮＡＮＤストリングＮＳのチャンネルが充電される。その結果、ＮＡＮＤストリングＮＳのチャンネルの電位はＶＥＲＡまで上昇する。

このとき、それぞれのワード線ＷＬの電位は、上記のＶＥＲＡよりも十分に低い電位（例えば接地電位）とされる。それぞれのメモリセルトランジスタＭＴでは、外側のワード線ＷＬと内部のチャネルとの電位差に起因して閾値電圧が低下し、これによりデータが消去される。

ところで、プログラム動作中及び読み出し動作中のいずれにおいても、ソース線ＳＬの電位、すなわちソース線層３２０の電位は、上記で述べたように所定の目標電位に維持する必要がある。例えば、図８に示される読み出し動作において、ソース線層３２０の電位が目標電位（この例では０．５Ｖ）よりも高くなってしまった場合には、メモリセルトランジスタＭＴの閾値電圧を適切に判定することができなくなり、正確にデータを読み出すことが難しくなってしまう。

しかしながら、ソース線層３２０では、多数のメモリピラーＭＰから電流が流入することに伴い、局所的な電位の変動が生じることがある。特に、本実施形態のように、比較的高抵抗のポリシリコンによってソース線層３２０が形成されている場合には、ソース線層３２０における局所的な電位の変動が生じやすい。

そこで、本実施形態に係る半導体記憶装置２では、ソース線層３２０の電位を調整するための回路を備えている。当該回路について説明するに先立ち、メモリセルアレイ１１０の具体的な構成について先ず説明する。

図９は、メモリセルアレイ１１０が有する複数のブロックＢＬＫの配置を、上面視で模式的に描いた図である。同図に示されるように、複数のブロックＢＬＫは、ビット線ＢＬが伸びる方向（図９では上下方向）に沿って複数並ぶように配置されている。先に述べたように、互いに隣り合うブロックＢＬＫの間には導体ＬＩが配置されている。

図９に示されるように、ソース線層３２０は、メモリセルアレイ１１０の全体において１つだけ設けられており、上面視で全てのブロックＢＬＫを包含し得る範囲に形成されている。つまり、本実施形態では、単一のソース線層３２０が全てのブロックＢＬＫで共有されている。

それぞれのビット線ＢＬは、それぞれのブロックＢＬＫと交差するように伸びており、その一端が図２のセンスアンプ１２０に繋がっている。ビット線ＢＬは、図９の左右方向に沿って等間隔で並ぶよう配置されている。ただし、左右方向における中央部分、具体的には符号「３０２」が付されている領域においては、ビット線ＢＬが設けられていない。当該領域のことを、以下では「接続領域３０２」とも称する。

各ブロックＢＬＫの接続領域３０２においては、ビット線ＢＬのみならずメモリピラーＭＰも設けられていない。ブロックＢＬＫのうち、接続領域３０２以外の領域、すなわち、メモリピラーＭＰが設けられている領域のことを、以下では「セル領域３０１」とも称する。上記の接続領域３０２は、左右両側にある２つのセル領域３０１を接続する領域となっている。

図１０には、接続領域３０２及びその近傍の構成が断面図として示されている。図１０に示される断面は、メモリセルアレイ１１０を、ビット線ＢＬが伸びる方向に対し垂直に切断した場合の断面である。

セル領域３０１においては、配線層３３３、３３２、３３１が互いに間隔を空けて積層されており、それぞれの間には絶縁層３５０が形成されている。また、セル領域３０１の上方側に配置されたビット線ＢＬやコンタクトプラグ３３９の周囲には、絶縁層３５２が形成されている。なお、図１０の下方側において符号「３６０」が付されている部分は、ソース線層３２０と半導体基板３００との間に形成された絶縁層、すなわち、周辺回路ＰＥＲの周囲を覆う絶縁層である。

メモリピラーＭＰは、図９のような上面視においては格子状に分布しており、その結果、図９や図１０の左右方向に沿って複数並んでいる。このように並ぶメモリピラーＭＰのうち、最も端部に配置されたメモリピラーＭＰよりも更に外側となる位置には、ダミーピラーＤＰが配置されている。図１０の断面においては、セル領域３０１のうち接続領域３０２側の端部近傍となる位置に、２本のダミーピラーＤＰが配置されている。

ダミーピラーＤＰは、メモリピラーＭＰと同一の構成を有する柱状体であって、メモリピラーＭＰを形成する過程で同時に形成されるものである。ダミーピラーＤＰは、メモリピラーＭＰと同様に、配線層３３３、３３２、３３１を上下方向に貫通しており、その下端がソース線層３２０に接続されている。このため、ダミーピラーＤＰのうち各配線層と交差している部分のそれぞれは、トランジスタとして機能する。ただし、ダミーピラーＤＰは、データの記憶には利用されない。

このように、セル領域３０１において複数形成された柱状体のうち、端部に形成されたものは、データを記憶するためのメモリピラーＭＰとしては用いられず、ダミーピラーＤＰとなっている。つまり、格子状に配置された複数の柱状体のうち、内側の領域にあるものだけがメモリピラーＭＰとして用いられる。均一な形状から外れやすい端部の柱状体をメモリピラーＭＰから除外することで、データの書き込みや読み出しを精度良く行うことが可能となっている。

ダミーピラーＤＰの上方側には、ダミービット線ＤＢＬが設けられている。ダミービット線ＤＢＬは、ビット線ＢＬと平行に伸びる導体であって、ダミーピラーＤＰのうちソース線層３２０とは反対側の端部に対し、コンタクトプラグ３４０を介して接続されている。ダミービット線ＤＢＬの形状（例えば幅寸法等）は、ビット線ＢＬの形状と同じであってもよく、異なっていてもよい。

図９及び図１０に示されるように、セル領域３０１においては、接続領域３０２側の端部近傍となる位置だけでなく、接続領域３０２とは反対側の端部近傍となる位置にも、ダミーピラーＤＰが設けられており、これに繋がるダミービット線ＤＢＬも設けられている。

接続領域３０２においては、図１０において左側にあるセル領域３０１から、それぞれの配線層３３３、３３２、３３１が階段状に引き出されている。すなわち、それぞれの配線層３３３、３３２、３３１は、下層側に行くほど、接続領域３０２の内側に向けて長く伸びるように形成されている。

接続領域３０２においては、それぞれの配線層３３３、３３２、３３１の一部が上方に向けて露出した状態となっており、それぞれの露出している部分に対し、上方から伸びるコンタクト３４１の下端が接続されている。コンタクト３４１は、例えばタングステンのような導電性の材料で形成された柱状の部材である。コンタクト３４１の上端は、コンタクト３４２を介して配線３７０に接続されている。配線３７０は、配線層３３３、３３２、３３１に電圧を印加するための配線である。尚、コンタクト３４２及び配線３７０は、それぞれのコンタクト３４１に対応して個別に設けられているのであるが、図１０においてはそのうちの１組のみが図示されている。接続領域３０２のうち、配線層３３３、３３２、３３１の上方側、すなわち、コンタクト３４１や次に述べる支持柱ＳＰの周囲には、絶縁層３５１が形成されている。

接続領域３０２には、複数の支持柱ＳＰが形成されている。支持柱ＳＰは、半導体記憶装置１０の製造工程において、階段状に形成された絶縁層３５０のそれぞれを補強する目的で設けられるものである。支持柱ＳＰは、例えば酸化シリコンによって形成されている。

階段形状に形成された配線層３３３、３３２、３３１のそれぞれと、図１０において左側にあるセル領域３０１の配線層３３３、３３２、３３１との間は、直接的に繋がっている。また、階段形状に形成された配線層３３３、３３２、３３１のそれぞれと、図１０において右側にあるセル領域３０１の配線層３３３、３３２、３３１との間は、紙面奥側もしくは手前側において左右方向に伸びるように形成されたブリッジ部ＢＲ、を介して電気的に接続されている。尚、図１０においては、上下方向に沿って複数並ぶように設けられたブリッジ部ＢＲのうちの一つのみが点線で示されている。

このような構成により、セル領域３０１の配線層３３３、３３２、３３１のそれぞれには、コンタクト３４１を介して個別に電圧を印加することが可能となっている。ブロックＢＬＫの中央部に接続領域３０２を設け、接続領域３０２から、左右両側にあるセル領域３０１の配線層３３３、３３２、３３１に対し電圧を印加する構成とすることで、配線層３３１等の電位を短時間のうちに目標の電位まで到達させることができる。

ソース線層３２０の電位を調整するための回路について、図１１を参照しながら説明する。図１１には、ソース線層３２０と、ソース線層３２０上に設けられた複数のダミーピラーＤＰと、が模式的に描かれている。尚、図１１に示される複数のダミーピラーＤＰは、互いに別のブロックＢＬＫに設けられたものであって、且つ、同一のダミービット線ＤＢＬに接続されたダミーピラーＤＰである。また、メモリセルアレイ１１０が有するそれぞれのブロックＢＬＫには、図１１に示されるダミービット線ＤＢＬに繋がるダミーピラーＤＰが、少なくとも１本存在している。

複数のダミーピラーＤＰが接続されたダミービット線ＤＢＬは、配線４０１を介して、トランジスタＴＲ１１の一端に接続されている。トランジスタＴＲ１１は、後述の比較器ＣＰやトランジスタＴＲ１２、ＴＲ１３、ＴＲ１４と共に、周辺回路ＰＥＲの一部として半導体基板３００上に設けられた回路素子である。配線４０１には、例えば、半導体基板３００の表面に対して垂直に伸びるコンタクトが含まれる。

トランジスタＴＲ１１の他端は、比較器ＣＰの入力端子ＩＰ１に接続されている。比較器ＣＰが有するもう一つの入力端子ＩＰ２には、参照電位ＲＥＦが入力されている。比較器ＣＰの出力端子は、トランジスタＴＲ１４のゲートに接続されている。

トランジスタＴＲ１４は、一端が配線４０５及び導体ＬＩを介してソース線層３２０に接続されており、他端が接地されている。配線４０５には、例えば、半導体基板３００の表面に対して垂直に伸びるコンタクトが含まれる。尚、配線４０５が接続される導体ＬＩは、メモリセルアレイ１１０に含まれる複数の導体ＬＩのうちの一部であってもよく、全部であってもよい。

比較器ＣＰは、入力端子ＩＰ１、ＩＰ２のそれぞれに入力される電圧の大小関係に応じて、トランジスタＴＲ１４の開度を調節する。具体的には、入力端子ＩＰ１に入力される電圧が大きくなると、トランジスタＴＲ１４の開度を大きくし、トランジスタＴＲ１４を介して接地側に流れる電流を大きくする。

配線４０１のうち、ダミービット線ＤＢＬとトランジスタＴＲ１１との間の部分には、配線４０２が接続されている。配線４０２は、配線４０３及び配線４０４の２つに分岐している。配線４０３には、トランジスタＴＲ１２を介して電位ＶＥＲＡが入力されている。配線４０４には、トランジスタＴＲ１３を介して電位ＶＤＤＳＡが入力されている。トランジスタＴＲ１１、ＴＲ１２、ＴＲ１３の開閉動作は、いずれもシーケンサ４１により制御される。

図１１においてソース線層３２０の下方側に描かれている回路は、例えば、図２に示される電圧生成回路４３の一部として構成することができる。

読み出し動作が行われる際の回路動作について説明する。読み出し動作が行われる際に、シーケンサ４１は、トランジスタＴＲ１１を閉状態（ＯＮ）にし、トランジスタＴＲ１２、ＴＲ１３をそれぞれ開状態（ＯＦＦ）にする。

図８を参照しながら先に説明したように、読み出し動作においては、選択セレクトゲート線ＳＧＤｓｅｌ、及びセレクトゲート線ＳＧＳに、例えば５Ｖの電圧が印加される。また、選択ワード線ＷＬｓｅｌには読み出し電圧Ｖｒが印加され、それ以外の非選択ワード線ＷＬｕｓｅｌには読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが印加される。

このような各配線への電圧は、同じ選択ブロックＢＬＫに含まれるダミーピラーＤＰにも印加されることとなる。当該ダミーピラーＤＰでは、その長手方向に沿って並ぶ全てのトランジスタが閉状態になり、当該ダミーピラーＤＰを介して、ダミービット線ＤＢＬとソース線層３２０との間が導通する。その他の非選択ブロックＢＬＫに含まれるダミーピラーＤＰでは、それぞれのトランジスタが開状態となるので、非選択ブロックＢＬＫにおいてはダミービット線ＤＢＬとソース線層３２０との間は導通しない。

このとき、比較器ＣＰの入力端子ＩＰ１には、ソース線層３２０のうち、選択ブロックＢＬＫに含まれるダミーピラーＤＰの下端が接続されている部分、の電位が入力される。比較器ＣＰの出力端子ＯＰから出力される信号により、トランジスタＴＲ１４の開度が調整されることで、ソース線層３２０の電位が調整される。その結果、最終的には、入力端子ＩＰ１に入力される電位が、参照電位ＲＥＦに一致した状態となる。つまり、ソース線層３２０のうち、選択ブロックＢＬＫに含まれるダミーピラーＤＰの下端が接続されている部分の電位が、参照電位ＲＥＦに一致した状態となる。従って、参照電位ＲＥＦを、読み出し動作時におけるソース線ＳＬの目標電位（図８の例では０．５Ｖ）に予め設定しておけば、ソース線層３２０のうち少なくとも選択ブロックＢＬＫの直下における電位が、自動的に目標電位となるように調整されることとなる。

図１１に示される回路のうち、ダミーピラーＤＰ、コンタクトプラグ３４０、ダミービット線ＤＢＬ、配線４０１、トランジスタＴＲ１１、及びトランジスタＴＲ１１から入力端子ＩＰ１までの配線は、ソース線層３２０の電位を取得するための回路として機能するため、本実施形態における「取得回路」に該当する。

また、図１１に示される回路のうち、比較器ＣＰ、トランジスタＴＲ１４、配線４０５、及び導体ＬＩは、ソース線層３２０の電位を所定の目標電位（つまり参照電位ＲＥＦ）となるよう調整する回路として機能するため、本実施形態における「第１調整回路」に該当する。

取得回路によるソース線層３２０の電位の取得は、上記のように読み出し動作時に行われる。また、第１調整回路によるソース線層３２０の電位の調整も、やはり読み出し動作時に行われる。

ところで、ダミーピラーＤＰに含まれる複数のトランジスタにおいて、仮に、一部の閾値電圧が上昇し読み出し電圧Ｖｒよりも高くなっていた場合には、当該トランジスタが開状態のままとなりダミーピラーＤＰによる導通が行われないので、取得回路は、ソース線層３２０の電位を上記のように取得することができなくなってしまう。

従って、プログラム動作が行われる際には、ダミーピラーＤＰの各トランジスタにおける閾値電圧の上昇を防止し、各閾値電圧を“ＥＲ”レベルに維持する必要がある。そこで、本実施形態のシーケンサ４１は、プログラム動作時において、トランジスタＴＲ１１、ＴＲ１２を開状態にする一方で、トランジスタＴＲ１３を閉状態にする。これにより、各ブロックＢＬＫに繋がるダミービット線ＤＢＬの電位は、電位ＶＤＤＳＡとなる。電位ＶＤＤＳＡは、例えば２．５Ｖであり、図７の例においてＢＬ（１）に印加される電位である。ダミービット線ＤＢＬの電位が電位ＶＤＤＳＡとなっている状態においては、ダミーピラーＤＰのうち選択トランジスタＳＴ１に対応するトランジスタはカットオフの状態となるので、ダミーピラーＤＰに含まれる各トランジスタの閾値電圧は上昇しない。電位ＶＤＤＳＡは、「ダミーピラーＤＰのトランジスタにデータが書き込まれない電位」ということができる。

このように、プログラム動作時においては、ダミービット線ＤＢＬの電位が電位ＶＤＤＳＡとなるよう調整されることにより、ダミーピラーＤＰに含まれる各トランジスタの閾値電圧は上昇せず、当初の“ＥＲ”レベルのままに維持される。

図１１に示される回路のうち、トランジスタＴＲ１３、配線４０４、配線４０１、ダミービット線ＤＢＬ、及びコンタクトプラグ３４０は、ダミービット線ＤＢＬの電位を調整する回路として機能するため、本実施形態における「第２調整回路」に該当する。

本実施形態のシーケンサ４１は、消去動作時において、トランジスタＴＲ１１、ＴＲ１３を開状態にする一方で、トランジスタＴＲ１２を閉状態にする。これにより、各ブロックＢＬＫに繋がるダミービット線ＤＢＬの電位は、電位ＶＥＲＡとなる。先に述べたように、「ＶＥＲＡ」は、メモリセルトランジスタＭＴのデータを消去するために必要な電位であって、例えば２０Ｖである。消去動作時においてダミービット線ＤＢＬの電位が電位ＶＥＲＡとなるので、ダミービット線ＤＢＬに繋がるダミーピラーＤＰでは、同じブロックに含まれるその他のメモリピラーＭＰと同様に、各トランジスタの閾値電圧が“ＥＲ”レベルまで低下する。消去動作時に以上のような動作を行うことにより、メモリピラーＭＰの各トランジスタの閾値電圧を、より確実に“ＥＲ”レベルに維持することができる。電位ＶＥＲＡは、「ダミーピラーＤＰのトランジスタからデータが消去される電位」ということができる。

図１１に示される回路のうち、トランジスタＴＲ１２、配線４０３、配線４０１、ダミービット線ＤＢＬ、及びコンタクトプラグ３４０は、ダミービット線ＤＢＬの電位を調整する回路として機能するため、本実施形態におけるもう一つの「第２調整回路」に該当する。

尚、取得回路の一部となっているトランジスタＴＲ１１には、消去動作時等において、例えば２０Ｖのような比較的高い電圧が印加されることとなる。このため、トランジスタＴＲ１１としては、高耐圧トランジスタが用いられる。トランジスタＴＲ１２、ＴＲ１３、ＴＲ１４についても、同様に、高耐圧トランジスタが用いられる。高耐圧トランジスタは、比較的高い電圧が印加されたとしても絶縁破壊を生じないように構成されており、通常のトランジスタと比べて大きい。

本実施形態の構成としたことの利点を説明するために、図１２に示される比較例について説明する。この比較例においても、ソース線層３２０の電位を調整するための回路要素として、比較器ＣＰとトランジスタＴＲ１４とを備えている。ただし、この比較例においては、ダミーピラーＤＰやダミービット線ＤＢＬは設けられていない。

トランジスタＴＲ１４から伸びる配線は、ソース線層３２０に接続されている。

比較器ＣＰの入力端子ＩＰ１には、配線４０１が接続されている。配線４０１は、ソース線層３２０のうち、読み出し動作における選択ブロックＢＬＫの近傍の電位を取得するための配線である。配線４０１には、配線４１０、４１３、４１６、４１９のそれぞれが接続されている。配線４１０は、ソース線層３２０のうちブロックＢＬＫ０の直下の部分に接続された配線である。配線４１３は、ソース線層３２０のうちブロックＢＬＫ３の直下の部分に接続された配線である。配線４１６は、ソース線層３２０のうちブロックＢＬＫ６の直下の部分に接続された配線である。配線４１９は、ソース線層３２０のうちブロックＢＬＫ９の直下の部分に接続された配線である。

配線４１０の途中にはトランジスタＴＲ２０が配置されている。配線４１３の途中にはトランジスタＴＲ２３が配置されている。配線４１６の途中にはトランジスタＴＲ２６が配置されている。配線４１９の途中にはトランジスタＴＲ２９が配置されている。これら各トランジスタの開閉動作は、シーケンサ４１により制御される。トランジスタＴＲ２０、ＴＲ２３、ＴＲ２６、ＴＲ２９としては、高耐圧トランジスタが用いられる。

例えば、ブロックＢＬＫ０が、読み出し動作における選択ブロックＢＬＫとなっているときには、その直下に繋がるトランジスタＴＲ２０が閉状態とされる一方で、トランジスタＴＲ２３、ＴＲ２６、ＴＲ２９が開状態とされる。これにより、ソース線層３２０のうち、選択ブロックであるブロックＢＬＫ０の近傍の電位が、参照電位ＲＥＦとなるよう調整される。同様に、例えば、ブロックＢＬＫ６が、読み出し動作における選択ブロックＢＬＫとなっているときには、その直下に繋がるトランジスタＴＲ２６が閉状態とされる一方で、トランジスタＴＲ２０、ＴＲ２３、ＴＲ２９が開状態とされる。これにより、ソース線層３２０のうち、選択ブロックであるブロックＢＬＫ６の近傍の電位が、参照電位ＲＥＦとなるよう調整される。

一方、ブロックＢＬＫ１が、読み出し動作における選択ブロックＢＬＫとなっているときには、その近くに繋がるトランジスタＴＲ２０が閉状態とされる一方で、トランジスタＴＲ２３、ＴＲ２６、ＴＲ２９が開状態とされる。この場合、ソース線層３２０のうちブロックＢＬＫ０の近傍の電位が、参照電位ＲＥＦとなるよう調整される。

ここで、選択ブロックであるブロックＢＬＫ１は、ブロックＢＬＫ０とは離れた位置にある。読み出し動作時において、ソース線層３２０には各メモリピラーＭＰからの電流が流れており、且つ、ソース線層３２０の電気抵抗は比較的高い。このため、ブロックＢＬＫ１の直下におけるソース線層３２０の電位と、ブロックＢＬＫ０の直下におけるソース線層３２０の電位と、の間には差が生じやすい。その結果、読み出し動作における選択ブロック（ＢＬＫ１）においては、その直下にあるソース線層３２０の電位が、目標電位（参照電位ＲＥＦ）とは異なる電位となってしまい、データの読み出しが正確に行われない可能性がある。

このような問題を解決するためには、メモリセルアレイ１１０が有するすべてのブロックＢＬＫの直下に対し、配線４１０等と同様の配線を接続し、当該配線の途中にトランジスタＴＲ２０等と同様のトランジスタを配置すればよい。しかしながら、そのような構成は、半導体記憶装置２を大型化させてしまうために好ましくない。特に、ソース線層３２０の下方側に周辺回路ＰＥＲが設けられている構成においては、ビット線ＢＬ等が配置された上方側の配線と、下方側の周辺回路ＰＥＲとを接続するための既存の配線が多く引き回されており、追加の配線を設けることが難しい場合が多い。また、トランジスタＴＲ２０等としては、比較的高い電圧が印加されたとしても絶縁破壊を生じないように、通常のトランジスタと比べて大きい高耐圧トランジスタが用いられている。このため、図１２の比較例のように、従来は、ソース線層３２０のうち電位調整の対象となり得る部分の数を少なくする必要があり、ソース線層３２０の電位調整を適切には行えない場合があった。

これに対し、本実施形態に係る半導体記憶装置２では、先に述べたように、ソース線層３２０のうち選択ブロックＢＬＫの直下における電位がダミーピラーＤＰを介して取得され、当該電位が自動的に目標電位となるよう調整される。本実施形態では、図１２に示されるトランジスタＴＲ２０等を設けることや、選択ブロックＢＬＫに応じてトランジスタＴＲ２０等の開閉を切り換える制御も不要であるから、半導体記憶装置２の構成を簡素化することもできる。

尚、取得回路の一部であるダミーピラーＤＰは、本実施形態のように、階段状の接続領域３０２の近傍となる位置に配置されてもよいが、その他の位置に配置されてもよい。例えば、セル領域３０１の一部において、上方側の配線と下方側の周辺回路ＰＥＲとを電気的に接続するための領域（つまり、上下に伸びるコンタクトを配置するための領域）、が形成される場合には、当該領域の近傍となる位置にダミーピラーＤＰが配置されていてもよい。

以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。

２：半導体記憶装置、３３１，３３２，３３３：配線層、ソース線層３２０、ＭＰ：メモリピラー、ＤＰ：ダミーピラー、ＭＴ：メモリセルトランジスタ。

Claims (8)

1. 互いに間隔を空けて積層された複数のワード線層と、
   複数の前記ワード線層を貫通する柱状体であって、前記ワード線層と交差している部分がメモリセルトランジスタとして機能するメモリピラーと、
   前記メモリピラーの端部が接続されたソース線層と、
   前記ソース線層の電位を取得する取得回路と、
   前記ソース線層の電位を所定の目標電位となるよう調整する第１調整回路と、を備え、
   前記取得回路には、
   複数の前記ワード線層を貫通し、端部が前記ソース線層に接続された柱状体であって、前記ワード線層と交差している部分がトランジスタとして機能するダミーピラー、が含まれる、半導体記憶装置。
2. 複数の前記ワード線層が積層されている方向とは交差する方向に伸びる導体であって、前記メモリピラーのうち前記ソース線層とは反対側の端部に接続されたビット線、を更に備え、
   前記取得回路には、
   前記ビット線と平行に伸びる導体であって、前記ダミーピラーのうち前記ソース線層とは反対側の端部に接続されたダミービット線、が含まれる、請求項１に記載の半導体記憶装置。
3. 前記取得回路は、
   前記メモリセルトランジスタからデータを読み出すための読み出し動作が行われる際に、前記ソース線層の電位を取得する、請求項２に記載の半導体記憶装置。
4. 前記ダミービット線の電位を調整する第２調整回路、を更に備え、
   前記第２調整回路は、
   前記メモリセルトランジスタからデータを消去するための消去動作が行われる際に、前記ダミービット線の電位を、前記ダミーピラーの前記トランジスタからデータが消去される電位となるように調整する、請求項３に記載の半導体記憶装置。
5. 前記ダミービット線の電位を調整する第２調整回路、を更に備え、
   前記第２調整回路は、
   前記メモリセルトランジスタにデータを書き込むためのプログラム動作が行われる際に、前記ダミービット線の電位を、前記ダミーピラーの前記トランジスタにデータが書き込まれない電位となるように調整する、請求項３に記載の半導体記憶装置。
6. 前記ソース線層を挟んで前記メモリピラーとは反対側となる位置には、前記メモリセルトランジスタの動作を制御するための回路が設けられている、請求項１乃至５のいずれか１項に記載の半導体記憶装置。
7. 前記メモリピラーが所定方向に沿って複数並んでおり、
   前記ダミーピラーは、前記所定方向に沿って最も端部に配置された前記メモリピラーから、前記所定方向に沿って更に外側となる位置に設けられている、請求項１乃至６のいずれか１項に記載の半導体記憶装置。
8. 前記取得回路には高耐圧トランジスタが含まれる、請求項１乃至７のいずれか１項に記載の半導体記憶装置。

Images