JP2023149587A - 半導体記憶装置 - Google Patents

Abstract

【課題】トグル信号のデューティ比の補正を行い得る構成としながらも、大型化を抑制することのできる半導体記憶装置、を提供する。【解決手段】半導体記憶装置２は、外部からのリードイネーブル信号ＲＥに同期して切り換わる信号ＲＥ＿ｉｎ、を生成し出力するコンパレータ５１と、信号ＲＥ＿ｉｎのデューティ比を調整する補正回路６０と、を備える。補正回路６０は、コンパレータ５１の第１出力部５１３に接続された可変の電流源６１、及び、コンパレータ５１の第２出力部５１４に接続された可変の電流源６２を有し、電流源６１、６２から出力される電流の大きさを調整することで、信号／ＲＥ＿ｃ、ＲＥ＿ｃのデューティ比を調整する。【選択図】図１３

Description

本発明の実施形態は、半導体記憶装置に関する。

例えばＮＡＮＤ型フラッシュメモリのような半導体記憶装置は、メモリコントローラから送信される信号に応じて読み出しデータを出力する。読み出しデータを出力する際に、半導体記憶装置は、出力タイミングを示すためのトグル信号を合わせて出力する。

特開２０２０－９１７９８号公報

開示された実施形態によれば、トグル信号のデューティ比の補正を行い得る構成としながらも、大型化を抑制することのできる半導体記憶装置、が提供される。

実施形態に係る半導体記憶装置は、外部から第１トグル信号を受信する受信部と、第１トグル信号に同期して切り換わる第２トグル信号、を生成し出力する第１コンパレータと、第２トグル信号のデューティ比をを調整する調整部と、デューティ比が調整された第２トグル信号、又は当該第２トグル信号に基づいて生成されたトグル信号を外部に送信する送信部と、を備える。第１コンパレータから出力される第２トグル信号には、第３トグル信号と、第３トグル信号の相補信号である第４トグル信号と、が含まれる。第１コンパレータは、第１トグル信号が入力される第１入力部と、参照信号が入力される第２入力部と、第１トグル信号と参照信号との大小関係に応じて切り換わる第３トグル信号、を出力する第１出力部と、第４トグル信号を出力する第２出力部と、を有する。調整部は、第１入力部、第２入力部、第１出力部、及び第２出力部のうち、少なくともいずれか１つに接続された可変の電流源を有し、電流源から出力される電流の大きさを調整することで、第２トグル信号のデューティ比を調整する。

第１実施形態に係るメモリシステムの構成例を示すブロック図である。 第１実施形態に係るメモリシステムの構成例を示すブロック図である。 第１実施形態に係る半導体記憶装置の構成を示すブロック図である。 メモリセルアレイの構成を示す等価回路図である。 メモリセルアレイの構成を示す断面図である。 センスアンプユニットの回路構成を示す図である。 メモリセルトランジスタの閾値分布の一例を示す図である。 書き込み動作時における、各配線の電位変化を示す図である。 読み出し動作時における、各配線の電位変化を示す図である。 比較例に係る半導体記憶装置とメモリコントローラとの間で送受信される信号等の、時間変化の一例を示す図である。 トグル信号のデューティ比について説明するための図である。 第１実施形態に係る半導体記憶装置の構成の一部を模式的に示す図である。 第１実施形態に係る半導体記憶装置のうち、受信回路及び補正回路の構成を示す図である。 補正コードの一例を示す図である。 トグル信号の一例を示す図である。 トグル信号の一例を示す図である。 トグル信号の一例を示す図である。 第２実施形態に係る半導体記憶装置が有する、受信回路及び補正回路の構成を示す図である。 第３実施形態に係る半導体記憶装置が有する、受信回路及び補正回路の構成を示す図である。 第４実施形態に係る半導体記憶装置が有する、受信回路及び補正回路の構成を示す図である。 第５実施形態に係る半導体記憶装置が有する、受信回路及び補正回路の構成を示す図である。 第６実施形態に係る半導体記憶装置が有する、受信回路及び補正回路の構成を示す図である。 第７実施形態に係る半導体記憶装置が有する、受信回路及び補正回路の構成を示す図である。 比較例に係る半導体記憶装置が有する、受信回路及び補正回路の構成を示す図である。

以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。

第１実施形態について説明する。本実施形態に係る半導体記憶装置２は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。図１には、半導体記憶装置２を含むメモリシステムの構成例がブロック図として示されている。このメモリシステムは、メモリコントローラ１と、半導体記憶装置２とを備える。

尚、実際のメモリシステムにおいては、図２に示されるように、１つのメモリコントローラ１に対し複数の半導体記憶装置２が設けられている。図１においては、複数ある半導体記憶装置２のうちの１つのみが図示されている。半導体記憶装置２の具体的な構成については後に説明する。

このメモリシステムは、不図示のホストと接続可能である。ホストは、例えば、パーソナルコンピュータや携帯端末等の電子機器である。メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置２からのデータの読み出しを制御する。

メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号Ｒ／Ｂ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。

チップイネーブル信号／ＣＥは、半導体記憶装置２をイネーブルにするための信号である。レディービジー信号Ｒ／Ｂは、半導体記憶装置２がレディ状態であるか、ビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。

図２に示されるように、複数の半導体記憶装置２のそれぞれには、チップイネーブル信号／ＣＥが個別に送信される。図２においては、それぞれのチップイネーブル信号／ＣＥを互いに区別し得るよう、例えば「／ＣＥ０」のように末尾に番号が付してある。

同様に、複数の半導体記憶装置２のそれぞれからは、レディービジー信号Ｒ／Ｂが個別に送信される。図２においては、それぞれのレディービジー信号Ｒ／Ｂを互いに区別し得るよう、例えば「Ｒ／Ｂ０」のように末尾に番号が付してある。

チップイネーブル信号／ＣＥやレディービジー信号Ｒ／Ｂ以外の信号（コマンドラッチイネーブル信号ＣＬＥ等）については、複数の半導体記憶装置２で共通となっている信号線を介して、メモリコントローラ１と半導体記憶装置２との間で送受信される。メモリコントローラ１は、個別のチップイネーブル信号／ＣＥを用いて、通信の対象となる半導体記憶装置２を特定する。

コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体記憶装置２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。メモリコントローラ１は、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むよう半導体記憶装置２に指示する。

リードイネーブル信号／ＲＥは、メモリコントローラ１が、半導体記憶装置２からデータを読み出すための信号である。信号ＲＥは信号／ＲＥの相補信号である。これらは例えば、信号ＤＱ＜７：０＞を出力する際の半導体記憶装置２の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体記憶装置２に指示するための信号である。信号ＤＱ＜７：０＞は、半導体記憶装置２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。信号／ＤＱＳは信号ＤＱＳの相補信号である。

メモリコントローラ１は、ＲＡＭ１１と、プロセッサ１２と、ホストインターフェイス１３と、ＥＣＣ回路１４と、メモリインターフェイス１５と、を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５は、互いに内部バス１６で接続されている。

ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）等を内部バス１６に出力する。また、ホストインターフェイス１３は、半導体記憶装置２から読み出されたユーザデータ、プロセッサ１２からの応答等をホストへ送信する。

メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を半導体記憶装置２へ書き込む処理、及び、半導体記憶装置２から読み出す処理を制御する。

プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えばＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２へのユーザデータ及びパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２からのユーザデータ及びパリティの読み出しをメモリインターフェイス１５へ指示する。

プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、半導体記憶装置２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体記憶装置２の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には符号化されて、符号語として半導体記憶装置２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体記憶装置２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。

プロセッサ１２は、ユニットデータごとに書き込み先の半導体記憶装置２のメモリ領域を決定する。半導体記憶装置２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体記憶装置２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。

ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、半導体記憶装置２から読み出された符号語を復号する。ＥＣＣ回路１４は、例えばユーザデータに付与されたチェックサム等を利用することで、データにおけるエラーの検出、及び当該エラーの訂正を行う。

ＲＡＭ１１は、ホストから受信したユーザデータを半導体記憶装置２へ記憶するまでに一時格納したり、半導体記憶装置２から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭやＤＲＡＭ等の汎用メモリである。

図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例が示されている。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、半導体記憶装置２に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は、特に限定されない。

ホストから書き込みリクエストを受信した場合、図１のメモリシステムは次のように動作する。プロセッサ１２は、書き込み動作の対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を半導体記憶装置２に書き込む。

ホストから読み出しリクエストを受信した場合、図１のメモリシステムは次のように動作する。メモリインターフェイス１５は、半導体記憶装置２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。

半導体記憶装置２の構成について説明する。図３に示されるように、半導体記憶装置２は、２つのプレーンＰＬ１、ＰＬ２と、入出力回路２１と、ロジック制御回路２２と、シーケンサ４１と、レジスタ４２と、電圧生成回路４３と、入出力用パッド群３１と、ロジック制御用パッド群３２と、電源入力用端子群３３と、を備えている。

プレーンＰＬ１は、メモリセルアレイ１１０と、センスアンプ１２０と、ロウデコーダ１３０と、を備えている。また、プレーンＰＬ２は、メモリセルアレイ２１０と、センスアンプ２２０と、ロウデコーダ２３０と、を備えている。プレーンＰＬ１の構成とプレーンＰＬ２の構成とは互いに同一である。つまり、メモリセルアレイ１１０の構成とメモリセルアレイ２１０の構成とは互いに同一であり、センスアンプ１２０の構成とセンスアンプ２２０の構成とは互いに同一であり、ロウデコーダ１３０の構成とロウデコーダ２３０の構成とは互いに同一である。半導体記憶装置２に設けられているプレーンの数は、本実施形態のように２つであってもよいが、１つでもよく、３つ以上であってもよい。

メモリセルアレイ１１０及びメモリセルアレイ２１０は、データを記憶する部分である。メモリセルアレイ１１０及びメモリセルアレイ２１０のそれぞれは、ワード線及びビット線に関連付けられた複数のメモリセルトランジスタを含んでいる。これらの具体的な構成については後に説明する。

入出力回路２１は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２１は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ４２に転送する。また、入出力回路２１は、書き込みデータ及び読み出しデータを、センスアンプ１２０やセンスアンプ２２０との間で送受信する。入出力回路２１は、メモリコントローラ１からのコマンド等を受信する入力回路（不図示）と、メモリコントローラ１にデータを出力する出力回路８０（図３では不図示、図１２を参照）と、の両方を有している。

ロジック制御回路２２は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２２は、レディービジー信号Ｒ／Ｂをメモリコントローラ１に転送して、半導体記憶装置２の状態を外部に通知する。

入出力回路２１及びロジック制御回路２２は、いずれも、メモリコントローラ１との間で信号が入出力される部分として構成された回路である。つまり、入出力回路２１及びロジック制御回路２２は、半導体記憶装置２のインターフェイス回路として設けられている。

シーケンサ４１は、メモリコントローラ１から半導体記憶装置２へと入力された制御信号に基づいて、プレーンＰＬ１、ＰＬ２や電圧生成回路４３等の各部の動作を制御する。シーケンサ４１は、ロジック制御回路２２や、メモリセルアレイ１１０、２１０等の各部の動作を制御する部分であり、半導体記憶装置２の「制御部」に該当する。

レジスタ４２は、コマンドやアドレスを一時的に保持する部分である。レジスタ４２は、プレーンＰＬ１、ＰＬ２のそれぞれの状態を示すステータス情報をも保持する部分となっている。ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路２１からメモリコントローラ１へと出力される。

電圧生成回路４３は、シーケンサ４１からの指示に基づき、メモリセルアレイ１１０、２１０におけるデータの書き込み動作、読み出し動作、及び、消去動作のそれぞれに必要な電圧を生成する部分である。このような電圧には、例えば、後述のワード線ＷＬに対し印加されるＶＰＧＭやＶＰＡＳＳ＿ＰＧＭ、ＶＰＡＳＳ＿ＲＥＡＤのような電圧や、後述のビット線ＢＬに印加される電圧等が含まれる。電圧生成回路４３は、プレーンＰＬ１及びプレーンＰＬ２が互いに並列動作し得るように、各ワード線ＷＬやビット線ＢＬ等のそれぞれに対し個別に電圧を印加することが可能となっている。

入出力用パッド群３１は、メモリコントローラ１と入出力回路２１との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳのそれぞれに対応して個別に設けられている。

ロジック制御用パッド群３２は、メモリコントローラ１とロジック制御回路２２との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、及び、レディービジー信号Ｒ／Ｂのそれぞれに対応して個別に設けられている。

電源入力用端子群３３は、半導体記憶装置２の動作に必要な各電圧の印加を受けるための、複数の端子が設けられた部分である。それぞれの端子に印加される電圧には、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐ、及び接地電圧Ｖｓｓが含まれる。

電源電圧Ｖｃｃは、動作電源として外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体記憶装置２との間で信号を送受信する際に用いられる電圧である。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。

メモリセルアレイ１１０、２１０へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧（ＶＰＧＭ）が必要となる。この際に、約３．３Ｖの電源電圧Ｖｃｃを電圧生成回路４３の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧Ｖｐｐを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。一方で、例えば、高電圧を供給することができない環境において半導体記憶装置２が用いられる場合、電源電圧Ｖｐｐには電圧が供給されなくともよい。電源電圧Ｖｐｐが供給されない場合であっても、半導体記憶装置２は、電源電圧Ｖｃｃが供給されていれば、各種の動作を実行することができる。すなわち、電源電圧Ｖｃｃは、半導体記憶装置２に標準的に供給される電源であり、電源電圧Ｖｐｐは、例えば使用環境に応じて追加的・任意的に供給される電源である。

プレーンＰＬ１、ＰＬ２の構成について説明する。尚、先に述べたように、プレーンＰＬ１の構成とプレーンＰＬ２の構成とは互いに同一である。このため、以下ではプレーンＰＬ１の構成についてのみ説明し、プレーンＰＬ２の構成については図示及び説明を省略する。

図４には、プレーンＰＬ１に設けられたメモリセルアレイ１１０の構成が、等価回路図として示されている。メモリセルアレイ１１０は複数のブロックＢＬＫにより構成されているのであるが、図４においては、これらのうちの１つのブロックＢＬＫのみが図示されている。メモリセルアレイ１１０が有する他のブロックＢＬＫの構成も、図４に示されるものと同じである。

図４に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２とを含む。

尚、メモリセルトランジスタＭＴの個数は８個に限られず、例えば、３２個、４８個、６４個、９６個でもよい。例えばカットオフ特性を高めるために、選択トランジスタＳＴ１、ＳＴ２のそれぞれが、単一ではなく複数のトランジスタにより構成されていてもよい。さらに、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。

メモリセルトランジスタＭＴは、選択トランジスタＳＴ１と選択トランジスタＳＴ２との間において、直列接続されるようにして配置されている。一端側のメモリセルトランジスタＭＴ７が、選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ０が、選択トランジスタＳＴ２のドレインに接続されている。

ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。選択トランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一のセレクトゲート線ＳＧＳに共通接続されている。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通となっているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に個別に設けられている。

メモリセルアレイ１１０には、ｍ本のビット線ＢＬ（ＢＬ０、ＢＬ１、・・・、ＢＬ（ｍ－１））が設けられている。上記の「ｍ」は、１つのストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの本数を表す整数である。それぞれのＮＡＮＤストリングＮＳのうち、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続されている。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続されている。ソース線ＳＬは、ブロックＢＬＫが有する複数の選択トランジスタＳＴ２のソースに対し、共通接続されている。

同一のブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴに記憶されているデータは、一括して消去される。一方、データの読み出し及び書き込みは、１つのワード線ＷＬに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴに対して一括して行われる。それぞれのメモリセルは、上位ビット、中位ビット、及び下位ビットからなる３ビットのデータを保持することができる。

つまり、本実施形態に係る半導体記憶装置２は、メモリセルトランジスタＭＴへのデータの書き込み方式として、１つのメモリセルトランジスタＭＴに３ビットデータを記憶させるＴＬＣ方式を採用している。このような態様に換えて、メモリセルトランジスタＭＴへのデータの書き込み方式としては、１つのメモリセルトランジスタＭＴに２ビットデータを記憶させるＭＬＣ方式等を採用してもよい。１つのメモリセルトランジスタＭＴに記憶されるデータのビット数は特に限定されない。

尚、以下の説明では、１つのワード線ＷＬに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴが記憶する１ビットデータの集合のことを「ページ」と称する。図４では、上記のような複数のメモリセルトランジスタＭＴからなる集合の一つに、符号「ＭＧ」が付してある。

本実施形態のように、１つのメモリセルトランジスタＭＴに３ビットのデータが記憶される場合、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、３ページ分のデータを記憶することができる。これらのうち、下位ビットデータの集合からなるページのことを以下では「下位ページ」とも称し、下位ページのデータのことを以下では「下位ページデータ」とも称する。同様に、中位ビットデータの集合からなるページのことを以下では「中位ページ」とも称し、中位ページのデータのことを以下では「中位ページデータ」とも称する。上位ビットデータの集合からなるページのことを以下では「上位ページ」とも称し、上位ページのデータのことを以下では「上位ページデータ」とも称する。

図５には、メモリセルアレイ１１０及びその周辺の構成が、模式的な断面図として示されている。同図に示されるように、メモリセルアレイ１１０では、導電体層３２０の上に複数のＮＡＮＤストリングＮＳが形成されている。導電体層３２０は、埋め込みソース線（ＢＳＬ）とも称されるものであり、図４のソース線ＳＬに該当するものである。

導電体層３２０の上方には、セレクトゲート線ＳＧＳとして機能する複数の配線層３３３、ワード線ＷＬとして機能する複数の配線層３３２、及びセレクトゲート線ＳＧＤとして機能する複数の配線層３３１が積層されている。積層された配線層３３３、３３２、３３１のそれぞれの間には、不図示の絶縁層が配置されている。

メモリセルアレイ１１０には複数のメモリホール３３４が形成されている。メモリホール３３４は、上記の配線層３３３、３３２、３３１、及びこれらの間にある不図示の絶縁層を上下方向に貫通しており、且つ導電体層３２０に達する穴である。メモリホール３３４の側面には、ブロック絶縁膜３３５、電荷蓄積層３３６、及びゲート絶縁膜３３７が順次形成され、更にその内側に導電体柱３３８が埋め込まれている。導電体柱３３８は、例えばポリシリコンからなり、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の動作時にチャネルが形成される領域として機能する。このように、メモリホール３３４の内側には、ブロック絶縁膜３３５、電荷蓄積層３３６、ゲート絶縁膜３３７、及び導電体柱３３８からなる柱状体が形成されている。

メモリホール３３４の内側に形成された柱状体のうち、積層された配線層３３３、３３２、３３１のそれぞれと交差している各部分は、トランジスタとして機能する。これら複数のトランジスタのうち、配線層３３１と交差している部分にあるものは、選択トランジスタＳＴ１として機能する。複数のトランジスタのうち、配線層３３２と交差している部分にあるものは、メモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）として機能する。複数のトランジスタのうち、配線層３３３と交差している部分にあるものは、選択トランジスタＳＴ２として機能する。このような構成により、各メモリホール３３４の内側に形成された柱状体のそれぞれは、図４を参照しながら説明したＮＡＮＤストリングＮＳとして機能する。柱状体の内側にある導電体柱３３８は、メモリセルトランジスタＭＴや選択トランジスタＳＴ１、ＳＴ２のチャンネルとして機能する部分である。

導電体柱３３８よりも上側には、ビット線ＢＬとして機能する配線層が形成される。導電体柱３３８の上端には、導電体柱３３８とビット線ＢＬとを接続するコンタクトプラグ３３９が形成されている。

図５に示される構成と同様の構成が、図５の紙面の奥行き方向に沿って複数配列されている。図５の紙面の奥行き方向に沿って一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって、１つのストリングユニットＳＵが形成されている。

本実施形態に係る半導体記憶装置２では、メモリセルアレイ１１０の下方側、すなわち、メモリセルアレイ１１０と半導体基板３００との間となる位置に、周辺回路ＰＥＲが設けられている。周辺回路ＰＥＲは、メモリセルアレイ１１０におけるデータの書き込み動作や読み出し動作、及び消去動作等を実現するために設けられた回路である。図３に示されるセンスアンプ１２０、ロウデコーダ１３０、及び電圧生成回路４３等は、周辺回路ＰＥＲの一部となっている。周辺回路ＰＥＲは、各種のトランジスタやＲＣ回路等を含んでいる。図５に示される例では、半導体基板３００上に形成されたトランジスタＴＲと、メモリセルアレイ１１０の上方側にあるビット線ＢＬとの間が、コンタクト９２４を介して電気的に接続されている。

尚、このような構成に換えて、半導体基板３００の上に直接メモリセルアレイ１１０が設けられている構成としてもよい。この場合、半導体基板３００のｐ型ウェル領域が、ソース線ＳＬとして機能することとなる。また、周辺回路ＰＥＲは、半導体基板３００の表面に沿ってメモリセルアレイ１１０と隣り合う位置に設けられることとなる。

図３に戻って説明を続ける。先に述べたように、プレーンＰＬ１には、上記のメモリセルアレイ１１０に加えて、センスアンプ１２０とロウデコーダ１３０とが設けられている。

センスアンプ１２０は、ビット線ＢＬに印加される電圧を調整したり、ビット線ＢＬの電圧を読み出してデータに変換したりするための回路である。センスアンプ１２０は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出された読み出しデータを取得し、取得した読み出しデータを入出力回路２１に転送する。センスアンプ１２０は、データの書き込み時には、ビット線ＢＬを介して書き込まれる書き込みデータをメモリセルトランジスタＭＴに転送する。

ロウデコーダ１３０は、ワード線ＷＬのそれぞれに電圧を印加するための、不図示のスイッチ群として構成された回路である。ロウデコーダ１３０は、レジスタ４２からブロックアドレス及びロウアドレスを受け取り、当該ブロックアドレスに基づいて対応するブロックＢＬＫを選択するとともに、当該ロウアドレスに基づいて対応するワード線ＷＬを選択する。ロウデコーダ１３０は、選択されたワード線ＷＬに対して電圧生成回路４３からの電圧が印加されるよう、上記のスイッチ群の開閉を切り換える。

図６には、センスアンプ１２０の構成例が示されている。センスアンプ１２０は、複数のビット線ＢＬのそれぞれに関連付けられた複数のセンスアンプユニットＳＡＵを含む。図６には、これらのうちの１つのセンスアンプユニットＳＡＵの詳細な回路構成が抽出して示されている。

図６に示されるように、センスアンプユニットＳＡＵは、センスアンプ部ＳＡと、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬとを含んでいる。センスアンプ部ＳＡ、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬは、互いにデータを送受信可能なように、バスＬＢＵＳによって接続されている。

センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定する。センスアンプ部ＳＡは、例えば、ｐチャネルＭＯＳトランジスタであるトランジスタＴＲ１と、ｎチャネルＭＯＳトランジスタであるトランジスタＴＲ２～ＴＲ９と、キャパシタＣ１０とを含んでいる。

トランジスタＴＲ１の一端は電源線に接続されており、トランジスタＴＲ１の他端はトランジスタＴＲ２に接続されている。トランジスタＴＲ１のゲートは、ラッチ回路ＳＤＬ内のノードＩＮＶに接続されている。トランジスタＴＲ２の一端はトランジスタＴＲ１に接続されており、トランジスタＴＲ２の他端はノードＣＯＭに接続されている。トランジスタＴＲ２のゲートには信号ＢＬＸが入力される。トランジスタＴＲ３の一端はノードＣＯＭに接続されており、トランジスタＴＲ３の他端はトランジスタＴＲ４に接続されている。トランジスタＴＲ３のゲートには信号ＢＬＣが入力される。トランジスタＴＲ４は、高耐圧のＭＯＳトランジスタである。トランジスタＴＲ４の一端はトランジスタＴＲ３に接続されている。トランジスタＴＲ４の他端は対応するビット線ＢＬに接続されている。トランジスタＴＲ４のゲートには信号ＢＬＳが入力される。

トランジスタＴＲ５の一端はノードＣＯＭに接続されており、トランジスタＴＲ５の他端はノードＳＲＣに接続されている。トランジスタＴＲ５のゲートはノードＩＮＶに接続されている。トランジスタＴＲ６の一端は、トランジスタＴＲ１とトランジスタＴＲ２との間に接続されており、トランジスタＴＲ６の他端はノードＳＥＮに接続されている。トランジスタＴＲ６のゲートには信号ＨＬＬが入力される。トランジスタＴＲ７の一端はノードＳＥＮに接続されており、トランジスタＴＲ７の他端はノードＣＯＭに接続されている。トランジスタＴＲ７のゲートには信号ＸＸＬが入力される。

トランジスタＴＲ８の一端は接地されており、トランジスタＴＲ８の他端はトランジスタＴＲ９に接続されている。トランジスタＴＲ８のゲートはノードＳＥＮに接続されている。トランジスタＴＲ９の一端はトランジスタＴＲ８に接続されており、トランジスタＴＲ９の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ９のゲートには信号ＳＴＢが入力される。キャパシタＣ１０の一端はノードＳＥＮに接続されている。キャパシタＣ１０の他端にはクロックＣＬＫが入力される。

信号ＢＬＸ、ＢＬＣ、ＢＬＳ、ＨＬＬ、ＸＸＬ、及びＳＴＢは、例えばシーケンサ４１によって生成される。また、トランジスタＴＲ１の一端に接続された電源線には、例えば半導体記憶装置２の内部電源電圧である電圧Ｖｄｄが印加され、ノードＳＲＣには、例えば半導体記憶装置２の接地電圧である電圧Ｖｓｓが印加される。

ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬは、読み出しデータを一時的に保持する。ラッチ回路ＸＤＬは入出力回路２１に接続され、センスアンプユニットＳＡＵと入出力回路２１との間のデータの入出力に使用される。読み出しデータは、ラッチ回路ＸＤＬに保持されることで、入出力回路２１からメモリコントローラ１へと出力可能な状態となる。例えば、センスアンプユニットＳＡＵによって読み出されたデータは、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに格納された後、ラッチ回路ＸＤＬへ転送され、ラッチ回路ＸＤＬから入出力回路２１に出力される。また、例えば、メモリコントローラ１から入出力回路２１に入力されたデータは、入出力回路２１からラッチ回路ＸＤＬへ転送され、ラッチ回路ＸＤＬからラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに転送される。

ラッチ回路ＳＤＬは、例えば、インバータＩＶ１１、ＩＶ１２と、ｎチャネルＭＯＳトランジスタであるトランジスタＴＲ１３、ＴＲ１４とを含んでいる。インバータＩＶ１１の入力ノードはノードＬＡＴに接続されている。インバータＩＶ１１の出力ノードはノードＩＮＶに接続されている。インバータＩＶ１２の入力ノードはノードＩＮＶに接続されている。インバータＩＶ１２の出力ノードはノードＬＡＴに接続されている。トランジスタＴＲ１３の一端はノードＩＮＶに接続されており、トランジスタＴＲ１３の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１３のゲートには信号ＳＴＩが入力される。トランジスタＴＲ１３の一端はノードＬＡＴに接続されており、トランジスタＴＲ１４の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１４のゲートには信号ＳＴＬが入力される。例えば、ノードＬＡＴにおいて保持されるデータがラッチ回路ＳＤＬに保持されるデータに相当する。また、ノードＩＮＶにおいて保持されるデータは、ノードＬＡＴに保持されるデータの反転データに相当する。ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬの回路構成は、例えば、ラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。

図７は、メモリセルトランジスタＭＴの閾値分布等を模式的に示す図である。図７の中段にある図は、メモリセルトランジスタＭＴの閾値電圧（横軸）と、メモリセルトランジスタＭＴの個数（縦軸）との対応関係を表している。

本実施形態のようにＴＬＣ方式を採用した場合においては、複数のメモリセルトランジスタＭＴは、図７の中段に示されるように、８つの閾値分布を形成する。この８個の閾値分布（書き込みレベル）のことを、閾値電圧の低い方から順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベルと称する。

図７の上段にある表は、閾値電圧の上記各レベルのそれぞれに対応して、割り当てられるデータの例を表している。同表に示されるように、“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルには、例えば以下に示すような、それぞれ異なる３ビットデータが割り当てられている。
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）
“Ａ”レベル：“０１１”
“Ｂ”レベル：“００１”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“１１０”
“Ｆ”レベル：“１００”
“Ｇ”レベル：“１０１”

このように、本実施形態におけるメモリセルトランジスタＭＴの閾値電圧は、予め設定された８つの候補レベルのうちの１つをとり得るものとなっており、それぞれの候補レベルに対応して、上記のようにデータが割り当てられている。

互いに隣り合う一対の閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルにそれぞれ対応して、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧが設定される。

ベリファイ電圧ＶｆｙＡは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。ワード線ＷＬにベリファイ電圧ＶｆｙＡが印加されると、当該ワード線ＷＬに繋がるメモリセルトランジスタＭＴのうち、閾値電圧が“ＥＲ”レベルに含まれるメモリセルトランジスタＭＴがオン状態になり、閾値電圧が“Ａ”レベル以上の閾値分布に含まれるメモリセルトランジスタＭＴがオフ状態になる。

その他のベリファイ電圧ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧも、上記のベリファイ電圧ＶｆｙＡと同様に設定される。ベリファイ電圧ＶｆｙＢは、“Ａ”レベルと“Ｂ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＣは、“Ｂ”レベルと“Ｃ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＤは、“Ｃ”レベルと“Ｄ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＥは、“Ｄ”レベルと“Ｅ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＦは、“Ｅ”レベルと“Ｆ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＧは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。

例えば、ベリファイ電圧ＶｆｙＡは０．８Ｖに、ベリファイ電圧ＶｆｙＢは１．６Ｖに、ベリファイ電圧ＶｆｙＣは２．４Ｖに、ベリファイ電圧ＶｆｙＤは３．１Ｖに、ベリファイ電圧ＶｆｙＥは３．８Ｖに、ベリファイ電圧ＶｆｙＦは４．６Ｖに、ベリファイ電圧ＶｆｙＧは５．６Ｖに、それぞれ設定してもよい。しかし、これに限定されることなく、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、例えば、０Ｖ～７.０Ｖの範囲で、適宜、段階的に設定してもよい。

また、隣り合う閾値分布の間には、それぞれ読み出し動作で使用される読み出し電圧が設定される。「読み出し電圧」とは、読み出し動作時において、読み出し対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬ、すなわち選択ワード線に対し印加される電圧である。読み出し動作では、読み出し対象となるメモリセルトランジスタＭＴの閾値電圧が、印加された読み出し電圧よりも高いか否かの判定結果に基づいてデータが決定される。

図７の下段の図において模式的に示されるように、具体的には、メモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベルに含まれるのか“Ａ”レベル以上に含まれるのかを判定する読み出し電圧ＶｒＡは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。

その他の読み出し電圧ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、及びＶｒＧも、上記の読み出し電圧ＶｒＡと同様に設定される。読み出し電圧ＶｒＢは、“Ａ”レベルと“Ｂ”レベルとの間に設定され、読み出し電圧ＶｒＣは、“Ｂ”レベルと“Ｃ”レベルとの間に設定され、読み出し電圧ＶｒＤは、“Ｃ”レベルと“Ｄ”レベルとの間に設定され、読み出し電圧ＶｒＥは、“Ｄ”レベルと“Ｅ”レベルとの間に設定され、読み出し電圧ＶｒＦは、“Ｅ”レベルと“Ｆ”レベルとの間に設定され、読み出し電圧ＶｒＧは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。

そして、最も高い閾値分布（例えば“Ｇ”レベル）の最大の閾値電圧よりも高い電圧に、読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが設定される。読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。

尚、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、例えば、読み出し電圧ＶｒＡ、ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、及びＶｒＧよりもそれぞれ高い電圧に設定される。つまり、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、それぞれ“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルの閾値分布の下裾近傍に設定される。

以上に説明したようなデータの割り付けが適用された場合、読み出し動作において下位ビットの１ページデータ（下位ページデータ）は、読み出し電圧ＶｒＡ及びＶｒＥを用いた読み出し結果によって確定させることができる。中位ビットの１ページデータ（中位ページデータ）は、読み出し電圧ＶｒＢ、ＶｒＤ、及びＶｒＦを用いた読み出し結果によって確定させることができる。上位ビットの１ページデータ（上位ページデータ）は、読み出し電圧ＶｒＣ及びＶｒＧを用いた読み出し結果によって確定させることができる。このように、下位ページデータ、中位ページデータ、及び上位ページデータがそれぞれ、２回、３回、及び２回の読み出し動作によって確定するため、以上のようなデータの割り付けは“２－３－２コード”と称される。

尚、以上で説明したようなデータの割り付けはあくまで一例であり、実際のデータの割り付けはこれに限定されない。例えば、２ビット又は４ビット以上のデータが１つのメモリセルトランジスタＭＴに記憶されてもよい。また、データが割り付けられる閾値分布の数（つまり、上記の「候補レベル」の数）は７以下であってもよく、９以上であってもよい。例えば、“２－３－２コード”に代えて、“１－３－３コード”又は“１－２－４コード”を用いてもよい。また、例えば、下位ビット／中位ビット／上位ビットの割り当てを変更してもよい。より具体的には、例えば、“２－３－２コード”において、下位ページデータを読み出し電圧ＶｒＣ及びＶｒＢを用いた読み出し結果によって確定させ、中位ページデータを読み出し電圧ＶｒＢ、ＶｒＤ、及びＶｒＦを用いた読み出し結果によって確定させ、上位ページデータを読み出し電圧ＶｒＡ及びＶｒＥを用いた読み出し結果によって確定させるようにデータを割り当ててもよい。すなわち、例えば、下位ビットと上位ビットの割り当てを入れ換えてもよい。この場合、閾値電圧の各レベルのそれぞれに対応して、以下のようにデータが割り当てられる。
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）
“Ａ”レベル：“１１０”
“Ｂ”レベル：“１００”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“０１１”
“Ｆ”レベル：“００１”
“Ｇ”レベル：“１０１”

半導体記憶装置２において行われる書き込み動作について説明する。書き込み動作では、プログラム動作及びベリファイ動作が行われる。「プログラム動作」とは、一部のメモリセルトランジスタＭＴの電荷蓄積層３３６に電子を注入することにより、当該メモリセルトランジスタＭＴの閾値電圧を変化させる動作のことである。「ベリファイ動作」とは、上記のプログラム動作の後、データを読み出すことで、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで達したか否かを判定し検証する動作である。閾値電圧がターゲットレベルまで達したメモリセルトランジスタＭＴは、その後、書き込み禁止とされる。ここでいう「ターゲットレベル」とは、先に述べた８つの候補レベルの中から、目標のレベルとして設定された特定の候補レベルのことである。

書き込み動作では、以上のプログラム動作及びベリファイ動作が繰り返し実行される。これにより、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで上昇する。

複数のワード線ＷＬのうち、書き込み動作の対象（つまり、閾値電圧を変化させる対象）であるメモリセルトランジスタＭＴに繋がっているワード線ＷＬのことを、以下では「選択ワード線」とも称する。また、書き込み動作の対象ではないメモリセルトランジスタＭＴに繋がっているワード線ＷＬのことを、以下では「非選択ワード線」とも称する。書き込み対象であるメモリセルトランジスタＭＴのことを、以下では「選択メモリトランジスタ」とも称する。

複数のストリングユニットＳＵのうち、書き込み動作の対象となるストリングユニットＳＵのことを、以下では「選択ストリングユニット」とも称する。また、書き込み動作の対象とはならないストリングユニットＳＵのことを、以下では「非選択ストリングユニット」とも称する。

選択ストリングユニットに含まれる各ＮＡＮＤストリングＮＳの導電体柱３３８、すなわち、選択ストリングユニットにおける各チャンネルのことを、以下では「選択チャンネル」とも称する。また、非選択ストリングユニットに含まれる各ＮＡＮＤストリングＮＳの導電体柱３３８、すなわち、非選択ストリングユニットにおける各チャンネルのことを、以下では「非選択チャンネル」とも称する。

複数のビット線ＢＬのうち、選択メモリトランジスタに繋がっているビット線ＢＬのことを、以下では「選択ビット線」とも称する。また、選択メモリトランジスタに繋がっていないビット線ＢＬのことを、以下では「非選択ビット線」とも称する。

プログラム動作について説明する。以下では、プログラム動作の対象がプレーンＰＬ１である場合の例について説明するが、プレーンＰＬ２の場合も以下と同様である。図８は、プログラム動作時における各配線の電位変化を示している。プログラム動作では、センスアンプ１２０が、プログラムデータに対応して各ビット線ＢＬの電位を変化させる。プログラム対象の（閾値電圧を上昇させるべき）メモリセルトランジスタＭＴに繋がるビット線ＢＬには、“Ｌ”レベルとして例えば接地電圧Ｖｓｓ（０Ｖ）が印加される。プログラム対象ではない（閾値電圧を維持させるべき）メモリセルトランジスタＭＴに繋がるビット線ＢＬには、“Ｈ”レベルとして、例えば２．５Ｖが印加される。前者のビット線ＢＬは、図８においては「ＢＬ（０）」と表記されている。後者のビット線ＢＬは、図８においては「ＢＬ（１）」と表記されている。

ロウデコーダ１３０は、書き込み動作の対象としていずれかのブロックＢＬＫを選択し、更にいずれかのストリングユニットＳＵを選択する。より具体的には、選択されたストリングユニットＳＵにおけるセレクトゲート線ＳＧＤ（選択セレクトゲート線ＳＧＤｓｅｌ）には、電圧生成回路４３からロウデコーダ１３０を介して例えば５Ｖが印加される。これにより、選択トランジスタＳＴ１はオン状態となる。他方で、セレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧Ｖｓｓが印加される。これにより、選択トランジスタＳＴ２はオフ状態となる。

また、選択ブロックＢＬＫにおける非選択ストリングユニットＳＵのセレクトゲート線ＳＧＤ（非選択セレクトゲート線ＳＧＤｕｓｅｌ）には、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧５Ｖが印加される。これにより、選択トランジスタＳＴ１がオン状態となる。なお、各ブロックＢＬＫに含まれるストリングユニットＳＵにおいて、セレクトゲート線ＳＧＳは共通に接続されている。従って、非選択ストリングユニットＳＵにおいても、選択トランジスタＳＴ２はオフ状態となる。

更に、非選択ブロックＢＬＫにおけるセレクトゲート線ＳＧＤ及びセレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧Ｖｓｓが印加される。これにより、選択トランジスタＳＴ１及び選択トランジスタＳＴ２はオフ状態となる。

ソース線ＳＬは、セレクトゲート線ＳＧＳの電位よりも高い電位とされる。当該電位は、例えば１Ｖである。

その後、選択ブロックＢＬＫにおける選択セレクトゲート線ＳＧＤｓｅｌの電位を、例えば２．５Ｖとする。この電位は、上記の例で０Ｖが与えられたビット線ＢＬ（０）に対応する選択トランジスタＳＴ１はオンさせるが、２．５Ｖが与えられたビット線ＢＬ（１）に対応する選択トランジスタＳＴ１はカットオフさせる電圧である。これにより、選択ストリングユニットＳＵにおいては、ビット線ＢＬ（０）に対応する選択トランジスタＳＴ１はオンされ、２．５Ｖが与えられたビット線ＢＬ（１）に対応する選択トランジスタＳＴ１はカットオフされる。一方で、非選択セレクトゲート線ＳＧＤｕｓｅｌの電位を、例えば電圧Ｖｓｓとする。これにより、非選択ストリングユニットＳＵにおいては、ビット線ＢＬ（０）及びビット線ＢＬ（１）の電位に関わらず、選択トランジスタＳＴ１はカットオフされる。

そしてロウデコーダ１３０は、選択ブロックＢＬＫにおいて、書き込み動作の対象としていずれかのワード線ＷＬを選択する。書き込み動作の対象となるワード線ＷＬ（選択ワード線ＷＬｓｅｌ）に、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧ＶＰＧＭが印加される。一方で、その他のワード線ＷＬ（非選択ワード線ＷＬｕｓｅｌ）に、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧ＶＰＡＳＳ＿ＰＧＭが印加される。電圧ＶＰＧＭは、トンネル現象により電子を電荷蓄積層３３６に注入するための高電圧である。電圧ＶＰＡＳＳ＿ＰＧＭは、ワード線ＷＬに繋がるメモリセルトランジスタＭＴをＯＮとする一方で、閾定電圧は変化させない程度の電圧である。ＶＰＧＭはＶＰＡＳＳ＿ＰＧＭよりも高い電圧である。

プログラム対象のビット線ＢＬ（０）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がオン状態となる。そのため、選択ワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＴのチャネル電位は０Ｖとなる。制御ゲートとチャネルとの間の電位差が大きくなり、その結果、電子が電荷蓄積層３３６に注入されるので、メモリセルトランジスタＭＴの閾値電圧が上昇される。

プログラム対象ではないビット線ＢＬ（１）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がカットオフ状態となる。そのため、選択ワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＴのチャネルは電気的にフローティングとなり、ワード線ＷＬ等との容量カップリングによりチャネル電位は電圧ＶＰＧＭ近くまで上昇される。制御ゲートとチャネルとの間の電位差が小さくなり、その結果、電子は電荷蓄積層３３６に注入されないので、メモリセルトランジスタＭＴの閾値電圧は維持される。正確にいうと、閾値分布レベルがより高い分布に遷移するほどには、閾値電圧は変動しない。

読み出し動作について説明する。以下では、読み出し動作の対象がプレーンＰＬ１である場合の例について説明するが、プレーンＰＬ２の場合も以下と同様である。プログラム動作に続いて行われるベリファイ動作は、以下に説明する読み出し動作と同じである。図９は、読み出し動作時における各配線の電位変化を示している。読み出し動作では、読み出し動作の対象となるメモリセルトランジスタＭＴ、を含むＮＡＮＤストリングＮＳが選択される。あるいは、読み出し動作の対象となるページを含むストリングユニットＳＵが選択される。

まず、選択セレクトゲート線ＳＧＤｓｅｌ、非選択セレクトゲート線ＳＧＤｕｓｅｌ及びセレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば５Ｖが印加される。これにより、選択ブロックＢＬＫに含まれる選択トランジスタＳＴ１及び選択トランジスタＳＴ２はオン状態となる。また、選択ワード線ＷＬｓｅｌ及び非選択ワード線には、電圧生成回路４３からロウデコーダ１３０を介して例えば読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが印加される。読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤは、メモリセルトランジスタＭＴの閾値電圧にかかわらず、メモリセルトランジスタＭＴをＯＮとすることができ、かつ、閾定電圧は変化させない程度の電圧である。これにより、選択ストリングユニットＳＵであるか非選択ストリングユニットＳＵであるかにかかわらず、選択ブロックＢＬＫに含まれる全てのＮＡＮＤストリングＮＳにおいて、電流が導通する。

次に、読み出し動作の対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬ（選択ワード線ＷＬｓｅｌ）に対し、電圧生成回路４３からロウデコーダ１３０を介して例えばＶｒＡのような読み出し電圧Ｖｒが印加される。それ以外のワード線（非選択ワード線ＷＬｕｓｅｌ）に対しては、読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが印加される。

また、選択セレクトゲート線ＳＧＤｓｅｌ及びセレクトゲート線ＳＧＳに印加する電圧は維持しつつ、非選択セレクトゲート線ＳＧＤｕｓｅｌには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧Ｖｓｓが印加される。これにより、選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１はオン状態を維持するが、非選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１はオフ状態となる。なお、選択ストリングユニットＳＵであるか非選択ストリングユニットＳＵであるかにかかわらず、選択ブロックＢＬＫに含まれる選択トランジスタＳＴ２はオン状態となる。

これにより、非選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳは、少なくとも選択トランジスタＳＴ１がオフ状態となるため、電流パスを形成しない。一方で、選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳは、選択ワード線ＷＬｓｅｌに印加される読み出し電圧ＶｒとメモリセルトランジスタＭＴの閾値電圧との関係に応じて、電流パスが形成され、または、形成されない。

センスアンプ１２０は、選択されたＮＡＮＤストリングＮＳに繋がるビット線ＢＬに対して電圧を印加する。この状態で、センスアンプ１２０は、当該ビット線ＢＬを流れる電流の値に基づいてデータの読み出しを行う。具体的には、読み出し動作の対象となるメモリセルトランジスタＭＴの閾値電圧が、当該メモリセルトランジスタＭＴに印加された読み出し電圧よりも高いか否かを判定する。尚、データの読み出しは、ビット線ＢＬを流れる電流の値に基づくのではなく、ビット線ＢＬにおける電位の時間変化に基づいて行われてもよい。後者の場合、ビット線ＢＬは、予め所定の電位となるようにプリチャージされる。

先に述べたベリファイ動作も、上記のような読み出し動作と同様に行われる。ベリファイ動作では、ベリファイの対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬに対し、例えばＶｆｙＡのようなベリファイ電圧が電圧生成回路４３からロウデコーダ１３０を介して印加されることとなる。

なお、先に述べたプログラム動作の初期段階における選択セレクトゲート線ＳＧＤｓｅｌ及び非選択セレクトゲート線ＳＧＤｕｓｅｌに５Ｖの電圧を印加する動作は、省略される場合がある。同様に、先に述べた読み出し動作（ベリファイ動作）の初期段階における非選択セレクトゲート線ＳＧＤｕｓｅｌに５Ｖの電圧を印加し選択ワード線ＷＬｓｅｌに読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤを印加する動作は、省略される場合がある。

読み出し動作時において、半導体記憶装置２とメモリコントローラ１との間で送受信される具体的な信号の流れ等について説明する。以下では、読み出し動作の対象がプレーンＰＬ１である場合の例について説明するが、プレーンＰＬ２の場合も以下と同様である。

図１０には、本実施形態に係る構成において、半導体記憶装置２とメモリコントローラ１との間で送受信される各種の信号等の例が示されている。

読み出し動作時においては、メモリコントローラ１から半導体記憶装置２に向けて、信号ＤＱ＜７：０＞として、「０５ｈ」、複数の「ＡＤＤ」、及び「Ｅ０ｈ」からなる信号が順に入力される。「０５ｈ」は、メモリセルアレイ１１０からのデータの読み出し動作を実行させるためのコマンドである。「ＡＤＤ」は、データの読み出し元となるアドレスを指定する信号である。「Ｅ０ｈ」は、読み出し動作を開始させるためのコマンドでである。

図１０では、「Ｅ０ｈ」が半導体記憶装置２に入力されたタイミングが時刻ｔ０として示されている。時刻ｔ０から所定期間が経過した時刻ｔ１において、メモリコントローラ１は、リードイネーブル信号／ＲＥ、ＲＥのそれぞれのトグルを開始させる。先に述べたように、リードイネーブル信号／ＲＥ、ＲＥは、メモリコントローラ１が、半導体記憶装置２からデータを読み出すための信号であり、半導体記憶装置２の入出力用パッド群３１に入力される。時刻ｔ１以降は、リードイネーブル信号／ＲＥが、ＨレベルとＬレベルとの間において交互に切り換えられる。

外部のメモリコントローラ１から半導体記憶装置２に入力されるリードイネーブル信号ＲＥは、本実施形態における「第１トグル信号」に該当する。もう一方のリードイネーブル信号／ＲＥは、本実施形態における「参照信号」に該当する。尚、このような定義は便宜的なものであって、リードイネーブル信号／ＲＥが「第１トグル信号」に該当し、リードイネーブル信号ＲＥが「参照信号」に該当するものとみなしてもよい。先に述べたロジック制御回路２２は、このようなリードイネーブル信号／ＲＥ、ＲＥのそれぞれを受信する機能を有するものであるから、本実施形態における「受信部」に該当する。

半導体記憶装置２は、リードイネーブル信号／ＲＥ、ＲＥがＨレベルとＬレベルとの間で切り換わる毎に、信号ＤＱ＜７：０＞として新たなデータを出力すると共に、データストローブ信号ＤＱＳをＨレベルとＬレベルとの間で切り換える。このように、半導体記憶装置２は、データストローブ信号ＤＱＳの立ち上がり、及び立ち下がりのそれぞれに対応してデータの出力を高速に行うものであり、「ＤＤＲ ＳＤＲＡＭｓ」（Double data rate synchronous DRAMs）とも称されるものである。

図１０においては、信号ＤＱ＜７：０＞として出力されるデータのそれぞれが「Ｄ」として示されている。また、最初のデータが出力され、データストローブ信号ＤＱＳが切り換わるタイミングが、時刻ｔ２として示されている。メモリコントローラ１から入力されるリードイネーブル信号／ＲＥの切り換えと、半導体記憶装置２から出力されるデータストローブ信号ＤＱＳの切り換えと、の対応関係が、図１０では点線の矢印で示されている。

後に説明するように、データストローブ信号ＤＱＳは、メモリコントローラ１から入力されるリードイネーブル信号／ＲＥ、ＲＥに基づいて、半導体記憶装置２の内部で生成される信号であり、リードイネーブル信号／ＲＥ、ＲＥと概ね同じ周期で切り換わる信号となっている。

尚、半導体記憶装置２からの読み出しデータの出力は、１つのデータを、偶数ビットからなるイーブンデータと、奇数ビットからなるオッドデータと、に分けた上で、それぞれを交互に出力することで行われる。図１０において「Ｄ」と示されるそれぞれのデータは、イーブンデータ及びオッドデータのいずれかとして出力されるものである。

メモリコントローラ１は、１つの読み出しデータを取得した後、データストローブ信号ＤＱＳが切り換わった後のタイミングで、次の読み出しデータを取得する。例えば、メモリコントローラ１は、データストローブ信号ＤＱＳが交互に切り換わる各タイミングの中間となるタイミング、のそれぞれにおいて読み出しデータを取得する。このように、メモリコントローラ１は、データストローブ信号ＤＱＳの切り換わりに同期した各タイミングで読み出しデータを取得することができる。

このような読み出しデータの取得を実現するためには、データストローブ信号ＤＱＳがＨレベルになっている期間の長さと、Ｌレベルになっている期間の長さとの比率、すなわちデューティ比が、予め設定された一定の比率（例えば５０％）となっていることが好ましい。

図１１（Ａ）には、ＨレベルとＬレベルとの間で交互に切り換わるデータストローブ信号ＤＱＳの一例が示されている。同図の一点鎖線は、ＨレベルとＬレベルとの中間を示すものである。図１１（Ａ）では、データストローブ信号ＤＱＳが中間レベルを上回っている期間が「ＴＭ１」と示されており、データストローブ信号ＤＱＳが中間レベルを下回っている期間が「ＴＭ２」と示されている。図１１（Ａ）の例では、ＴＭ１の長さとＴＭ２の長さとが互いに等しくなっており、デューティ比は５０％となっている。尚、デューティ比の目標値は、図１１（Ａ）の例のように５０％であってもよいが、５０％とは異なる所定の値であってもよい。

尚、デューティ比の定義は、上記とは異なるものであってもよい。例えば、データストローブ信号ＤＱＳが立ち上がり始めてから立ち下がり始めるまでの期間をＴＭ１とし、データストローブ信号ＤＱＳが立ち下がり始めてから再び立ち上がり始めるまでの期間をＴＭ２とした上で、両者の比率をデューティ比と定義してもよい。

データストローブ信号ＤＱＳは、先に述べたように、メモリコントローラ１からのリードイネーブル信号／ＲＥ、ＲＥに基づいて生成される。このため、データストローブ信号ＤＱＳのデューティ比の目標値が５０％である場合には、元となるリードイネーブル信号／ＲＥ等のデューティ比も５０％となっていることが好ましい。

しかしながら、リードイネーブル信号／ＲＥ等のデューティ比が、仮に、メモリコントローラ１から発信される時点では５０％であったとしても、当該信号が半導体記憶装置２に到達するまでの過程において、デューティ比が当初の値から変化してしまうことがある。この場合、生成されるデータストローブ信号ＤＱＳのデューティ比も、５０％とは異なる値となってしまう。

また、半導体記憶装置２の内部でデータストローブ信号ＤＱＳが生成される過程や、当該信号がロジック制御用パッド群３２から出力されるまでの過程において、デューティ比が更に変化してしまうことがある。図１１（Ｂ）には、上記のような様々な要因により、データストローブ信号ＤＱＳのデューティ比が５０％よりも小さくなってしまった場合の例、すなわち、ＴＭ１がＴＭ２よりも短くなってしまった場合の例が示されている。

そこで、本実施形態に係る半導体記憶装置２は、データストローブ信号ＤＱＳのデューティ比を内部で補正し、目標値（例えば５０％）に近づけるための回路を備えている。

図１２には、図３に示される半導体記憶装置２の一部の構成が模式的に描かれている。図１２に示されるように、ロジック制御回路２２は、受信回路５０と、補正回路６０と、を有している。

受信回路５０は、リードイネーブル信号／ＲＥ、ＲＥを受信し、これらに基づいて信号／ＲＥ＿ｉｎ、ＲＥ＿ｉｎのそれぞれを生成し出力する部分である。信号／ＲＥ＿ｉｎは、リードイネーブル信号／ＲＥがリードイネーブル信号ＲＥよりも高いレベルのときにＨレベルとなり、それ以外のときにはＬレベルとなる信号である。信号ＲＥ＿ｉｎは、信号／ＲＥ＿ｉｎの相補信号である。信号／ＲＥ＿ｉｎ、ＲＥ＿ｉｎは、リードイネーブル信号／ＲＥ、ＲＥ（第１トグル信号）に同期して切り換わる信号、ということができ、本実施形態における「第２トグル信号」に該当する。これらのうち、信号ＲＥ＿ｉｎは本実施形態における「第３トグル信号」にも該当し、信号／ＲＥ＿ｉｎは本実施形態における「第４トグル信号」にも該当する。信号ＲＥ＿ｉｎ、／ＲＥ＿ｉｎを生成するための、受信回路５０の具体的な構成については後に説明する。

補正回路６０は、信号／ＲＥ＿ｉｎ、ＲＥ＿ｉｎのそれぞれのデューティ比を補正し、補正後の信号／ＲＥ＿ｃ、ＲＥ＿ｃを、後述の出力制御回路７０に向けて出力する部分である。つまり、補正回路６０は、第２トグル信号である信号／ＲＥ＿ｉｎ、ＲＥ＿ｉｎのデューティを調整する部分であって、本実施形態における「調整部」に該当する。補正回路６０の具体的な構成や補正方法については後に説明する。

図１２に示されるように、入出力回路２１は、出力制御回路７０と、出力回路８０と、検出回路９０と、を有している。

出力制御回路７０は、信号／ＲＥ＿ｃ、ＲＥ＿ｃに基づいて、信号／ＤＱＳ＿ｉｎ、
ＤＱＳ＿ｉｎを生成する部分である。信号／ＤＱＳ＿ｉｎは、信号／ＲＥ＿ｃに同期して切り換わるトグル信号である。信号ＤＱＳ＿ｉｎは、信号／ＤＱＳ＿ｉｎの相補信号であり、信号ＲＥ＿ｃに同期して切り換わるトグル信号である。信号／ＤＱＳ＿ｉｎは信号／ＲＥ＿ｃと同一の信号であってもよく、信号ＤＱＳ＿ｉｎは信号ＲＥ＿ｃと同一の信号であってもよい。信号／ＤＱＳ＿ｉｎ、ＤＱＳ＿ｉｎのそれぞれのデューティ比は、信号／ＲＥ＿ｃ、ＲＥ＿ｃのそれぞれのデューティ比（つまり、補正後のデューティ比）と概ね同じとなる。

出力回路８０は、信号／ＤＱＳ＿ｉｎ、ＤＱＳ＿ｉｎに基づいて、データストローブ信号／ＤＱＳ、ＤＱＳを生成する部分である。データストローブ信号／ＤＱＳは、信号／ＤＱＳ＿ｉｎに同期して切り換わるトグル信号である。データストローブ信号ＤＱＳは、データストローブ信号／ＤＱＳの相補信号であり、信号ＤＱＳ＿ｉｎに同期して切り換わるトグル信号である。データストローブ信号／ＤＱＳは信号／ＤＱＳ＿ｉｎと同一の信号であってもよく、データストローブ信号ＤＱＳは信号ＤＱＳ＿ｉｎと同一の信号であってもよい。データストローブ信号／ＤＱＳ、ＤＱＳのそれぞれのデューティ比は、信号／ＤＱＳ＿ｉｎ、ＤＱＳ＿ｉｎのそれぞれのデューティ比（つまり、補正後のデューティ比）と概ね同じとなる。

データストローブ信号／ＤＱＳ、ＤＱＳは、補正回路６０によってデューティ比が調整された後の第２トグル信号、に基づいて生成された信号ということができる。データストローブ信号／ＤＱＳ、ＤＱＳは、補正回路６０によってデューティ比が調整された後の第２トグル信号そのものであってもよい。先に述べた入出力回路２１は、このようなデータストローブ信号／ＤＱＳ、ＤＱＳを外部へと送信する機能を有するものであるから、本実施形態における「送信部」に該当する。

以上のように、半導体記憶装置２に入力されたリードイネーブル信号／ＲＥ、ＲＥは、受信回路５０、補正回路６０、出力制御回路７０、及び出力回路８０を順に経ながら、最終的にはデータストローブ信号／ＤＱＳ、ＤＱＳとしてメモリコントローラ１へと出力される。その途中において、補正回路６０において信号のデューティ比が補正される。

検出回路９０は、入力される信号ＤＱＳ＿ｉｎのデューティ比に応じた信号を生成し、当該信号をシーケンサ４１へと出力するように構成された回路である。「信号ＤＱＳ＿ｉｎのデューティ比に応じた信号」とは、信号ＤＱＳ＿ｉｎのデューティ比が目標値よりも大きいか否かを二値で示す信号であってもよく、信号ＤＱＳ＿ｉｎのデューティ比を所定の分解能で数値化した信号であってもよい。尚、検出回路９０に入力されるのは、信号ＤＱＳ＿ｉｎではなく信号／ＤＱＳ＿ｉｎであってもよい。このような検出回路９０の構成としては、公知となっている種々の構成を採用することができるため、その具体的な図示や説明については省略する。

シーケンサ４１は、信号ＤＱＳ＿ｉｎのデューティ比に応じた信号を検出回路９０から受信した後、デューティ比の補正に必要な信号を生成し、これを補正回路６０へと出力する。当該信号のことを、以下では「補正コード」とも称する。補正回路６０は、シーケンサ４１から入力される補正コードに基づいて、信号／ＲＥ＿ｉｎ、ＲＥ＿ｉｎのそれぞれのデューティ比を補正する。

このように、半導体記憶装置２では、データストローブ信号／ＤＱＳ、ＤＱＳの元となる信号が伝達される経路のうち、出力側に近い位置における信号ＤＱＳ＿ｉｎのデューティ比に基づいて補正コードを生成し、当該補正コードをフィードバックすることで、信号／ＲＥ＿ｉｎ等のデューティ比の補正を行う。これにより、データストローブ信号／ＤＱＳ、ＤＱＳのデューティ比を所定の目標値に近づけることが可能となっている。

図１３を参照しながら、受信回路５０の具体的な構成について説明する。同図に示されるように、受信回路５０はコンパレータ５１を有している。コンパレータ５１は、第１入力部５１１と、第２入力部５１２と、第１出力部５１３と、第２出力部５１４と、を有している。

第１入力部５１１は、第１トグル信号であるリードイネーブル信号ＲＥが入力される部分である。第１入力部５１１には、入出力用パッド群３１からリードイネーブル信号ＲＥを送信するための信号線ＳＬ１が繋がっている。

第２入力部５１２は、参照信号であるリードイネーブル信号／ＲＥが入力される部分である。第２入力部５１２には、入出力用パッド群３１からリードイネーブル信号／ＲＥを送信するための信号線ＳＬ２が繋がっている。

第１出力部５１３は、第３トグル信号である信号ＲＥ＿ｉｎを出力する部分である。第１出力部５１３には、出力制御回路７０に向けて信号ＲＥ＿ｉｎを送信するための信号線ＳＬ３が繋がっている。

第２出力部５１４は、第４トグル信号である信号／ＲＥ＿ｉｎを出力する部分である。第１出力部５１３には、出力制御回路７０に向けて信号／ＲＥ＿ｉｎを送信するための信号線ＳＬ４が繋がっている。

コンパレータ５１は、入力されるリードイネーブル信号ＲＥ（第１トグル信号）がリードイネーブル信号／ＲＥ（参照信号）よりも高いレベルであるときに、信号／ＲＥ＿ｉｎ（第４トグル信号）をＨレベルとして第２出力部５１４から出力すると共に、信号ＲＥ＿ｉｎ（第３トグル信号）をＬレベルとして第１出力部５１３から出力する。それ以外のときには、コンパレータ５１は、信号／ＲＥ＿ｉｎ（第４トグル信号）をＬレベルとして第２出力部５１４から出力すると共に、信号ＲＥ＿ｉｎ（第３トグル信号）をＨレベルとして第１出力部５１３から出力する。このように動作するコンパレータ５１の具体的な構成としては、公知となっている構成を採用することができるので、その具体的な図示や説明については省略する。

ＲＥ＿ｉｎ（第３トグル信号）及び信号／ＲＥ＿ｉｎ（第４トグル信号）は、いずれも、第１トグル信号と参照信号との大小関係に応じて切り換わる信号、ということができる。以上のような構成のコンパレータ５１は、本実施形態における「第１コンパレータ」に該当する。

引き続き図１３を参照しながら、補正回路６０の具体的な構成について説明する。同図に示されるように、補正回路６０は、電流源６１、６２を有している。

電流源６１は、第１出力部５１３に対して電気的に接続された可変の電流源である。具体的には、電流源６１は、信号線ＳＬ３と接地線Ｖｓｓとの間に接続されており、接地線Ｖｓｓ側に向けて流れる電流の大きさを調整することができるように構成されている。電流源６１から出力される電流の大きさ、すなわち、電流源６１により信号線ＳＬ３から引き込まれる電流の大きさは、シーケンサ４１から送信される補正コード（ＣＯＤＥ＿ＲＥ）によって調整される。

補正コードは、例えば、図１４の各行に示されるような３ビットのデジタル信号である。シーケンサ４１は、図１４のａ乃至ｈのいずれかの行に示される補正コードを電流源６１へと送信することで、電流源６１により信号線ＳＬ３から引き込まれる電流の大きさを調整する。図１４の例では、ａの行の補正コードが送信された場合に、電流が最も小さくなり、ｈの行の補正コードが送信された場合に、電流が最も大きくなる。

本実施形態における電流源６１は、電流値の異なる３つの電流源（不図示）が互いに並列に接続されており、補正コードの上位ビット、中位ビット、及び下位ビットのそれぞれの値に応じて、各電流源のＯＮ／ＯＦＦが個別に切り換わるように構成されている。例えば、ｇの行の補正コードが送信されると、上位ビット及び中位ビットに対応する電流源がＯＮとされ、下位ビットに対応する電流源がＯＦＦとされる。このような方法により、図１４の各行の補正コードに対応して、電流源６１により信号線ＳＬ３から引き込まれる電流の大きさを段階的に調整することが可能となっている。

電流源６２は、第２出力部５１４に対して電気的に接続された可変の電流源である。具体的には、電流源６２は、信号線ＳＬ４と接地線Ｖｓｓとの間に接続されており、接地線Ｖｓｓ側に向けて流れる電流の大きさを調整することができるように構成されている。電流源６２から出力される電流の大きさ、すなわち、電流源６２により信号線ＳＬ４から引き込まれる電流の大きさは、シーケンサ４１から送信される補正コード（ＣＯＤＥ＿／ＲＥ）によって調整される。当該補正コードは、図１４に示される補正コード（ＣＯＤＥ＿ＲＥ）と同様のものであるが、電流源６１に送信される補正コードとは独立の信号としてシーケンサ４１から送信されるものである。電流源６２の構成は、電流源６１の構成と同じである。

シーケンサ４１は、電流源６１により信号線ＳＬ３から引き込まれる電流の大きさと、電流源６２により信号線ＳＬ４から引き込まれる電流の大きさとを、個別に調整することができる。その際、シーケンサ４１は、各電流源６１、６２から引き込まれる電流の大きさを互いに異ならせることにより、信号／ＲＥ＿ｃ、ＲＥ＿ｃのそれぞれのデューティ比を変化させることができる。

その理由について説明する。図１５の上段には、リードイネーブル信号／ＲＥ、ＲＥの時間変化の一例が示されている。図１５の下段には、当該リードイネーブル信号／ＲＥ、ＲＥに基づいて生成された信号／ＲＥ＿ｉｎ、ＲＥ＿ｉｎを、補正回路６０で補正することにより生成された信号／ＲＥ＿ｃ、ＲＥ＿ｃの時間変化の一例が示されている。

図１５では、リードイネーブル信号／ＲＥが中間レベルを上回っている期間が「ＴＭ１１」と示されており、リードイネーブル信号／ＲＥが中間レベルを下回っている期間が「ＴＭ１２」と示されている。また、信号ＲＥ＿ｃが中間レベルを上回っている期間が「ＴＭ２１」と示されており、信号ＲＥ＿ｃが中間レベルを下回っている期間が「ＴＭ２２」と示されている。

図１５の例においては、メモリコントローラ１から入力されるリードイネーブル信号／ＲＥ、ＲＥのデューティ比が目標の５０％となっており、ＴＭ１１の長さとＴＭ１２の長さとが互いに等しくなっている。コンパレータ５１を含む回路に起因した信号の乱れが生じないと仮定すれば、出力される信号／ＲＥ＿ｃ、ＲＥ＿ｃのデューティ比も目標の５０％となる。具体的には、ＴＭ２１は概ねＴＭ１１と同じ長さとなり、ＴＭ２２は概ねＴＭ１２と同じ長さとなる結果、ＴＭ２１の長さとＴＭ２２の長さとは互いに等しくなる。

図１５の例では、シーケンサ４１は、電流源６１及び電流源６２に対し同一の補正コード（例えば、図４のｄの行に示される補正コード）を送信している。電流源６１により引き込まれる電流と、電流源６２により引き込まれる電流と、が互いに等しくなっており、補正回路６０による補正は行われていない。その結果、ＴＭ２１の長さとＴＭ２２の長さとは互いに等しいままとなっている。

図１６には、リードイネーブル信号／ＲＥ等の時間変化の他の例が、図１５と同様の方法により示されている。この例でも図１５と同様に、メモリコントローラ１から入力されるリードイネーブル信号／ＲＥ、ＲＥのデューティ比が目標の５０％となっており、ＴＭ１１の長さとＴＭ１２の長さとが互いに等しくなっている。

図１６の例では、シーケンサ４１は、電流源６１及び電流源６２に対し互いに異なる補正コードを送信している。具体的には、電流源６１には図４のｅの行に示される補正コードを送信し、電流源６２には図４のｃの行に示される補正コードを送信している。つまり、電流源６１から引き込まれる電流は図１５の場合よりも増加させる一方で、電流源６２から引き込まれる電流は図１５の場合よりも減少させている。

この場合、図１６に示されるように、ＴＭ２１はＴＭ１１よりも短くなり、ＴＭ２２はＴＭ１２よりも長くなる。その結果、ＴＭ２１はＴＭ２２よりも短くなるので、信号ＲＥ＿ｃのデューティ比は５０％よりも小さくなり、これに基づいて生成されるデータストローブ信号ＤＱＳのデューティ比も、同様に５０％よりも小さくなる。

図１７には、リードイネーブル信号／ＲＥ等の時間変化の更に他の例が、図１５や図１６と同様の方法により示されている。この例でも図１５と同様に、メモリコントローラ１から入力されるリードイネーブル信号／ＲＥ、ＲＥのデューティ比が目標の５０％となっており、ＴＭ１１の長さとＴＭ１２の長さとが互いに等しくなっている。

図１７の例でも、シーケンサ４１は、電流源６１及び電流源６２に対し互いに異なる補正コードを送信している。具体的には、電流源６１には図４のｃの行に示される補正コードを送信し、電流源６２には図４のｅの行に示される補正コードを送信している。つまり、電流源６１から引き込まれる電流は図１５の場合よりも減少させる一方で、電流源６２から引き込まれる電流は図１５の場合よりも増加させている。

この場合、図１７に示されるように、ＴＭ２１はＴＭ１１よりも長くなり、ＴＭ２２はＴＭ１２よりも短くなる。その結果、ＴＭ２１はＴＭ２２よりも長くなるので、信号ＲＥ＿ｃのデューティ比は５０％よりも大きくなり、これに基づいて生成されるデータストローブ信号ＤＱＳのデューティ比も、同様に５０％よりも大きくなる。

以上のように、シーケンサ４１は、電流源６１及び電流源６２のそれぞれから引き込まれる電流の大きさを、補正コードによって個別に調整することで、信号ＲＥ＿ｃやデータストローブ信号ＤＱＳ等のデューティ比を変化させることができる。

そこで、本実施形態では、シーケンサ４１が、検出回路９０から受信する信号に示されるデューティ比が目標値（例えば５０％）に近づくように、電流源６１及び電流源６２のそれぞれに送信される各補正コードを調整することとしている。尚、検出回路９０からシーケンサ４１が受信する信号と、シーケンサ４１から電流源６１及び電流源６２に送信される各補正コードと、の対応関係は、例えば予め作成されたマップ等に応じて適宜設定することとすればよい。

尚、図１３を見ると明らかなように、信号ＲＥ＿ｉｎ及び信号ＲＥ＿ｃは、いずれも信号線ＳＬ３を介して伝達されるものであるから、実際には同一の信号である。ただし、上記においては説明の便宜上、シーケンサ４１から出力される信号を信号ＲＥ＿ｉｎとし、補正回路６０から後段に向けて出力される信号を信号ＲＥ＿ｃとして説明を行った。信号線ＳＬ４を介して伝達される信号／ＲＥ＿ｉｎ及び信号／ＲＥ＿ｃについても同様である。

ところで、信号ＲＥ＿ｃ等のデューティ比を調整するための補正回路６０の構成としては、図２４に示される比較例のような構成とすることも考えられる。この比較例に係る補正回路６０は、４つのインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４を有しており、これらが直列に接続されている。それぞれのインバータは、ＰＭＯＳ型のトランジスタＴＲ１１と、ＮＭＯＳ型のトランジスタＴＲ１２とを有している。インバータＩＮＶ１は、電源線ＶｄｄからトランジスタＴＲ１１側に電流を供給する可変の電流源６５と、トランジスタＴＲ１２から接地線Ｖｓｓ側に電流を供給する可変の電流源６６と、を有している。電流源６５、６６のそれぞれから出力される電流の大きさは、シーケンサ４１から送信される補正コードにより個別に調整される。

インバータＩＮＶ１が有するトランジスタＴＲ１１、ＴＲ１２の各ゲートには、信号線ＳＬ３を介して信号ＲＥ＿ｉｎが入力される。シーケンサ４１は、電流源６５に補正コードを送信することで、インバータＩＮＶ１から出力されるトグル信号の立ち上がり時間を調整することができる。また、シーケンサ４１は、電流源６６に補正コードを送信することで、インバータＩＮＶ２から出力されるトグル信号の立ち下がり時間を調整することができる。尚、インバータＩＮＶ３、ＩＮＶ４は、波形成形用の回路として機能する。最終段のＩＮＶ４からは、補正後の信号ＲＥ＿ｃが出力される。このような構成により、シーケンサ４１は、インバータＩＮＶ４から出力される信号ＲＥ＿ｃのデューティ比を調整することができる。

尚、この比較例では、信号線ＳＬ４にも図２４と同様の補正回路６０が設けられており、当該補正回路６０によって信号／ＲＥ＿ｃのデューティ比が調整される。

この比較例のような構成では、補正回路６０に複数のトランジスタＴＲ１１等を形成する必要があるため、半導体記憶装置２において補正回路６０の占める面積が大きくなり、半導体記憶装置２が大型化してしまう。また、補正回路６０における消費電流が増加してしまうという問題も生じ得る。

これに対し、本実施形態に係る補正回路６０では、コンパレータ５１に繋がる信号線に電流源６１、６２を設けるだけでよく、追加のトランジスタを設ける必要がない。このため、半導体記憶装置２の大型化を抑制することができる。また、電流源６１、６２は、コンパレータ５１から出力される信号、すなわち、増幅率が比較的小さい段階の信号に対して電流を加えるものであるから、出力される電流は小さく抑えられることとなる。これにより、消費電力の低減という効果も得ることができる。

尚、本実施形態（図１３）では、信号線ＳＬ３に電流源６１が接続され、信号線ＳＬ４に電流源６２が接続されている。このような態様に換えて、信号線ＳＬ３及び信号線ＳＬ４のうち、いずれか一方のみに電流源が接続されている構成であってもよい。このような構成でも、当該電流源から出力される電流を調整し、信号ＲＥ＿ｃやデータストローブ信号ＤＱＳ等のデューティ比を変化させることができる。

第２実施形態について、図１８を参照しながら説明する。本実施形態では、電流源の配置において第１実施形態と異なっている。

本実施形態では、電流源６１と同一の構成を有する電流源６３が、信号線ＳＬ３と電源線Ｖｄｄとの間に接続されており、信号線ＳＬ３側に向けて流れる電流の大きさを調整することができるように構成されている。電流源６３から出力される電流の大きさ、すなわち、電流源６３により信号線ＳＬ３側に引き込まれる電流の大きさは、シーケンサ４１から送信される補正コード（ＣＯＤＥ＿ＲＥ）によって調整される。

同様に、本実施形態では、電流源６２と同一の構成を有する電流源６４が、信号線ＳＬ４と電源線Ｖｄｄとの間に接続されており、信号線ＳＬ４側に向けて流れる電流の大きさを調整することができるように構成されている。電流源６４から出力される電流の大きさ、すなわち、電流源６４により信号線ＳＬ４側に引き込まれる電流の大きさは、シーケンサ４１から送信される補正コード（ＣＯＤＥ＿／ＲＥ）によって調整される。

このような構成でも、シーケンサ４１は、電流源６３及び電流源６４のそれぞれから引き込まれる電流の大きさを個別に調整し、信号ＲＥ＿ｃやデータストローブ信号ＤＱＳ等のデューティ比を変化させることができる。

尚、本実施形態では、信号線ＳＬ３に電流源６３が接続され、信号線ＳＬ４に電流源６４が接続されている。このような態様に換えて、信号線ＳＬ３及び信号線ＳＬ４のうち、いずれか一方のみに電流源が接続されている構成であってもよい。このような構成でも、当該電流源から出力される電流を調整し、信号ＲＥ＿ｃやデータストローブ信号ＤＱＳ等のデューティ比を変化させることができる。

第３実施形態について、図１９を参照しながら説明する。本実施形態では、電流源の個数及び配置において第１実施形態と異なっている。

本実施形態では、第１実施形態（図１３）と同様の電流源６１、６２と、第２実施形態（図１８）と同様の電流源６３、６４と、の両方が設けられている。シーケンサ４１は、これら各電流のそれぞれから出力される電流の大きさを個別に調整しすることができる。このような態様でも、第１実施形態や第２実施形態と同様の効果を奏する。

第４実施形態について、図２０を参照しながら説明する。２０に示されるように、本実施形態では、信号線ＳＬ３、ＳＬ４のうち補正回路６０よりも後段側となる位置に、コンパレータ５３が設けられている。

コンパレータ５３の構成は、コンパレータ５１の構成と同じである、コンパレータ５３は、コンパレータ５１と同様に、第１入力部５３１と、第２入力部５３２と、第１出力部５３３と、第２出力部５３４と、を有している。

第１入力部５３１には信号線ＳＬ３が接続されており、第２入力部５３２には信号線ＳＬ４が接続されている。第１出力部５３３には、出力制御回路７０に向けて伸びる信号線ＳＬ５の端部が接続されており、第２出力部５３４には、出力制御回路７０に向けて伸びる信号線ＳＬ６の端部が接続されている。

コンパレータ５３は、入力される信号ＲＥ＿ｉｎが信号／ＲＥ＿ｉｎよりも高いレベルであるときに、信号／ＲＥ＿ｃをＨレベルとして第２出力部５３４から出力すると共に、信号ＲＥ＿ｃをＬレベルとして第１出力部５３３から出力する。それ以外のときには、コンパレータ５３は、信号／ＲＥ＿ｃをＬレベルとして第２出力部５３４から出力すると共に、信号ＲＥ＿ｃをＨレベルとして第１出力部５３３から出力する。

コンパレータ５３は、上記のように信号ＲＥ＿ｉｎ（第３トグル信号）及び信号／ＲＥ＿ｉｎ（第４トグル信号）が入力されるものである。本実施形態の電流源６１、６２は、いずれも、コンパレータ５１とコンパレータ５３との間を繋ぐ信号線ＳＬ３、ＳＬ４の途中に接続されている。コンパレータ５３は、本実施形態における「第２コンパレータ」に該当する。このようなコンパレータ５３を備える構成であっても、第１実施形態等で説明したものと同様の効果を奏する。尚、第２実施形態（図１８）や第３実施形態（図１９）の構成に、コンパレータ５３を設ける構成としてもよい。

第５実施形態について、図２１を参照しながら説明する。図２１に示されるように、本実施形態では、受信回路５０に２つのコンパレータ５１、５２が設けられており、これらが直列に接続されている。

コンパレータ５２の構成は、コンパレータ５１の構成と同じである、コンパレータ５２は、コンパレータ５１と同様に、第１入力部５２１と、第２入力部５２２と、第１出力部５２３と、第２出力部５２４と、を有している。

第１入力部５２１には、第１出力部５１３から伸びる信号線が接続されており、第２入力部５２２には、第２出力部５１４から伸びる信号線が接続されている。第１出力部５２３には、補正回路６０及び出力制御回路７０に向けて伸びる信号線ＳＬ３の端部が接続されており、第２出力部５２４には、補正回路６０及び出力制御回路７０に向けて伸びる信号線ＳＬ４の端部が接続されている。このように、受信回路５０が複数のコンパレータを有する構成であっても、第１実施形態等で説明したものと同様の効果を奏する。受信回路５０が有するコンパレータの数は３以上であってもよい。尚、第２実施形態（図１８）や第３実施形態（図１９）、及び第４実施形態（図２０）の構成に、受信回路５０が複数のコンパレータを有する構成を組み合わせてもよい。

第６実施形態について、図２２を参照しながら説明する。本実施形態では、コンパレータ５１の第２入力部５１２に入力される参照信号として、一定電圧の信号ＶＲＥＦが入力されている。信号ＶＲＥＦは、例えば、ＨレベルとＬレベルとの中間のレベルの信号であり、半導体記憶装置２の内部、具体的には電圧生成回路４３において生成される信号である。このような態様であっても、第１実施形態で説明したものと同様の効果を奏する。これまでに説明した各実施形態においても、本実施形態と同様に、参照信号として一定電圧の信号が入力されることとしてもよい。

第７実施形態について、図２３を参照しながら説明する。図２３に示されるように、本実施形態では、リードイネーブル信号／ＲＥ、ＲＥが補正回路６０に先ず入力され、補正回路６０によって補正された後の信号が、受信回路５０のコンパレータ５１に入力される構成となっている。つまり、第１実施形態（図１３）における受信回路５０と補正回路６０とを入れ換えた構成となっている。このような態様であっても、第１実施形態で説明したものと同様の効果を奏する。

尚、本実施形態では、信号線ＳＬ１に電流源６１が接続され、信号線ＳＬ２に電流源６２が接続されている。このような態様に換えて、信号線ＳＬ１及び信号線ＳＬ２のうち、いずれか一方のみに電流源が接続されている構成であってもよい。このような構成でも、当該電流源から出力される電流を調整し、信号ＲＥ＿ｃやデータストローブ信号ＤＱＳ等のデューティ比を変化させることができる。

以上の各実施形態で示されるように、可変の電流源６１等は、コンパレータ５１の第１入力部５１１、第２入力部５１２、第１出力部５１３、及び第２出力部５１４のうち、少なくともいずれか１つに対して接続されていればよい。

以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。

２：半導体記憶装置、３１：入出力用パッド群、５１：コンパレータ、５１１：第１入力部、５１２：第２入力部、５１３：第１出力部、５１４：第２出力部、６０：補正回路、６１，６２：電流源。

Claims (7)

1. 外部から第１トグル信号を受信する受信部と、
   前記第１トグル信号に同期して切り換わる第２トグル信号、を生成し出力する第１コンパレータと、
   前記第２トグル信号のデューティ比を調整する調整部と、
   デューティ比が調整された前記第２トグル信号、又は当該第２トグル信号に基づいて生成されたトグル信号を外部に送信する送信部と、を備え、
   前記第１コンパレータから出力される前記第２トグル信号には、第３トグル信号と、前記第３トグル信号の相補信号である第４トグル信号と、が含まれ、
   前記第１コンパレータは、
   前記第１トグル信号が入力される第１入力部と、
   参照信号が入力される第２入力部と、
   前記第１トグル信号と前記参照信号との大小関係に応じて切り換わる前記第３トグル信号、を出力する第１出力部と、
   前記第４トグル信号を出力する第２出力部と、を有し、
   前記調整部は、
   前記第１入力部、前記第２入力部、前記第１出力部、及び前記第２出力部のうち、少なくともいずれか１つに接続された可変の電流源を有し、
   前記電流源から出力される電流の大きさを調整することで、前記第２トグル信号のデューティ比を調整する、半導体記憶装置。
2. 前記参照信号は、前記第１トグル信号の相補信号として外部から入力される信号である、請求項１に記載の半導体記憶装置。
3. 前記参照信号は一定電圧の信号である、請求項１に記載の半導体記憶装置。
4. 前記電流源は、前記第１出力部及び前記第２出力部のうち少なくとも一方に接続されている、請求項１乃至３のいずれか１項に記載の半導体記憶装置。
5. 前記第３トグル信号及び前記第４トグル信号が入力される第２コンパレータを更に備え、
   前記電流源は、前記第１コンパレータと前記第２コンパレータとの間を繋ぐ信号線に接続されている、請求項４に記載の半導体記憶装置。
6. 前記電流源は、電源線と、前記第１コンパレータに繋がる信号線と、の間で流れる電流の大きさを変化させるものである、請求項１乃至５のいずれか１項に記載の半導体記憶装置。
7. 前記電流源は、接地線と、前記第１コンパレータに繋がる信号線と、の間で流れる電流の大きさを変化させるものである、請求項１乃至５のいずれか１項に記載の半導体記憶装置。

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