JP6659478B2 - 半導体記憶装置 - Google Patents

Description

実施形態は、半導体記憶装置に関する。

半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。

特開２０１４-１７９１５１号公報 米国特許６，７７２，３５６ Ｂ１号公報 米国特許７，５３５，２８２ Ｂ２号公報

信頼性を向上できる半導体記憶装置を提供する。

実施形態に係る半導体記憶装置は、第１メモリセルと、第１メモリセルに接続された第１ビット線と、第１ビット線に接続された第１センスアンプユニットと、前記第１センスアンプユニットに電圧を印加する電圧発生回路とを備える。第１センスアンプユニットは、充電された後、読み出しの際に、充電された電荷が第１メモリセルのデータに応じて第１ビット線に転送される第１ノードと、第１ノードに接続された第１容量素子と、第１ノードに接続され、第１ノードのデータを保持する第１スタティックラッチ回路とを含む。第１スタティックラッチ回路は、第１インバータを構成し且つ直列接続された第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタと、第２インバータを構成し且つ直列接続された第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタとを含む。第１ノードは、第１インバータの入力及び第２インバータの出力に接続され、第１インバータの出力は、第２インバータの入力に接続される。電圧発生回路は、第１ＰＭＯＳトランジスタのバックゲートに、ソース及びゲートの電圧よりも高い第１電圧を印加可能である。第１ノードを充電する際、第１ＰＭＯＳトランジスタのソース、及び第２ＰＭＯＳトランジスタのソースに第２電圧が印加される。読み出しの際、第１及び第２ＰＭＯＳトランジスタのソースに第２電圧よりも低い第３電圧が印加される。

図１は、第１実施形態に係る半導体記憶装置のブロック図である。 図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。 図４は、第１実施形態に係る半導体記憶装置の備えるセンスアンプとデータラッチのブロック図である。 図５は、第１実施形態に係る半導体記憶装置の備えるセンスアンプユニットの回路図である。 図６は、第１実施形態に係る半導体記憶装置の備えるセンスアンプユニットの一部を示す上面図である。 図７は、図６におけるＩ−Ｉ線に沿った断面図である。 図８は、図６におけるＩＩ−ＩＩ線に沿った断面図である。 図９は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイ及びセンスアンプユニットに含まれる容量素子の断面図である。 図１０は、第１実施形態に係る半導体記憶装置の備えるメモリセルトランジスタの閾値分布図である。 図１１は、第１実施形態に係る半導体記憶装置の書き込み動作を示すフローチャートである。 図１２は、第１実施形態に係る半導体記憶装置のプログラムにおける各配線の電位を示すタイミングチャートである。 図１３は、第１実施形態に係る半導体記憶装置のベリファイにおけるセンスアンプの各配線の電位を示すタイミングチャートである。 図１４は、第１実施形態に係る半導体記憶装置のベリファイにおけるセンスアンプの各配線の電位を示すタイミングチャートである。 図１５は、第２実施形態に係る半導体記憶装置の備えるセンスアンプユニットの回路図である。 図１６は、第２実施形態に係る半導体記憶装置のベリファイにおけるセンスアンプの各配線の電位を示すタイミングチャートである。 図１７は、第２実施形態に係る半導体記憶装置のベリファイにおけるセンスアンプの各配線の電位を示すタイミングチャートである。 図１８は、第３実施形態に係る半導体記憶装置の備えるセンスアンプとデータラッチのブロック図である。 図１９は、第３実施形態に係る半導体記憶装置の備えるセンスアンプのブロック図である。 図２０は、第３実施形態に係る半導体記憶装置の備えるセンスアンプユニット及び接続回路の回路図である。 図２１は、第３実施形態に係る半導体記憶装置の備えるセンスアンプにおいてノードＳＥＮの保持データを反転する際のセンスアンプの各配線の電位を示すタイミングチャートである。 図２２は、第３実施形態に係る半導体記憶装置のベリファイにおけるセンスアンプの各配線の電位を示すタイミングチャートである。 図２３は、第３実施形態に係る半導体記憶装置のベリファイにおけるセンスアンプの各配線の電位を示すタイミングチャートである。 図２４は、第４実施形態に係る半導体記憶装置の備えるセンスアンプユニット及び接続回路の回路図である。

以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上に三次元に配置された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

１．１ 構成について
１．１．１ 半導体記憶装置の全体構成について
まず、半導体記憶装置の全体構成について、図１を用いて説明する。図示するようにＮＡＮＤ型フラッシュメモリ１は、制御回路２、電圧発生回路３、ロウデコーダ４、センスアンプ５、データラッチ６、メモリセルアレイ７を含む。

メモリセルアレイ７は、ロウ及びカラムに対応付けられた不揮発性のメモリセルトランジスタを含む複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。各々のブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。そして各々のストリングユニットＳＵは、複数のＮＡＮＤストリング８を含む。メモリセルアレイ７内のブロック数及びブロック内のストリングユニット数は任意である。メモリセルアレイ７の詳細については後述する。

ロウデコーダ４は、ロウアドレスをデコードし、このデコード結果に基づき、ブロックＢＬＫのいずれかを選択し、更にいずれかのストリングユニットＳＵを選択する。そして、必要な電圧をブロックＢＬＫに出力する。ロウアドレスは、例えばＮＡＮＤ型フラッシュメモリ１を制御する外部コントローラから与えられる。

センスアンプ５は、データの読み出し動作時には、メモリセルアレイ７から読み出されたデータをセンスする。そして、読み出しデータをコントローラに出力する。データの書き込み動作時には、外部コントローラから受信した書き込みデータをメモリセルアレイ７に転送する。

データラッチ６は、データの読み出し時には、センスアンプ５でセンスされたデータを一時的に保持し、これを図示せぬ入出力回路を介して外部コントローラまたはホスト機器に転送する。またデータの書き込み時には、入出力回路を介して外部コントローラまたはホスト機器から入力された書き込みデータを一時的に保持し、これをセンスアンプ５に転送する。

制御回路２は、ＮＡＮＤ型フラッシュメモリ１全体の動作を制御する。

電圧発生回路３は、制御回路２の制御に応じて、データの書き込み、読み出し、及び消去に必要な電圧を発生させ、この発生した電圧をロウデコーダ４及びセンスアンプ５等に印加する。ロウデコーダ４及びセンスアンプ５は、電圧発生回路３より供給された電圧をメモリセルトランジスタに印加する。

１．１．２ ブロックＢＬＫの構成について
次に、上記ブロックＢＬＫの構成について図２を用いて説明する。前述の通り、ブロックＢＬＫは例えば４つのストリングユニットＳＵを含み、各々のストリングユニットＳＵは複数のＮＡＮＤストリング８を含む。

図示するように、ＮＡＮＤストリング８の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そしてメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。

ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳに共通接続される。もちろん、ストリングユニットＳＵ毎に異なるセレクトゲート線ＳＧＳ０〜ＳＧＳ３に接続されても良い。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。

また、ストリングユニットＳＵ内にある各ＮＡＮＤストリング８の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ（ＢＬ０〜ＢＬ（Ｎ−１）、但しＮは２以上の自然数）に接続される。また、ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリング８を共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。

つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリング８の集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ７は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。

データの書き込み及び読み出しは、いずれかのブロックＢＬＫにおけるいずれかのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して行われる。この単位を「ページ」と呼ぶ。

図３は、ブロックＢＬＫの一部領域の断面図である。図示するように、半導体基板１００の表面領域にｎ型ウェル領域１０１が設けられ、ｎ型ウェル領域１０１の表面領域にｐ型ウェル領域１０２が設けられている。そして、ｐ型ウェル領域１０２上に、複数のＮＡＮＤストリング８が形成されている。すなわち、ｐ型ウェル領域１０２上には、セレクトゲート線ＳＧＳとして機能する例えば４層の配線層１１１、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層１１２、及びセレクトゲート線ＳＧＤとして機能する例えば４層の配線層１１３が、順次積層されている。積層された配線層間には、図示せぬ絶縁膜が形成されている。

そして、これらの配線層１１３、１１２、及び１１１を貫通してｐ型ウェル領域１０２に達するピラー状の導電体１１４が形成されている。導電体１１４の側面には、ゲート絶縁膜１１５、電荷蓄積層（絶縁膜または導電膜）１１６、及びブロック絶縁膜１１７が順次形成され、これらによってメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２が形成されている。導電体１１４は、ＮＡＮＤストリング８の電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして導電体１１４の上端は、ビット線ＢＬとして機能する金属配線層１１８に接続される。

ｐ型ウェル領域１０２の表面領域内には、ｎ^＋型不純物拡散層１１９が形成されている。拡散層１１９上にはコンタクトプラグ１２０が形成され、コンタクトプラグ１２０は、ソース線ＳＬとして機能する金属配線層１２１に接続される。更に、ｐ型ウェル領域１０２の表面領域内には、ｐ^＋型不純物拡散層１２２が形成されている。拡散層１２２上にはコンタクトプラグ１２３が形成され、コンタクトプラグ１２３は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層１２４に接続される。ウェル配線ＣＰＷＥＬＬは、ｐ型ウェル領域１０２を介して導電体１１４に電位を印加するための配線である。

以上の構成が、図３を記載した紙面の奥行き方向に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリング８の集合によってストリングユニットＳＵが形成される。

なお、データの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことができる。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。更に、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という２０１２年５月３０日に出願された米国特許出願１３／４８３，６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

更に、メモリセルアレイ７の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ７の構成については、例えば、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

１．１．３ センスアンプとデータラッチの構成について
次に、センスアンプ５とデータラッチ６の構成について、図４を用いて説明する。

図示するようにセンスアンプ５は、複数のセンスアンプユニットＳＡＵ（ＳＡＵ０〜ＳＡＵ（Ｎ−１））を含む。また、データラッチ６は、複数のラッチ回路ＸＤＬ（ＸＤＬ０〜ＸＤＬ（Ｎ−１））を含む。

センスアンプユニットＳＡＵは、例えばビット線ＢＬ毎に設けられる。例えば８個のセンスアンプユニットＳＡＵが、１つのバスＤＢＵＳ（Ｋ）（Ｋは０以上の自然数、Ｋ＜（Ｎ−１））に共通に接続されている。以下、バスＤＢＵＳ（Ｋ）を限定しない場合、単にバスＤＢＵＳと記述する。なお、１つのバスＤＢＵＳに接続されるセンスアンプユニットＳＡＵの個数は任意である。

ラッチ回路ＸＤＬは、センスアンプユニットＳＡＵ毎に設けられ、例えば、８本のデータ線ＩＯ＜ｘ＞（ｘは、０〜７の任意の整数。ＩＯ＜０＞〜ＩＯ＜７＞）のいずれかに接続される。なお、データ線ＩＯの本数は任意である。ラッチ回路ＸＤＬは、対応するビット線ＢＬに関連するデータを一時的に保持する。より具体的には、外部コントローラから受信されたデータは、データ線ＩＯを介してラッチ回路ＸＤＬに格納され、その後、バスＤＢＵＳを介して対応するセンスアンプユニットＳＡＵに転送される。逆もまた同じである。

８個のセンスアンプユニットＳＡＵと、それぞれに対応する８個のラッチ回路ＸＤＬとは、１つのバスＤＢＵＳに共通に接続される。より具体的には、８個のセンスアンプユニットＳＡＵ０〜ＳＡＵ７と、それぞれに対応する８個のラッチ回路ＸＤＬ０〜ＸＤＬ７とが、１つのバスＤＢＵＳ０に共通に接続されている。そして、ラッチ回路ＸＤＬ０〜ＸＤＬ７は、それぞれデータ線ＩＯ＜０＞〜データ線ＩＯ＜７＞に接続される。

１．１．４ センスアンプユニットの構成について
次に、センスアンプユニットＳＡＵの構成について、図５を用いて説明する。以下の説明において、トランジスタのソースまたはドレインの一方を「電流経路の一端」と呼び、ソースまたはドレインの他方を「電流経路の他端」と呼ぶ。

図５に示すように、センスアンプユニットＳＡＵは、センス回路ＳＡ、スキャンユニットＳＣＵ、５個のラッチ回路（ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬ）、ＬＢＵＳプリチャージ回路ＰＣＣ、及びＤＢＵＳスイッチ回路ＤＳＣを含む。

センス回路ＳＡは、プログラムデータに応じてビット線ＢＬに電圧を印加する。すなわちセンス回路ＳＡは、ビット線ＢＬを直接的に制御するモジュールである。また、読み出し動作時に、センス回路ＳＡは、後述するノードＳＥＮからビット線ＢＬに電荷を転送する際のノードＳＥＮとビット線ＢＬとの接続を制御する。

センス回路ＳＡは、高耐圧ｎチャネルＭＯＳトランジスタ（または「ＮＭＯＳトランジスタ」と呼ぶ）１０、低耐圧ｎチャネルＭＯＳトランジスタ１１〜１６、低耐圧ｐチャネルＭＯＳトランジスタ（または「ＰＭＯＳトランジスタ」と呼ぶ）１７を含む。

トランジスタ１０は、ゲートに信号ＢＬＳが入力され、電流経路の一端が、対応するビット線ＢＬに接続され、電流経路の他端がトランジスタ１１の電流経路の一端に接続される。

トランジスタ１１は、ゲートに信号ＢＬＣが入力され、電流経路の他端がノードＳＣＯＭに接続される。トランジスタ１１は、対応するビット線ＢＬを、信号ＢＬＣに応じた電位にクランプするクランプトランジスタとして機能する。

トランジスタ１２は、ゲートに信号ＮＬＯが入力され、電流経路の一端がノードＳＣＯＭに接続され、電流経路の他端に電圧ＶＬＳＡ（例えば接地電圧ＶＳＳ）が印加される。

トランジスタ１３は、ゲートに信号ＢＬＸが入力され、電流経路の一端がノードＳＣＯＭに接続され、電流経路の他端がトランジスタ１４の電流経路の一端及びトランジスタ１７の電流経路の一端に接続される。

トランジスタ１４は、ゲートに信号ＧＲＳが入力され、電流経路の他端がトランジスタ１５の電流経路の一端に接続される。

トランジスタ１５は、ゲートがノードＩＮＶ＿Ｓに接続され、電流経路の他端がノードＳＲＣＧＮＤに接続される。ノードＳＲＣＧＮＤには、例えば接地電圧ＶＳＳが印加される。

トランジスタ１７は、ゲートがノードＩＮＶ＿Ｓに接続され、電流経路の他端（ソース）に電源電圧ＶＤＤＳＡが印加される。

トランジスタ１６は、ゲートに信号ＸＸＬが入力され、電流経路の一端がノードＳＣＯＭに接続され、電流経路の他端がノードＳＥＮに接続される。制御回路２は、トランジスタ１６を用いて、メモリセルトランジスタＭＴのデータをセンスする期間（以下、「センス期間」と呼ぶ）を制御する。ノードＳＥＮは、データの読み出し時（又はベリファイ時）に、対象となるメモリセルトランジスタＭＴのデータをセンスするためのセンスノードとして機能する。より具体的には、読み出し時に、対象となるメモリセルトランジスタＭＴのオン／オフ状態に応じて、ノードＳＥＮ（及び容量素子２７〜２９）に充電された電荷が、ビット線ＢＬに転送される。このときのノードＳＥＮの電圧をセンスすることによりデータを読み出す。

スキャンユニットＳＣＵは、ビット線ＢＬに読み出されたデータをセンスし、センスされたアナログレベルの電圧の信号を、“Ｌ”レベルあるいは“Ｈ”レベルの論理データ（デジタル信号）に変換する（以下、「デジタイズ（digitize）」と呼ぶ）。スキャンユニットＳＣＵは、“Ｌ”レベルあるいは“Ｈ”レベルの論理データと、その反転データとを保持可能なラッチ回路（以下、「スタティックラッチ回路」と呼ぶ）として機能する。以下、ラッチ回路の保持データが、“Ｌ”レベルあるいは“Ｈ”レベルのいずれかの論理レベルに決定されることを、「論理レベルが確定する」あるいは「論理データが確定する」と呼ぶ。また、スキャンユニットＳＣＵは、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬが保持するデータを用いて論理演算を行うモジュールである。

スキャンユニットＳＣＵは、低耐圧ｎチャネルＭＯＳトランジスタ１８〜２２、低耐圧ｐチャネルＭＯＳトランジスタ２３〜２６、容量素子２７〜２９を含む。

トランジスタ１８は、ゲートがノードＳＥＮに接続され、電流経路の一端がノードＣＬＫＳＡに接続され、電流経路の他端がトランジスタ２０の電流経路の一端に接続される。

トランジスタ２０は、ゲートに信号ＬＬＳが入力され、電流経路の他端がバスＬＢＵＳに接続される。

トランジスタ１９は、ゲートがバスＬＢＵＳに接続され、電流経路の一端に電圧ＶＳＳＳＡが印加され、電流経路の他端がトランジスタ２１の電流経路の一端に接続される。

トランジスタ２１は、ゲートに信号ＬＳＬが入力され、電流経路の他端がノードＳＥＮに接続される。

トランジスタ２２は、ゲートに信号ＢＬＱが入力され、電流経路の一端がノードＳＥＮに接続され、電流経路の他端がバスＬＢＵＳに接続される。トランジスタ２２はノードＳＥＮとバスＬＢＵＳを電気的に接続させる際に、オン状態にされる。

トランジスタ２３は、ゲートに信号ＳＴＢｎが入力され、電流経路の一端がバスＬＢＵＳに接続され、電流経路の他端がトランジスタ２５の電流経路の一端（ドレイン）に接続される。また、トランジスタ２３のバックゲートは、ノードＮＷＳＡに接続される。

トランジスタ２５は、ゲートがノードＳＥＮに接続され、電流経路の他端（ソース）がノードＮＶＳＡに接続される。トランジスタ２５は、ノードＮＶＳＡを介して例えば電圧ＶＤＤＳＡを印加される。また、トランジスタ２５のバックゲートは、ノードＮＷＳＡに接続される。本実施形態では、トランジスタ２５は、ノードＳＥＮの電圧をセンスするセンストランジスタとして機能する。また、ノードＳＥＮをセンスする際に、制御回路２は、ノードＮＷＳＡの電圧を制御し、トランジスタ２５の閾値電圧のばらつきを補正する。ノードＮＷＳＡの電圧を制御すると、基板バイアス効果によりトランジスタ２５の閾値電圧を変化させることができる。例えば、ノードＮＷＳＡの電圧を電圧ＶＤＤＳＡ（トランジスタ２５のソースの電圧）よりも高くすると、トランジスタ２５の閾値電圧は低下する。なお、トランジスタ１８をセンストランジスタとして用いても良い。

トランジスタ２４は、ゲートに信号ＨＳＬｎが入力され、電流経路の一端がノードＳＥＮに接続され、電流経路の他端がトランジスタ２６の電流経路の一端（ドレイン）に接続される。また、トランジスタ２４のバックゲートは、ノードＮＷＳＡに接続される。本実施形態では、ノードＳＥＮの電圧が電圧ＶＤＤＳＡよりも高い場合、ノードＮＷＳＡにノードＳＥＮの電圧よりも高い電圧が印加される。

トランジスタ２６は、ゲートがバスＬＢＵＳに接続され、電流経路の他端（ソース）がノードＮＶＳＡに接続される。

容量素子２７は、例えばノードＳＥＮとノードＣＬＫＳＡとの間の配線間容量である。容量素子２８は、例えばノードＳＥＮとノードＣＬＫＢＤとの間の配線間容量である。容量素子２９は、例えばノードＳＥＮに接続されるコンタクトプラグと、ノードＣＬＫＣＳに接続されるコンタクトプラグとの間に生じる寄生容量（以下、「プラグ間容量」と呼ぶ）である。すなわち、容量素子２７〜２９は、ノードＳＥＮに対する寄生容量を示している。なお、ノードＳＥＮに接続される容量素子の数は、３つに限定されない。また、配線間容量やプラグ間容量を用いずに、各ノードあるいはコンタクトプラグとは別に上部電極と下部電極を有する容量素子をそれぞれ設けても良い。

スキャンユニットＳＣＵでは、トランジスタ１８及び２５により第１インバータが構成され、トランジスタ１９及びトランジスタ２６により第２インバータが構成される。そして、第１インバータの入力及び第２インバータの出力がノードＳＥＮに接続され、第１インバータの出力及び第２インバータの入力がバスＬＢＵＳに接続される。従って、トランジスタ２０、２１、２３、２４がオン状態の場合、スキャンユニットＳＵＣは、ノードＳＥＮが保持するデータの反転データをバスＬＢＵＳが保持するラッチ回路として機能する。

ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬは、データを一時的に保持する。データの書き込み動作において、センスアンプユニットＳＡＵは、ラッチ回路ＳＤＬの保持データに応じて、ビット線ＢＬを制御する。その他のラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬは、例えば、個々のメモリセルトランジスタが２ビット以上のデータを保持する多値動作用に使用される。なお、ラッチ回路の個数は任意に設定可能であり、例えばメモリセルトランジスタＭＴが保持可能なデータ量（ビット数）に応じて設定される。

ラッチ回路ＳＤＬは、低耐圧ｎチャネルＭＯＳトランジスタ４０〜４３及び低耐圧のｐチャネルＭＯＳトランジスタ４４〜４７を備えている。

トランジスタ４０は、ゲートに信号ＳＴＬが入力され、電流経路の一端がバスＬＢＵＳに接続され、電流経路の他端がノードＬＡＴ＿Ｓに接続される。

トランジスタ４１は、ゲートに信号ＳＴＩが入力され、電流経路の一端がバスＬＢＵＳに接続され、電流経路の他端がノードＩＮＶ＿Ｓに接続される。

トランジスタ４２は、ゲートがノードＩＮＶ＿Ｓに接続され、電流経路の一端（ソース）が接地され、電流経路の他端（ドレイン）がノードＬＡＴ＿Ｓに接続される。

トランジスタ４３は、ゲートがノードＬＡＴ＿Ｓに接続され、電流経路の一端（ソース）が接地され、電流経路の他端（ドレイン）がノードＩＮＶ＿Ｓに接続される。

トランジスタ４４は、ゲートがノードＩＮＶ＿Ｓに接続され、電流経路の一端がノードＬＡＴ＿Ｓに接続される。

トランジスタ４５は、ゲートがノードＬＡＴ＿Ｓに接続され、電流経路の一端がノードＩＮＶ＿Ｓに接続される。

トランジスタ４６は、ゲートに信号ＳＬＬが入力され、電流経路の一端（ドレイン）がトランジスタ４４の電流経路の他端に接続され、電流経路の他端（ソース）に電源電圧ＶＤＤＳＡが印加される。

トランジスタ４７は、ゲートに信号ＳＬＩが入力され、電流経路の一端（ドレイン）がトランジスタ４５の電流経路の他端に接続され、電流経路の他端（ソース）に電源電圧ＶＤＤＳＡが印加される。

ラッチ回路ＳＤＬでは、トランジスタ４２、４４で第１インバータが構成され、トランジスタ４３、４５で第２インバータが構成されている。そして、第１インバータの出力及び第２インバータの入力（ノードＬＡＴ＿Ｓ）が、データ転送用のトランジスタ４０を介してバスＬＢＵＳに接続され、第１インバータの入力及び第２インバータの出力（ノードＩＮＶ＿Ｓ）が、データ転送用のトランジスタ４１を介してバスＬＢＵＳに接続される。ラッチ回路ＳＤＬは、データをノードＬＡＴ＿Ｓで保持し、その反転データをノードＩＮＶ＿Ｓで保持する。すなわち、ラッチ回路ＳＤＬは、スタティックラッチ回路である。

ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＴＤＬは、ラッチ回路ＳＤＬと同様の構成を有しているので、詳細な説明は省略するが、各トランジスタの参照番号及び信号名は、図５の通りラッチ回路ＳＤＬのものとは区別して以下説明する。ラッチ回路ＳＤＬのトランジスタ４０〜４７が、ラッチ回路ＡＤＬのトランジスタ５０〜５７、ラッチ回路ＢＤＬのトランジスタ６０〜６７、ラッチ回路ＣＤＬのトランジスタ７０〜７７、及びラッチ回路ＴＤＬのトランジスタ８０〜８７にそれぞれ相当する。そして各センスアンプユニットＳＡＵにおいて、センス回路ＳＡ、スキャンユニットＳＣＵ、並びに５個のラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＴＤＬは、互いにデータを送受信可能なようにバスＬＢＵＳによって接続されている。

ＬＢＵＳプリチャージ回路ＰＣＣは、バスＬＢＵＳをプリチャージする。ＬＢＵＳプリチャージ回路ＰＣＣは、例えば低耐圧ｎチャネルＭＯＳトランジスタ３０を含む。トランジスタ３０は、ゲートに信号ＬＰＣが入力され、電流経路の一端がバスＬＢＵＳに接続され、電流経路の他端がノードＮＶＨＬＢに接続される。トランジスタ３０は、ノードＮＶＨＬＢを介して例えば電圧ＶＤＤＳＡあるいは電圧ＶＳＳを印加される。

ＤＢＵＳスイッチ回路ＤＳＣは、バスＬＢＵＳとバスＤＢＵＳとを接続する。ＤＢＵＳスイッチ回路ＤＳＣは、例えば低耐圧ｎチャネルＭＯＳトランジスタ３１を含む。トランジスタ３１は、ゲートに信号ＤＳＷが入力され、電流経路の一端がバスＬＢＵＳに接続され、電流経路の他端がバスＤＢＵＳに接続される。

なお、上記構成のセンスアンプユニットＳＡＵにおける各種信号は、例えば制御回路２によって与えられる。

１．１．４ 容量素子の構成について
次に、容量素子２７〜２９の構成について、図６〜図９を用いて詳細に説明する。なお、図６において絶縁膜は省略されている。

図６に示すように、ｎ型ウェル領域１０１及び素子分離領域の上方において、半導体基板に平行な第１方向Ｄ１に沿って、ノードＣＬＫＤＢとして機能する配線層１３６＿ｄｂ、ノードＳＥＮとして機能する配線層１３６＿ｓｅｎ、及びノードＣＬＫＳＡとして機能する配線層１３６＿ｓａが、同じレイヤに設けられている。配線層１３６＿ｄｂと配線層１３６＿ｓｅｎとの間の配線間容量が容量素子２７に相当し、配線層１３６＿ｓｅｎと配線層１３６＿ｓａとの間の配線間容量が容量素子２８に相当する。

素子分離領域の上方において、半導体基板に平行で第１方向Ｄ１に垂直な第２方向Ｄ２に沿って、ノードＣＬＫＣＳとして機能する配線層１３４＿ｃｓ、及びノードＳＥＮとして機能する配線層１３４＿ｓｅｎが設けられている。配線層１３４＿ｃｓ及び配線層１３４＿ｓｅｎは、配線層１３６＿ｄｂ、１３６＿ｓｅｎ、及び１３６＿ｓａとは異なるレイヤに設けられている。配線層１３６＿ｓｅｎ及び配線層１３４＿ｓｅｎは、コンタクトプラグ１３５＿ｓｅｎにより接続されている。

素子分離領域の上方において、第２方向Ｄ２に沿って、配線層１３４＿ｃｓ及び配線層１３４＿ｓｅｎとは異なるレイヤに、ノードＣＬＫＣＳとして機能する配線層１３２＿ｃｓ及びノードＳＥＮとして機能する配線層１３２＿ｓｅｎが設けられている。配線層１３４＿ｃｓ及び配線層１３２＿ｃｓはコンタクトプラグ１３３＿ｃｓにより接続されている。また、配線層１３４＿ｓｅｎ及び配線層１３２＿ｓｅｎはコンタクトプラグ１３３＿ｓｅｎにより接続されている。コンタクトプラグ１３３＿ｃｓとコンタクトプラグ１３３＿ｓｅｎとの間のプラグ間容量が容量素子２７に相当する。なお、コンタクトプラグ１３３＿ｃｓ及びコンタクトプラグ１３３＿ｓｅｎの個数は任意である。なお、配線層１３２＿ｃｓ及び１３２＿ｓｅｎ、並びにコンタクトプラグ１３３＿ｃｓ及び１３３＿ｓｅｎは、半導体基板に垂直な第３方向Ｄ３において、配線層１３６＿ｄｂ、１３６＿ｓｅｎ、及び１３６＿ｓａの下層あるいは上層に設けられて良い。

次に、各配線層及びコンタクトプラグの断面構成について説明する。図７は、図６におけるＩ−Ｉ線に沿った断面図であり、配線層１３４＿ｓｅｎを第２方向Ｄ２に沿って切断した断面図である。図８は、図６におけるＩＩ−ＩＩ線に沿った断面図であり、コンタクトプラグ１３３＿ｃｓ及びコンタクトプラグ１３３＿ｓｅｎを第１方向Ｄ１に沿って切断した断面図である。図９は、コンタクトプラグ１３３＿ｃｓ及び１３３＿ｓｅｎ、並びにメモリセルアレイ７の断面図である。より具体的には、図９の例は、図８と同様に第１方向Ｄ１に沿って切断したコンタクトプラグ１３３＿ｃｓ及び１３３＿ｓｅｎ、並びにワード線ＷＬが延びる方向に切断したメモリセルアレイ７の断面図を示している。なお、図９の例では、説明を簡略化するため、配線層１１１、１１２、及び１１３の一部が省略されている。図９においては、図３及び図８と異なる点についてのみ説明する。

まず、図７に示すように、半導体基板１００上に、素子分離領域として機能する絶縁層１３０が設けられている。絶縁層１３０の上方に、絶縁層１３１を介して配線層１３２＿ｓｅｎが設けられている。配線層１３２＿ｓｅｎの上面に接するようにコンタクトプラグ１３３＿ｓｅｎが設けられており、コンタクトプラグ１３３＿ｓｅｎの上面に接するように配線層１３４＿ｓｅｎが設けられている。また、配線層１３４＿ｓｅｎの上面に接するようにコンタクトプラグ１３５＿ｓｅｎが設けられており、コンタクトプラグ１３５＿ｓｅｎの上面に接するように第１方向Ｄ１に延びる配線層１３６＿ｓｅｎが設けられている。また、配線層１３６＿ｓｅｎと同じレイヤに、第１方向Ｄ１に延びる配線層１３６＿ｄｂ及び１３６＿ｓａが、配線層１３６＿ｓｅｎの両側にそれぞれ隣接するように設けられている。

次に、図８に示すように、絶縁層１３０（ＳＴＩ）の上方において、第２方向に延びる配線層１３２＿ｃｓ及び１３２＿ｓｅｎが互いに隣接して設けられている。配線層１３２＿ｃｓ及び１３２＿ｓｅｎの上面にそれぞれ接するように、コンタクトプラグ１３３＿ｃｓ及び１３３＿ｓｅｎがそれぞれ設けられている。そして、コンタクトプラグ１３３＿ｃｓ及び１３３＿ｓｅｎの上面に接するように、第２方向Ｄ２の延びる配線層１３４＿ｃｓ及び１３４＿ｓｅｎが設けられている。

次に、図９に示すように、半導体基板１００上方に複数の配線層１１１、１１２、及び１１３が積層されている。そして配線層１１１、１１２、及び１１３を覆うように絶縁層１３１が設けられている。なお、絶縁層１３１は積層膜であっても良い。図３と同様に、配線層１１１、１１２、及び１１３を貫通するように、導電体１１４、ゲート絶縁膜１１５、電荷蓄積層１１６、及びブロック絶縁膜１１７によるピラー、すなわちＮＡＮＤストリング８が設けられており、その上面にはビット線ＢＬとして機能する配線層１１８が接続されている。更に配線層１１８の上面には、図示せぬ上方の配線層と接続するためのコンタクトプラグ１４０が設けられている。

配線層１１１、１１２、及び１１３は、第１方向Ｄ１に沿って延び、配線層１１１、１１２、及び１１３の一端は階段状に引き出されている。そして、配線層１１１、１１２、及び１１３の一端は、それぞれコンタクトプラグ１４１を介して、配線層１１８と同じレイヤに設けられた配線層１４２にそれぞれ接続されている。

絶縁層１３０の上方においては、図８で説明した通り、配線層１３２＿ｃｓ及び１３２＿ｓｅｎが設けられている。配線層１３２＿ｃｓ及び１３２＿ｓｅｎは、例えばメモリセルアレイ７の周辺に設けられたトランジスタのゲート配線層と同じレイヤに設けられる。また、例えば、配線層１３４＿ｃｓ及び１３４＿ｓｅｎは、配線層１１８及び１４２と同じレイヤに設けられる。このような配置においては、コンタクトプラグ１３３＿ｃｓ及び１３３＿ｓｅｎの高さは、ＮＡＮＤストリング８とほとんど同じになる。メモリセルアレイの構造（ＮＡＮＤストリング８の高さ）によっては、コンタクトプラグ１３３＿ｃｓ及び１３３＿ｓｅｎの高さが数μｍになる場合がある。このような場合、配線層１３２＿ｃｓと１３２＿ｓｅｎとの間の配線間容量、あるいは配線層１３４＿ｃｓと１３４＿ｓｅｎとの間の配線間容量よりも、コンタクトプラグ１３３＿ｃｓ及び１３３＿ｓｅｎによるプラグ間容量の方が、容量が大きくなる場合がある。

１．２ メモリセルトランジスタの閾値分布について
次に、本実施形態に係るメモリセルトランジスタＭＴの取り得る閾値分布について、図１０を用いて説明する。以下、本実施形態では、メモリセルトランジスタＭＴが８値（３ビット）のデータを保持可能な場合について説明するが、保持可能なデータは８値に限定されない。

図示するように、各々のメモリセルトランジスタＭＴの閾値電圧は、離散的な例えば８個の分布のいずれかに含まれる値を取る。この８個の分布を閾値の低い順にそれぞれ、“Ｅｒ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルと呼ぶことにする。

図１０の（ｂ）に示すように、“Ｅｒ”レベルは、例えばデータの消去状態に相当する。そして“Ｅｒ”レベルに含まれる閾値電圧は電圧ＶfyＡよりも小さく、正または負の値を有する。

“Ａ”〜“Ｇ”レベルは、電荷蓄積層に電荷が注入されてデータが書き込まれた状態に相当し、各分布に含まれる閾値電圧は例えば正の値を有する。“Ａ”レベルに含まれる閾値電圧は、電圧ＶfyＡ以上であり、且つ電圧ＶfyＢ未満である（但し、ＶfyＢ＞ＶfyＡ）。“Ｂ”レベルに含まれる閾値電圧は、電圧ＶfyＢ以上であり、且つ電圧ＶfyＣ未満である（但し、ＶfyＣ＞ＶfyＢ）。“Ｃ”レベルに含まれる閾値電圧は、電圧ＶfyＣ以上であり、且つ電圧ＶfyＤ未満である（但し、ＶfyＤ＞ＶfyＣ）。“Ｄ”レベルに含まれる閾値電圧は、電圧ＶfyＤ以上であり、且つ電圧ＶfyＥ未満である（但し、ＶfyＥ＞ＶfyＤ）。“Ｅ”レベルに含まれる閾値電圧は、電圧ＶfyＥ以上であり、且つ電圧ＶfyＦ未満である（但し、ＶfyＦ＞ＶfyＥ）。“Ｆ”レベルに含まれる閾値電圧は、電圧ＶfyＦ以上であり、且つ電圧ＶfyＧ未満である（但し、ＶfyＧ＞ＶfyＦ）。そして、“Ｇ”レベルに含まれる閾値電圧は、電圧ＶfyＧ以上であり、且つ電圧ＶＲＥＡＤ及びＶＰＡＳＳ未満である（但し、ＶＲＥＡＤ＞ＶfyＧ）。なお、電圧ＶＲＥＡＤ及びＶＰＡＳＳは、それぞれデータの読み出し動作時及び書き込み動作時に非選択ワード線ＷＬに印加され、メモリセルトランジスタＭＴをオン状態とさせる電圧である。

以上のように、各メモリセルトランジスタＭＴは、８個の閾値分布のいずれかを有することで、８種類の状態を取ることが出来る。これらの状態を、２進数表記で“０００”〜“１１１”に割り当てることで、各メモリセルトランジスタＭＴは３ビットのデータを保持できる。この３ビットデータの各ビットをそれぞれ、上位ビット、中位ビット、及び下位ビットと呼ぶことがある。

図１０の（ａ）に示すように、本実施形態では、“Ｅｒ”〜“Ｇ”レベルに対するデータの割り当てを、“Ｅｒ”レベルのデータは“１１１”とし、“Ａ”レベルのデータは“１１０”とし、“Ｂ”レベルのデータは“１００”とし、“Ｃ”レベルのデータは“０００”とし、“Ｄ”レベルのデータは“０１０”とし、“Ｅ”レベルのデータは“０１１”とし、“Ｆ”レベルのデータは“００１”とし、“Ｇ”レベルのデータは“１０１”とする。なお、各レベルに対するデータの割り当ては、任意に設定可能である。

なお、図１０では８個のレベルが離散的に分布する場合を例に説明したが、これは例えばデータの書き込み直後の理想的な状態である。従って、現実的には隣接するレベルが重なることが起こり得る。例えばデータの書き込み後、ディスターブ等により“Ｅｒ”レベルの上端と“Ａ”レベルの下端とが重なる場合がある。このような場合には、例えばＥＣＣ技術等を用いてデータが訂正される。

１．２ 書き込み動作について
次に、データの書き込み動作について簡単に説明する。書き込み動作は、大まかにはプログラムとベリファイとを含む。以下、プログラムとベリファイの組み合わせをプログラムループと呼ぶ。プログラムループを繰り返すことで、メモリセルトランジスタＭＴの閾値電圧はターゲットレベルまで上昇される。

プログラムは、電子を電荷蓄積層に注入することによりメモリセルトランジスタＭＴの閾値電圧を上昇させる（または注入を禁止することで閾値電圧を維持させる）動作のことである。例えば、プログラムの際、ラッチ回路ＳＤＬが“０”データを保持する場合、対象となるメモリセルトランジスタＭＴの閾値電圧は上昇され、ラッチ回路ＳＤＬが“１”データを保持する場合、対象となるメモリセルトランジスタＭＴの閾値電圧は維持される（書き込みを禁止（inhibit）される）。以下、“０”データに対応するプログラムを“０”プログラム、“１”データに対応するプログラムを“１”プログラムと呼ぶ。

本実施形態では、“０”プログラムにおいて、目標とするベリファイレベル（例えば“Ａ”レベルに対応する電圧ＶｆｙＡ）とメモリセルトランジスタＭＴの閾値電圧との差に応じて、閾値電圧の変動量が比較的大きい第１プログラム条件、あるいは第１プログラム条件よりも閾値電圧の変動量が小さい第２プログラム条件のいずれかが適用される。例えば、メモリセルトランジスタＭＴの閾値電圧がベリファイレベルより十分に低く、１回のプログラムでは目標とするベリファイレベルに達しない場合、閾値電圧の変動量が比較的大きい第１プログラム条件が適用される。また、メモリセルトランジスタＭＴの閾値電圧が目標とするベリファイレベルに比較的近く、第１プログラム条件を適用すると閾値電圧がベリファイレベルを大きく超えてしまう場合、第２プログラム条件が適用される。

より具体的には、第１プログラム条件と第２プログラム条件とは、ビット線ＢＬの電圧が異なる。例えば、第１プログラム条件に対応するビット線ＢＬに電圧ＶＳＳが印加される。そして、第２プログラム条件に対応するビット線ＢＬに印加される電圧をＶＱＰＷとし、“１”プログラムに対応するビット線ＢＬに印加される電圧をＶＢＬとする。すると、電圧ＶＳＳ、電圧ＶＱＰＷ、及び電圧ＶＢＬは、ＶＢＬ＞ＶＱＰＷ＞ＶＳＳの関係にある。

なお、本実施形態では、“０”プログラムにおいて、第１及び第２プログラム条件を適用する場合について説明するが、これに限定されない。例えば、“０”プログラムに対応するプログラム条件は１つでも良く、３つ以上のプログラム条件が設けられても良い。

以下、“０”プログラムにおいて、第１プログラム条件を適用するビット線をＢＬ（“０”）、第２プログラム条件を適用するビット線をＢＬ（“ＱＰＷ”）と表記する。また、“１”プログラムに対応するビット線をＢＬ（“１”）と表記する。

ベリファイは、プログラムの後、データを読み出し、メモリセルトランジスタＭＴの閾値電圧が目標とするターゲットレベルに達したか否かを判定する動作である。以下、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルに達している場合を、「ベリファイをパスした」と呼び、ターゲットレベルまで達していない場合を、「ベリファイをフェイルした」と呼ぶ。

本実施形態では、プログラムの後、ターゲットレベルが異なる第１及び第２ベリファイを実行する。第１ベリファイでは、ターゲットレベルとしてベリファイレベルよりも低い電圧（以下、「電圧ＶＬ」とする）が設定され、第２ベリファイでは、例えばベリファイレベルと同じ電圧（以下、「電圧ＶＨ」とする）が設定される。第１ベリファイをフェイルした場合（閾値電圧＜ＶＬ）、次のプログラムにおいては、第１プログラム条件が適用される。第１ベリファイをパスし、第２ベリファイをフェイルした場合（ＶＬ≦閾値電圧＜ＶＨ）、次のプログラムにおいては、第２プログラム条件が適用される。第２ベリファイをパスした場合（ＶＨ≦閾値電圧）、その後のプログラムにおいては、書き込み禁止とされる。

第１ベリファイと第２ベリファイとは、ビット線ＢＬの電圧（すなわち、対象となるメモリセルトランジスタＭＴの状態）をセンスする期間、すなわち信号ＸＸＬを“Ｈ”レベルにして、ノードＳＥＮの電荷をビット線ＢＬに転送する期間が異なる。以下、第１ベリファイにおけるセンス動作を「第１センス（1st sense）」と呼び、そのセンス期間を「第１センス期間」と呼ぶ。また、第２ベリファイにおけるセンス動作を「第２センス（2nd sense）」と呼び、そのセンス期間を「第２センス期間」と呼ぶ。

ノードＳＥＮの電圧が低下していく速度は、メモリセルトランジスタＭＴの閾値電圧とベリファイレベルとの電位差により異なる。例えば、閾値電圧が電圧ＶＬ（第１ベリファイレベル）未満の場合、対象となるメモリセルトランジスタＭＴは強いオン状態となる。この場合、ノードＳＥＮの電圧は、急激に低下する。また、閾値電圧が、電圧ＶＬ以上、電圧ＶＨ（第２ベリファイレベル）未満の場合、メモリセルトランジスタＭＴは弱いオン状態となる。この場合、ノードＳＥＮの電位は、比較的緩やかに低下する。このため、第１センス期間と第２センス期間を、異なる期間とすることにより、電圧ＶＬ以上、電圧ＶＨ未満となる閾値電圧を有するメモリセルトランジスタＭＴを判別することができる。

より具体的には、第１センス期間を第２センス期間よりも短くする。第１センス期間は第２センス期間より短いため、強いオン状態となるメモリセルトランジスタＭＴ、すなわち、電圧ＶＬ未満の閾値電圧を有するメモリセルトランジスタＭＴは、第１ベリファイをフェイルしたと判定され、電圧ＶＬ以上の閾値電圧を有するメモリセルトランジスタＭＴは、第１ベリファイをパスしたと判定される。他方で、第２センス期間は第１センス期間によりも長いため、弱いオン状態となるメモリセルトランジスタＭＴに対応するノードＳＥＮも十分に電圧が低下する。このため、電圧ＶＨ（第２ベリファイレベル）未満の閾値電圧を有するメモリセルトランジスタＭＴは第２ベリファイをフェイルしたと判定され、電圧ＶＨ以上の閾値電圧を有するメモリセルトランジスタＭＴは第２ベリファイをパスしたと判定される。

なお、ベリファイに関しては、例えば“THRESHOLD DELECTING METHOD AND VERIFY METHOD OF MEMORY CELLS”という２０１１年３月２１日に出願された米国特許出願１３／０５２，１４８号に記載されている。この特許出願は、その全体が本願明細書において参照により援用されている。

１．２．１ 書き込み動作の全体の流れについて
まず、書き込み動作の全体の流れについて、図１１を用いて説明する。なお、本実施形態では、説明を簡略化するため、１回のプログラムループにおいて、１つのベリファイレベルに対応したベリファイ動作を実行する場合について説明するが、メモリセルトランジスタＭＴが多値（２ビット以上）のデータを保持する場合、１回のプログラムループにおいて、複数のベリファイレベルに対応したベリファイ動作が実行されても良い。

図示するように、制御回路２は、外部コントローラから受信したプログラムデータを受信する（ステップＳ１０）。例えば、外部コントローラから受信したプログラムデータが３ビットのデータである場合、上位ビット、中位ビット、及び下位ビットの各データは、それぞれラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬに格納される。そして、ラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬに格納されたデータは、書き込みレベル（“Ａ”〜“Ｇ”レベル）に応じて論理演算が行われ、その結果がラッチ回路ＳＤＬに格納される。より具体的には、例えば、“Ａ”レベルの書き込みを行う場合、ラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬのデータによるＡＮＤ演算が行われ、“Ｅｒ”レベルに対応するラッチ回路ＳＤＬには、“１”データ（“Ｈ”レベル）が格納され、“Ａ”〜“Ｇ”レベルに対応するラッチ回路ＳＤＬには、“０”データ（“Ｌ”レベル）が格納される。

次に、センスアンプ５は、ラッチ回路ＳＤＬが保持するデータに応じて、ビット線ＢＬを充電する（以下、「ＢＬプリチャージ」と呼ぶ）。１回目のプログラムでは、第２プログラム条件は適用されないため、“０”データ、すなわち“０”プログラムに対応してビット線ＢＬ（“０”）に電圧ＶＳＳが印加され、“１”データ、すなわち“１”プログラムに対応してビット線ＢＬ（“１”）に電圧ＶＢＬが印加される（ステップＳ１１）。

次に、ロウデコーダ４は、選択ワード線ＷＬに電圧ＶＰＧＭを印加し、対象となるメモリセルトランジスタＭＴにデータを書き込む（ステップＳ１２）。より具体的には、ロウデコーダ４は、選択ブロックＢＬＫにおいて、いずれかのワード線ＷＬを選択し、選択ワード線ＷＬに電圧ＶＰＧＭを印加し、その他の非選択ワード線ＷＬに電圧ＶＰＡＳＳを印加する。電圧ＶＰＧＭは、電子を電荷蓄積層に注入するための高電圧である。電圧ＶＰＡＳＳは、メモリセルトランジスタＭＴの閾値電圧によらず、メモリセルトランジスタＭＴをオン状態にする電圧である。電圧ＶＰＧＭと電圧ＶＰＡＳＳとは、ＶＰＧＭ＞ＶＰＡＳＳの関係にある。これにより、対象となるメモリセルトランジスタＭＴに“１”または“０”データが書き込まれる。

次に、制御回路２は、第１ベリファイを実行する（ステップＳ１３）。第１ベリファイでは、閾値電圧のターゲットレベルとして電圧ＶＬに応じた第１センスが行われる。そして、第１ベリファイの結果に応じて、例えばラッチ回路ＴＤＬのデータが更新される。

次に、制御回路２は、第２ベリファイを実行する(ステップＳ１４)。第２ベリファイでは、閾値電圧のターゲットレベルとして電圧ＶＨに応じた第２センスが行われる。そして、第２ベリファイの結果に応じて、例えばラッチ回路ＳＤＬのデータが更新される。

次に、制御回路２は、ベリファイ判定を行う（ステップＳ１５）。より具体的には、第２ベリファイによるフェイルビット数が、予め設定された規定数未満の場合、ベリファイをパスしたと判定し（ステップＳ１５＿Ｙｅｓ）、書き込み動作を完了させる。

他方で、フェイルビット数が、規定数以上の場合、ベリファイをフェイルしたと判定する（ステップＳ１５＿Ｎｏ）。そして、制御回路２は、プログラム回数が予め設定された規定回数に達している場合（ステップＳ１６＿Ｙｅｓ）、書き込み動作を終了し、外部機器に書き込み動作が正常に終了しなかった旨を通知する。

また、プログラム回数が規定回数に達していない場合（ステップＳ１６＿Ｎｏ）、制御回路２は、次のプログラムループに移行する。

より具体的には、センスアンプ５は、まず第２ベリファイの結果に応じてラッチ回路ＳＤＬのデータを更新した後、ビット線ＢＬ（“１”）に電圧ＶＢＬを印加し、ビット線（“ＱＰＷ”）及びビット線ＢＬ（“０”）に電圧ＶＳＳを印加する（ステップＳ１７）。

次に、センスアンプ５は、第１ベリファイの結果（ラッチ回路ＴＤＬのデータ）に応じて、ラッチ回路ＳＤＬのデータを更新した後、ラッチ回路ＳＤＬのデータに応じてビット線ＢＬ（“ＱＰＷ”）に電圧ＶＱＰＷを印加する（ステップＳ１８）。このとき、ビット線ＢＬ（“１”）はフローティング状態とされているため、電圧ＶＱＰＷは印加されない。またビット線ＢＬ（“０”）には電圧ＶＳＳが印加される。

次に、ステップＳ１２に戻り、ロウデコーダ４は、選択ワード線ＷＬに電圧ＶＰＧＭを印加し、次のプログラムが実行される。

１．２．２ プログラムにおける各配線の電圧について
次に、プログラムにおける各配線の電圧について、図１２を用いて説明する。

図１２は、プログラム動作における各配線の電位変化を示している。図示するように、まず、センスアンプ５は、ラッチ回路ＳＤＬのデータに応じて、各ビット線ＢＬのプリチャージを行う。より具体的には、センスアンプユニットＳＡＵ内において、ラッチ回路ＳＤＬに“１”データ（“Ｈ”レベルのデータ）が保持されている場合、ノードＩＮＶ＿Ｓは“Ｌ”レベルとなるため、トランジスタ１７がオン状態となる。この状態において、信号ＢＬＳ及びＢＬＸが“Ｈ”レベルとされて、トランジスタ１０及び１３がオン状態とされる。そして、信号ＢＬＣが“Ｈ”レベルとされて、トランジスタ１１のゲートに電圧“ＶＢＬ＋Ｖｔ１１”（Ｖｔ１１はトランジスタ１１の閾値電圧）が印加されると、ビット線ＢＬに電圧ＶＢＬが印加される。すなわち、ビット線ＢＬ（“１”）には、電圧ＶＢＬが印加される。他方で、ラッチ回路ＳＤＬに“０”データ（“Ｌ”レベルのデータ）が保持されている場合、ノードＩＮＶ＿Ｓは“Ｈ”レベルとなるため、トランジスタ１５がオン状態とされる。ノードＳＲＣＧＮＤに電圧ＶＳＳが印加されている場合、対応するビット線ＢＬには電圧ＶＳＳが印加される。すなわち、ビット線ＢＬ（“０”）及びビット線ＢＬ（“ＱＰＷ”）には、電圧ＶＳＳが印加される。

また、ロウデコーダ４は、いずれかのブロックＢＬＫを選択し、更にいずれかのストリングユニットＳＵを選択する。そして、選択されたストリングユニットＳＵにおけるセレクトゲート線ＳＧＤに電圧ＶＳＤ１を印加する。選択トランジスタＳＴ１の閾値電圧をＶｔｓｇとすると、電圧ＶＳＤ１は、“ＶＢＬ＋Ｖｔｓｇ”以上の電圧で、選択トランジスタＳＴ１をオン状態とさせる電圧である。他方で、セレクトゲート線ＳＧＳに電圧ＶＳＳを印加することで、選択トランジスタＳＴ２をオフ状態とさせる。

更に、ロウデコーダ４は、選択ブロックＢＬＫにおける非選択ストリングユニットＳＵ及び非選択ブロックＢＬＫにおける非選択ストリングユニットＳＵのセレクトゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＳを印加して、選択トランジスタＳＴ１及びＳＴ２をオフ状態とさせる。

またソース線ＳＬには、例えばソース線ドライバ（不図示）を介して、電圧ＶＣＥＬＳＲＣ（＞ＶＳＳ）が印加される。

その後、ロウデコーダ４は、選択ブロックＢＬＫにおける選択ストリングユニットＳＵにおけるセレクトゲート線ＳＧＤに電圧ＶＳＤ２を印加する。電圧ＶＳＤ２は、電圧ＶＳＤ１及び電圧ＶＢＬよりも低い電圧で、電圧ＶＳＳを印加された選択トランジスタＳＴ１はオンさせるが、電圧ＶＢＬを印加された選択トランジスタＳＴ１はカットオフさせる電圧である。これにより、ビット線ＢＬ（“１”）に対応するＮＡＮＤストリング８のチャネルはフローティング状態となる。また、センスアンプ５は、センスアンプユニットＳＡＵ内のトランジスタ１１において、信号ＢＬＣの“Ｈ”レベルの電圧を“ＶＱＰＷ＋Ｖｔ１１”とする。電圧ＶＳＤ２と電圧ＶＰＱＷとは、ＶＳＤ２＞ＶＰＱＷの関係にある。これにより、電圧ＶＢＬが印加されていたビット線ＢＬ（“１”）に対応するセンスアンプユニットＳＡＵにおいては、トランジスタ１１がカットオフ状態とされ、ビット線ＢＬ（“１”）はフローティング状態となる。

次に、センスアンプ５は、例えばラッチ回路ＴＤＬのデータに応じてラッチ回路ＳＤＬのデータを更新する。この結果、ビット線ＢＬ（“ＱＰＷ”）に対応するセンスアンプユニットＳＡＵにおいては、ラッチ回路ＳＤＬのデータが“０”データから“１”データに更新される。従って、センスアンプ５は、ビット線（“ＱＰＷ”）に電圧ＶＱＰＷを印加する。

次に、ロウデコーダ４は、選択ブロックＢＬＫにおいていずれかのワード線ＷＬを選択し、選択ワード線に電圧ＶＰＧＭを印加し、その他の非選択ワード線ＷＬに電圧ＶＰＡＳＳを印加する。

ビット線ＢＬ（“０”）に対応するＮＡＮＤストリング８では、選択トランジスタＳＴ１がオン状態となる。そして、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネル電位はＶＳＳとなる。よって、制御ゲートとチャネルとの間の電位差が大きくなり、その結果、電子が電荷蓄積層に注入されて、メモリセルトランジスタＭＴの閾値電圧が上昇される。

ビット線ＢＬ（“１”）に対応するＮＡＮＤストリング８では、選択トランジスタＳＴ１がカットオフ状態となる。そのため、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネルは電気的にフローティングとなり、ワード線ＷＬ等との容量カップリングによりチャネル電位は上昇する。よって、制御ゲートとチャネルとの間の電位差が小さくなり、その結果、電子は電荷蓄積層に注入されず、メモリセルトランジスタＭＴの閾値電圧は維持される（閾値分布レベルがより高い分布に遷移するほどには閾値電圧は変動しない）。

ビット線ＢＬ（“ＱＰＷ”）に対応するＮＡＮＤストリング８では、選択トランジスタＳＴ１がオン状態となる。そして、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネル電位はＶＱＰＷ（＞ＶＳＳ）となる。よって、制御ゲートとチャネルとの間の電位差は、チャネル電位がＶＳＳの場合よりも小さくなる。その結果、電荷蓄積層に注入される電子量は、ビット線ＢＬ（“０”）に対応するメモリセルトランジスタＭＴよりも少なくなり、メモリセルトランジスタＭＴの閾値電圧の変動量も少なくなる。

１．２．３ ベリファイにおけるセンスアンプユニットの各配線の電圧について
次に、ベリファイにおけるセンスアンプユニットＳＡＵ内の各配線の電圧について、図１３及び図１４を用いて説明する。図１３及び図１４の例は、第１及び第２ベリファイを実施する際の連続するタイミングチャートを示している。図１３の時刻ｔ１〜ｔ１６の間に第１ベリファイが実行され、図１４の時刻ｔ１６〜ｔ３０の間に、第２ベリファイが実行される。

本例では、第１ベリファイでは、対象となる全てのビット線ＢＬのプリチャージを行い、第２ベリファイでは、第１ベリファイをフェイルしたビット線ＢＬにのみプリチャージを実施する場合を示している。なお、本実施形態においては、第１ベリファイにおける第１センス期間が、第２ベリファイにおける第２センス期間よりも短い場合について説明するが、これに限定されない。例えば、第１及び第２ベリファイにおけるセンス期間を同じとし、第１及び第２ベリファイにおける読み出し電圧ＶＣＧＲＶが異なっていても良い。電圧ＶＣＧＲＶは、ベリファイにおいて、選択ワード線ＷＬに印加される電圧であり、ベリファイレベルに応じて設定される電圧である。電圧ＶＣＧＲＶと電圧ＶＲＥＡＤとは、ＶＣＧＲＶ＜ＶＲＥＡＤの関係にある。例えばロウデコーダ４は、第１ベリファイにおいて選択ワード線ＷＬに電圧ＶＣＧＲＶ１（＝ＶＬ）を印加し、第２ベリファイにおいて、選択ワード線ＷＬに電圧ＶＣＧＲＶ２（＝ＶＨ）を印加しても良い。

まず、第１ベリファイについて説明する。図１３に示すように、時刻ｔ１において、制御回路２は、信号ＢＬＣ及びＢＬＸを“Ｈ”レベルにする。信号ＢＬＸの“Ｈ”レベルの電圧値は、信号ＢＬＣの“Ｈ”レベルの電圧値“ＶＢＬ＋Ｖｔ１１”よりも高い。トランジスタ１７及びトランジスタ１０がオン状態の場合、対応するビット線ＢＬには、トランジスタ１１（信号ＢＬＣ）でクランプされた電圧ＶＢＬが印加される。ビット線ＢＬのプリチャージは、時刻ｔ１〜ｔ６の間、行われる。

電圧発生回路３は、制御回路２の制御により、ノードＮＷＳＡに電圧ＶＤＤＳＡを印加している。更に、電圧発生回路３は、ノードＮＶＳＡに電圧ＶＤＤＳＡを印加し、ノードＮＶＨＬＢに電圧ＶＳＳを印加している。更に、電圧発生回路３は、ノードＣＬＫＳＡ、ＣＬＫＤＢ、ＣＬＫＣＳに電圧ＶＳＳを印加している。

時刻ｔ２において、制御回路２は、信号ＬＰＣを“Ｈ”レベルにしてトランジスタ３０をオン状態にする。これにより、バスＬＢＵＳは、ノードＮＶＨＬＢを介して電圧ＶＳＳを印加され、“Ｌ”レベルにされる。また、制御回路２は、信号ＬＳＬを“Ｈ”レベルにし、信号ＨＳＬｎを“Ｌ”レベルにしてトランジスタ２１及び２４をオン状態にする。バスＬＢＵＳが“Ｌ”レベルのため、トランジスタ２６はオン状態になり、ノードＳＥＮは、ノードＮＶＳＡを介して電圧ＶＤＤＳＡを印加される。

トランジスタ２１及び２４をオン状態にした後、時刻ｔ２〜ｔ３の間に、制御回路２は、信号ＬＬＳを“Ｈ”レベルにしてトランジスタ２０をオン状態とする。ノードＳＥＮには電圧ＶＤＤＳＡが印加されているため、トランジスタ１８はオン状態になる。これにより、バスＬＢＵＳはノードＣＬＫＳＡに電気的に接続され、電圧ＶＳＳを印加される。すなわち、スキャンユニットＳＣＵ内のトランジスタ１８、１９、２５、及び２６により構成されるラッチ回路は、ノードＳＥＮが“Ｈ”レベルのデータを保持し、バスＬＢＵＳが“Ｌ”レベルのデータを保持する状態となる。

時刻ｔ３において、制御回路２は、信号ＳＴＢｎを“Ｌ”レベルにしてトランジスタ２３をオン状態にする。トランジスタ２０、２１、２３、２４がオン状態となるため、スキャンユニットＳＣＵによりノードＳＥＮの保持データの論理レベルが確定される。

また、電圧発生回路３は、ノードＮＷＳＡに電圧ＶＤＤＳＡよりも高い電圧ＶＮＷ１を印加する。電圧ＶＮＷ１は、後述するノードＳＥＮの電圧ＶＢＳＴよりも高い電圧である。

トランジスタ２３をオン状態にした後、時刻ｔ３〜ｔ４の間に、制御回路２は、信号ＬＰＣを“Ｌ”レベルにしてトランジスタ３０をオフ状態にする。ＬＢＵＳプリチャージ回路ＰＣＣからバスＬＢＵＳに電圧ＶＳＳが印加されなくなるため、バスＬＢＵＳは、スキャンユニットＳＣＵにより、保持データの論理レベルが確定される。すなわちノードＳＥＮが“Ｈ”レベルのデータを保持しているため、バスＬＢＵＳはノードＳＥＮの保持データの反転データである“Ｌ”レベルのデータを保持する。

時刻ｔ４において、制御回路２は、信号ＬＳＬを“Ｌ”レベルにし、信号ＨＳＬｎを“Ｈ”レベルにして、トランジスタ２１及び２４をオフ状態にする。ノードＳＥＮでは、フローティング状態となり、バスＬＢＵＳの保持データに関わらず、“Ｈ”レベルのデータ（電圧ＶＤＤＳＡ）が維持される。

トランジスタ２１及び２４をオフ状態にした後、時刻ｔ４〜ｔ５の間に、制御回路２は、信号ＳＴＢｎを“Ｈ”レベルにし、信号ＬＬＳを“Ｌ”レベルにして、トランジスタ２０及び２３をオフ状態にする。バスＬＢＵＳは、フローティング状態とされ、“Ｌ”レベルのデータが維持される。すなわち、時刻ｔ２〜ｔ５の間に、ノードＳＥＮは電圧ＶＤＤＳＡを充電され、フローティング状態とされる（以下、「セットアップ」と呼ぶ）。

時刻ｔ５において、電圧発生回路３は、ノードＣＬＫＳＡ、ノードＣＬＫＤＢ、及びノードＣＬＫＣＳに電圧ＶＤＤＳＡを印加する（以下、「クロックアップ」と呼ぶ）。この結果、容量素子２７〜２９は充電され、ノードＳＥＮの電圧は、容量カップリングの影響により電圧ＶＢＳＴに上昇する。電圧ＶＢＳＴは、クロックアップにより上昇したノードＳＥＮの電圧であり、電圧ＶＤＤＳＡよりも高い電圧である。

時刻ｔ６〜ｔ７の間、制御回路２は、第１センスを実行する。具体的には、時刻ｔ６〜ｔ７の間、制御回路２は、信号ＸＸＬを“Ｈ”レベルにしてトランジスタ１６をオン状態にする。信号ＸＸＬの“Ｈ”レベルの電圧値は、信号ＢＬＸの“Ｈ”レベルの電圧値よりも高い。この状態において、ベリファイ対象となるメモリセルトランジスタＭＴの閾値電圧が第１ベリファイレベル以上の場合、メモリセルトランジスタＭＴはオフ状態（以下、「オフセル（off-cell）」と呼ぶ）となり、対応するビット線ＢＬからソース線ＳＬに電流はほとんど流れない。よって、ノードＳＥＮ及び容量素子２７〜２９に充電された電荷はほとんど放電されず、ノードＳＥＮの電圧値はほとんど変動しない。他方で、ベリファイ対象となるメモリセルトランジスタＭＴの閾値電圧が第１ベリファイレベル未満の場合、メモリセルトランジスタＭＴはオン状態（以下、「オンセル（on-cell）」と呼ぶ）となり、対応するビット線ＢＬからソース線ＳＬに電流が流れる。信号ＸＸＬの“Ｈ”レベルの電圧値は信号ＢＬＸの“Ｈ”レベルの電圧値よりも高いため、ノードＳＥＮ及び容量素子２７〜２９に充電された電荷は放電される。すなわち、ノードＳＥＮの電圧が低下していく。

時刻ｔ８において、電圧発生回路３は、ノードＣＬＫＳＡ、ノードＣＬＫＤＢ、及びノードＣＬＫＣＳに電圧ＶＳＳを印加する（以下、「クロックダウン」と呼ぶ）。この結果、容量カップリングの影響により、ノードＳＥＮの電圧は低下する。

センストランジスタ２５の閾値電圧をＶｔ２５とすると、トランジスタ２５におけるノードＳＥＮの判定電圧は“ＶＤＤＳＡ−Ｖｔ２５”となる。具体的には、オフセルに対応するノードＳＥＮの電圧は、“ＶＤＤＳＡ−Ｖｔ２５”以上、ＶＤＤＳＡ以下となる。また、オンセルに対応するノードＳＥＮの電圧は、ＶＳＳ以上、“ＶＤＤＳＡ−Ｖｔ２５”未満となる。

時刻ｔ９において、電圧発生回路３は、ノードＮＷＳＡに電圧ＶＮＷ２を印加する。電圧ＶＮＷ２は、センストランジスタ２５の閾値電圧のばらつきを抑制するために印加される電圧で、チップ（ＮＡＮＤ型フラッシュメモリ１）毎に最適値が異なる。電圧ＶＮＷ１、電圧ＶＮＷ２、及び電圧ＶＤＤＳＡは、ＶＮＷ１＞ＶＮＷ２＞ＶＤＤＳＡの関係にある。この状態において、制御回路２は、まず信号ＳＴＢｎを“Ｌ”レベルにし、トランジスタ２３をオン状態にする。オフセルに対応するトランジスタ２５はオフ状態であるため、バスＬＢＵＳは“Ｌ”レベルを維持する。オンセルに対応するトランジスタ２５はオン状態のため、バスＬＢＵＳには電圧ＶＤＤＳＡ（“Ｈ”レベル）が印加される。

時刻ｔ９〜ｔ１０の間、制御回路２は、信号ＬＬＳを“Ｈ”レベルにしてトランジスタ２０をオン状態にしても良い。例えば、フローティング状態のバスＬＢＵＳの電圧（ＶＳＳ）が、隣接する配線の影響（容量カップリング）により上昇し、“Ｌ”レベル（電圧ＶＳＳ）を維持できていない可能性がある。このような場合、トランジスタ２０をオンさせることにより、バスＬＢＵＳの保持データの“Ｌ”レベルを再度確定させる。なお、制御回路２は、信号ＬＬＳを“Ｈ”にしなくても良い。

時刻ｔ１０において、制御回路２は、信号ＨＳＬｎを“Ｌ”レベルにしてトランジスタ２４をオン状態にする。バスＬＢＵＳの保持データが“Ｌ”レベルの場合、すなわちオフセルの場合、トランジスタ２６がオン状態となるため、ノードＳＥＮ（図１３の（１））は、電圧ＶＤＤＳＡが印加され、“Ｈ”レベルとされる。すなわち、オフセルに対応するノードＳＥＮ（１）では、保持データの論理レベルが“Ｈ”レベルに確定される。

時刻ｔ１１において、制御回路２は、信号ＬＳＬを“Ｈ”レベルにしてトランジスタ２１をオン状態にする。バスＬＢＵＳの保持データが“Ｈ”レベルの場合、すなわちオンセルの場合、トランジスタ１９がオン状態となるため、ノードＳＥＮ（図１３の（２））は、電圧ＶＳＳが印加され、“Ｌ”レベルとされる。よって、オンセルに対応するノードＳＥＮ（２）では、保持データの論理レベルが“Ｌ”レベルに確定される。

時刻ｔ１２において、制御回路２は、信号ＬＬＳを“Ｈ”レベルにしてトランジスタ２０をオン状態とする。これにより、トランジスタ２０、２１、２３、２４がオン状態となるため、スキャンユニットＳＣＵによりノードＳＥＮの保持データの論理レベルが確定される。すなわち、時刻ｔ９〜ｔ１３の間に、ノードＳＥＮのデジタイズが実行される。

時刻ｔ１３において、デジタイズが完了すると、電圧発生回路３はノードＮＷＳＡに電圧ＶＤＤＳＡを印加する。また、制御回路２は、第１ベリファイの結果に応じてラッチ回路ＴＤＬを更新するため、ラッチ回路ＴＤＬにおいて、信号ＴＬＬを“Ｈ”レベルにしてトランジスタ８６をオフ状態にする。

時刻ｔ１４において、制御回路２は、信号ＴＴＬを“Ｈ”状態にしてトランジスタ８０をオン状態にする。“Ｈ”レベルのデータを保持するノードＳＥＮ（１）に対応するセンスアンプユニットＳＡＵでは、バスＬＢＵＳが“Ｌ”レベルのデータを保持するため、ラッチ回路ＴＤＬのノードＬＡＴ＿Ｔも“Ｌ”レベルのデータを保持する。他方で、“Ｌ”レベルのデータを保持するノードＳＥＮ（２）に対するセンスアンプユニットＳＡＵでは、バスＬＢＵＳが“Ｈ”レベルのデータを保持するため、ラッチ回路ＴＤＬのノードＬＡＴ＿Ｔも“Ｈ”レベルのデータを保持する。

時刻ｔ１５において、制御回路２は、信号ＴＴＬを“Ｌ”レベルにしてトランジスタ８０をオフ状態にし、信号ＴＬＬを“Ｈ”レベルにしてトランジスタ８６をオン状態にする。これによりラッチ回路ＴＤＬの論理データが確定し、第１ベリファイが終了する。

次に、第２ベリファイについて説明する。第１ベリファイと異なる点は、第２ベリファイでは、第１ベリファイ終了時にノードＳＥＮの論理レベルが確定しているため、ノードＳＥＮのセットアップは省略される。また、本例では、第２ベリファイの結果に応じてラッチ回路ＳＤＬが更新される。以下の説明では、第１ベリファイと異なる点についてのみ説明する。

図１４に示すように、時刻ｔ１６において、電圧発生回路３は、ノードＮＷＳＡに電圧ＶＤＤＳＡよりも高い電圧ＶＮＷ１を印加する。

時刻ｔ１７〜ｔ２６における動作は、時刻ｔ４〜１３における動作とほぼ同じである。時刻ｔ１９〜ｔ２０の間に、第２センスが実行され、時刻ｔ２２〜ｔ２６の間に、デジタイズが実行される。第１ベリファイと異なり、第２ベリファイではノードＳＥＮのセットアップが実行されない。このため、第１ベリファイでオンセルとなったメモリセルトランジスタＭＴに対応するノードＳＥＮ（２）では、保持データが“Ｌ”レベルの状態（ノードＳＥＮの電圧値がＶＳＳの状態）で第２センスが実行される。第２ベリファイの結果、第１及び第２ベリファイでオフセルとなったメモリセルトランジスタＭＴに対応するノードＳＥＮ（１−１）は、“Ｈ”レベルのデータを保持する。第１ベリファイでオフセルとなり、第２ベリファイでオンセルとなったメモリセルトランジスタＭＴに対応するノードＳＥＮ（１−２）は、第１ベリファイでオンセルとなったメモリセルトランジスタＭＴに対応するノードＳＥＮ（２）と同じく、“Ｌ”レベルのデータを保持する。

時刻ｔ２６において、電圧発生回路３はノードＮＷＳＡに電圧ＶＤＤＳＡを印加する。また、制御回路２は、第２ベリファイの結果に応じてラッチ回路ＳＤＬを更新するため、ラッチ回路ＳＤＬにおいて、信号ＳＬＬを“Ｈ”レベルにしてトランジスタ４６をオフ状態にする。

時刻ｔ２７において、制御回路２は、信号ＳＴＬを“Ｈ”状態にしてトランジスタ４０をオン状態にする。“Ｈ”レベルのデータを保持するノードＳＥＮ（１−１）に対応するセンスアンプユニットＳＡＵでは、バスＬＢＵＳが“Ｌ”レベルのデータを保持するため、ラッチ回路ＳＤＬのノードＬＡＴ＿Ｓも“Ｌ”レベルのデータを保持する。“Ｌ”レベルのデータを保持するノードＳＥＮ（１−２）及び（２）に対するセンスアンプユニットＳＡＵでは、バスＬＢＵＳが“Ｈ”レベルのデータを保持するため、ラッチ回路ＳＤＬのノードＬＡＴ＿Ｓも“Ｈ”レベルのデータを保持する。

時刻ｔ２８において、制御回路２は、信号ＳＴＬを“Ｌ”レベルにしてトランジスタ４０をオフ状態にし、信号ＳＬＬを“Ｈ”レベルにしてトランジスタ４６をオン状態にする。これによりラッチ回路ＳＤＬの論理データが確定し、第２ベリファイが終了する。

時刻ｔ２９〜３０の間に、リカバリ処理が行われ、ベリファイ動作は終了する。

なお、図１３及び図１４の例では、時刻ｔ１〜ｔ３０を同じ間隔で図示しているが、各時刻間の時間間隔は、それぞれ異なっていても良い。例えば、ビット線ＢＬのプリチャージを行っている時刻ｔ１〜ｔ６の間の時間が長くても良い。また、第１センスの期間（時刻ｔ６〜ｔ７の間）は、第２センスの期間（時刻ｔ１９〜ｔ２０）よりも短い。

１．３ 本実施形態に係る効果について
本実施形態に係る構成であれば、半導体記憶装置の信頼性を向上できる。以下、本効果につき、説明する。

データの読み出し（又はベリファイ）において、センスアンプユニットのノードＳＥＮに読み出されたデータ（アナログデータ）は、ラッチ回路に格納される際に“Ｈ”／“Ｌ”レベルの論理レベルが確定（デジタイズ）される。従って、データを保持するラッチ回路が複数ある場合、ラッチ回路を構成するトランジスタの閾値電圧がばらつくと、データを格納するラッチ回路により“Ｈ”／“Ｌ”レベルの判定が異なる場合がある。

また、ノードＳＥＮの電圧をセンスするセンストランジスタの閾値電圧が、製造ばらつきや動作温度の影響により、チップ(半導体記憶装置)毎にばらついた場合、センスの誤判定が生じる場合がある。

これに対し、本実施形態に係る構成では、スキャンユニットＳＣＵがスタティックラッチ回路となっている。よって、ノードＳＥＮに読み出されたデータは、スキャンユニットＳＣＵ内でデジタイズされるため、データを格納するラッチ回路による“Ｈ”／“Ｌ”レベルの判定のばらつきを抑制することができる。従って、半導体記憶装置の信頼性を向上することができる。

更に本実施形態に係る構成では、センストランジスタの基板バイアスを制御することができる。より具体的には、ゲートにノードＳＥＮが接続されたｐチャネルＭＯＳトランジスタ２５の基板バイアスを制御できる。よって、センストランジスタの閾値電圧のばらつきを抑制し、センスの誤判定を抑制することができる。従って、半導体記憶装置の信頼性を向上することができる。

更に、ｐチャネルＭＯＳトランジスタ２４の基板バイアスを制御できる。本効果につき、以下説明する。例えばトランジスタ２４は、ノードＳＥＮがｐ^＋型不純物拡散層（ソースまたはドレイン）に接続されており、ノードＮＷＳＡがｎ型ウェル（バックゲート）に接続されている。このため、ノードＳＥＮの電圧がノードＮＷＳＡよりも高くなると、ノードＳＥＮからノードＮＷＳＡに順バイアスが生じ、電流が流れてしまう。これに対し、本実施形態に係る構成では、例えば、クロックアップによりノードＳＥＮに電圧ＶＤＤＳＡよりも高い電圧が印加された場合において、トランジスタ２４の基板バイアス（ノードＮＷＳＡ）を、ノードＳＥＮの電圧よりも高くすることができる。よって、トランジスタ２４において、ソース（またはドレイン）から基板（バックゲート側）に順バイアスが印加されるのを抑制できるため、基板に電流が流れるのを抑制することができる。すなわち、ノードＳＥＮから基板に電流が流れるのを抑制することができる。従って、半導体記憶装置の信頼性を向上することができる。

更に、例えば第１及び第２ベリファイを連続して行う場合、第１ベリファイにおけるデジタイズ終了後、“Ｈ”レベルのデータを保持するノードＳＥＮの電圧は、電圧ＶＤＤＳＡになっているため、再度、ノードＳＥＮのセットアップ（再充電）を行う必要がない。このため書き込み動作の処理時間を短縮できるため、半導体記憶装置の処理能力を向上することができる。

更に、第２ベリファイにおいては、第１ベリファイでフェイルしたビット線ＢＬには、プリチャージを行わないため、半導体記憶装置の消費電力を低減することができる。

更に、スキャンユニットＳＣＵがスタティックラッチ回路となっているため、スキャンユニットＳＣＵからバスＬＢＵＳに電源電圧を印加する（バスＬＢＵＳをドライブする）ことができる。よって、ＬＢＵＳプリチャージ回路ＰＣＣは、バスＬＢＵＳに接地電圧ＶＳＳを印加できれば良く、バスＬＢＵＳに電源電圧ＶＤＤＳＡを印加する必要がない。このため、信号ＬＰＣの“Ｈ”レベルの電圧を電源電圧ＶＤＤＳＡよりも高い電圧にする必要がなく、電圧発生回路を簡略化できる。

更に、ノードＳＥＮが、ｎチャネルＭＯＳトランジスタ１８のゲートとｐチャネルＭＯＳトランジスタ２５のゲートに接続されているため、トランジスタ１８あるいはトランジスタ２５のいずれかをセンストランジスタとして用いることができる。

更に、ノードＳＥＮに複数の容量素子２７〜２９が接続される。これにより、ノードＳＥＮの寄生容量を大きくできる。また、これらの容量素子２７〜２９にそれぞれ接続されるノードＳＥＮ、ノードＣＬＫＢＤ、及びノードＣＬＫＣＳを選択的にクロックアップしてノードＳＥＮの電圧を上昇させることができる。

更に、容量素子２７〜２９は、配線間容量あるいはプラグ間容量である。このため、容量素子を追加する必要が無く、半導体記憶装置のチップ面積の増加を抑制できる。

２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、センストランジスタの閾値電圧のばらつきを抑制するために、ノードＮＶＳＡの電圧値を制御する方法について説明する。以下、第１実施形態と異なる点についてのみ説明する。

２．１ センスアンプユニットの構成について
まず、センスアンプユニットＳＡＵの構成について、図１５を用いて説明する。以下、第１実施形態の図５と異なる点についてのみ説明する。

図１５に示すように、本実施形態におけるセンスアンプユニットＳＡＵでは、第１実施形態の図５における低耐圧ｐチャネルＭＯＳトランジスタ２４が低耐圧ｎチャネルＭＯＳトランジスタ３２に置き換わり、トランジスタ３２のゲートに信号ＨＳＬが入力されている。他の構成は、図５と同じである。

２．２ ベリファイにおけるセンスアンプユニットの各配線の電圧について
次に、ベリファイにおけるセンスアンプユニットＳＡＵ内の各配線の電圧について、図１６及び図１７を用いて説明する。以下では、第１実施形態の図１３及び図１４と異なる点についてのみ説明する。

図１６に示すように、時刻ｔ２において、制御回路２は、信号ＨＳＬを“Ｈ”レベルにしてトランジスタ３２をオン状態にする。信号ＨＳＬの“Ｈ”レベルの電圧をＶＨＳＬとすると、電圧ＶＨＳＬは、トランジスタ３２に電圧ＶＤＤＳＡを転送させる必要があるため、ＶＨＳＬ≧“ＶＤＤＳＡ＋Ｖｔ３２”（Ｖｔ３２はトランジスタ３２の閾値電圧）となる。また、電圧発生回路３は、ノードＮＷＳＡに電圧ＶＮＷ２を印加する。本実施形態では、トランジスタ３２がｎチャネルＭＯＳトランジスタであるため、ノードＮＷＳＡに、電圧ＶＮＷ１（＞ＶＢＳＴ）を印加する必要はない。

時刻ｔ４において、制御回路２は、信号ＨＳＬを“Ｌ”レベルにしてトランジスタ３２をオフ状態にする。

時刻ｔ５において、電圧発生回路３は、ノードＮＶＳＡに電圧ＶＤＤＳＡＳＥＮを印加する。電圧ＶＤＤＳＡＳＥＮは、センストランジスタ２５の閾値電圧のばらつきに応じて設定される電圧である。例えば、トランジスタ２５の閾値電圧のばらつき（変動量）をΔＶｔ２５とすると、ＶＤＤＳＡＳＥＮ＝ＶＤＤＳＡ−ΔＶｔ２５になる。

時刻ｔ１０において、制御回路２は、信号ＨＳＬを“Ｈ”レベルにしてトランジスタ３２をオン状態にする。これにより、オフセルに対応するノードＳＥＮ（１）では、保持データの論理レベルが“Ｈ”レベルに確定される。

時刻ｔ１３において、電圧発生回路３は、ノードＮＶＳＡに電圧ＶＤＤＳＡを印加する。すなわち、第１センス及びデジタイズの間、ノードＮＶＳＡには電圧ＶＤＤＳＡＳＥＮが印加される。

図１４に示すように、時刻ｔ１６において、電圧発生回路３は、ノードＮＷＳＡに電圧ＶＮＷ２を印加する。

時刻ｔ１７〜ｔ２６における動作は、時刻ｔ４〜１３とほぼ同じである。但し、第１実施形態と同様に、第１ベリファイでオンセルとなったメモリセルトランジスタＭＴに対応するノードＳＥＮ（２）は、“Ｌ”レベルの状態で第２センスが実行される。

２．３ 本実施形態に係る効果について
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

更に、本実施形態に係る構成では、センストランジスタ２５のソース電圧値を適宜制御することができる。これにより、センストランジスタ２５の閾値電圧のばらつきを抑制でき、センスの誤判定を抑制することができる。従って、半導体記憶装置の信頼性を向上することができる。

また、スキャンユニットＳＣＵに含まれ且つノードＳＥＮに接続されるトランジスタ３２をｎチャネルＭＯＳトランジスタで構成している。これにより、ｐチャネルＭＯＳトランジスタで問題となるｎ型ウェルへの順方向バイアスを防ぐことができる。

３．第３実施形態
次に、第３実施形態について説明する。第１及び第２実施形態と異なる点は、ラッチ回路ＳＤＬの構成と、２つのセンスアンプユニットＳＡＵのスキャンユニットＳＣＵ及びバスＬＢＵＳがバスＤＢＵＳ以外の配線で互いに接続可能とされている点である。以下、第１及び第２実施形態と異なる点について説明する。

３．１ センスアンプとデータラッチの構成について
まず、センスアンプ５とデータラッチ６の構成について、図１８を用いて説明する。

図示するように、センスアンプ５は、複数の接続回路ＬＣＣを含む。接続回路ＬＣＣは、バスＤＢＵＳ以外のノードを用いて、２つのセンスアンプユニットＳＡＵを必要に応じて接続させるための回路である。例えば、一方のセンスアンプユニットＳＡＵにおいて、データの演算処理（ノードＳＥＮのデータの反転、ＡＮＤ演算、及びＯＲ演算等を含む）を行う場合に、接続回路ＬＣＣを介して他方のセンスアンプユニットＳＡＵを用いることができる。図１８の例では、接続回路ＬＣＣは、偶数番目のセンスアンプユニット（例えばＳＡＵ０）と奇数番目のセンスアンプユニット（例えばＳＡＵ１）とを互いに接続する。なお、接続回路ＬＣＣに接続されるセンスアンプユニットＳＡＵの組み合わせは任意である。

次に、センスアンプ５の構成の詳細について、図１９を用いて説明する。図１９の例は、センスアンプユニットＳＡＵ０及びＳＡＵ１を示しているが、他のセンスアンプユニットＳＡＵの組も同じ構成である。以下の説明では、例えばセンスアンプユニットＳＡＵ０のバスＬＢＵＳと、センスアンプユニットＳＡＵ１のバスＬＢＵＳを区別する場合、センスアンプユニットＳＡＵ０のバスＬＢＵＳを「ＬＢＵＳ０」、センスアンプユニットＳＡＵ１のバスＬＢＵＳを「ＬＢＵＳ１」と表記する。他のノード及び信号についても同様である。なお、以下の説明では、主にセンスアンプユニットＳＡＵ０を用いて説明する。

センスアンプユニットＳＡＵは、第１及び第２実施形態と同様に、センス回路ＳＡ，スキャンユニットＳＣＵ、ＬＢＵＳプリチャージ回路ＰＣＣ、ＤＢＵＳスイッチ回路ＤＳＣ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、並びにＴＤＬを含む。

本実施形態におけるセンスアンプユニットＳＡＵでは、ラッチ回路ＳＤＬは、容量素子を用いてデータを保持するラッチ回路（以下、「ダイナミックラッチ回路」と呼ぶ）から構成される。ダイナミックラッチ回路の構成については後述する。このため、ラッチ回路ＳＤＬは、バスＬＢＵＳ及びノードＳＥＮを介してスキャンユニットＳＣＵに接続されている。また、ＤＢＵＳスイッチ回路ＤＳＣは、ノードＳＥＮに接続されている。

センスアンプユニットＳＡＵ０及びＳＡＵ１のスキャンユニットＳＣＵは、それぞれノードＰＸＰ０及びノードＰＸＰ１を介して接続回路ＬＣＣに接続されている。また、センスアンプユニットＳＡＵ０のバスＬＢＵＳ０及びセンスアンプユニットＳＡＵ１のバスＬＢＵＳ１が接続回路ＬＣＣに接続されている。

３．２ センスアンプユニット及び接続回路の回路構成について
次に、センスアンプユニットＳＡＵ及び接続回路ＬＣＣの回路構成について、図２０を用いて説明する。図２０の例では、説明を簡略化するため、センスアンプユニットＳＡＵ０において、第１及び第２実施形態と構成が同じであるセンス回路ＳＡ、ＤＢＵＳスイッチ回路ＤＳＣ、ＬＢＵＳプリチャージ回路ＰＣＣ、並びにラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬをブロックで示し、回路図を省略している。また、センスアンプユニットＳＡＵ１においては、スキャンユニットＳＣＵのみを示し、他の回路は省略している。

図２０に示すように、本実施形態におけるスキャンユニットＳＣＵは、第２実施形態と同様に、ノードＳＥＮに接続されるｎチャネルＭＯＳトランジスタ３２を備えている。また、第１及び第２実施形態と異なり、ノードＳＥＮとバスＬＢＵＳとを接続するトランジスタ２２が廃されている。

ラッチ回路ＳＤＬは、低耐圧ｎチャネルＭＯＳトランジスタ９０〜９２及び容量素子９４を含む。

トランジスタ９０は、ゲートに信号ＳＤＩ（ＳＤＩ０）が入力され、電流経路の一端がバスＬＢＵＳ（ＬＢＵＳ０）に接続され、電流経路の他端がノードＩＮＶ＿Ｓに接続されている。

トランジスタ９１は、ゲートがノードＩＮＶ＿Ｓに接続され、電流経路の一端（ソース）が接地され（電圧ＶＳＳが印加される接地電圧配線に接続され）、電流経路の他端（ドレイン）がトランジスタ９２の電流経路の一端に接続される。

トランジスタ９２は、ゲートに信号ＳＤＯ（ＳＤＯ０）が入力され、電流経路の他端がノードＳＥＮ（ＳＥＮ０）に接続されている。

容量素子９４は、例えばノードＩＮＶ＿Ｓと電圧ＶＳＳが印加される接地電圧配線との間の配線間容量である。容量素子９４は、ノードＩＮＶ＿Ｓの“Ｈ”レベルあるいは“Ｌ”レベルのデータを保持する。なお、配線容量を用いずに、ノードＩＮＶ＿Ｓ及び接地電圧配線とは別に上部電極と下部電極を有する容量素子を設けて、上部電極をノードＩＮＶ＿Ｓに接続し、下部電極を接地しても良い。

ラッチ回路ＳＤＬは、バスＬＢＵＳからトランジスタ９０を介して入力されたデータを容量素子９４に保持し、トランジスタ９２を介してノードＳＥＮ（ＳＥＮ０）に出力する。

接続回路ＬＣＣは、低耐圧ｐチャネルＭＯＳトランジスタ３３〜３５を含む。

トランジスタ３３は、ゲートに信号Ｌ２Ｌｎが入力され、電流経路の一端がセンスアンプユニットＳＡＵ０のバスＬＢＵＳ０及びトランジスタ３５の電流経路の一端に接続され、電流経路の他端がセンスアンプユニットＳＡＵ１のバスＬＢＵＳ１及びトランジスタ３４の電流経路の一端に接続されている。

トランジスタ３４は、ゲートに信号ＮＲＩ０が入力され、電流経路の他端が、ノードＰＸＰ０に接続されている。ノードＰＸＰ０は、センスアンプユニットＳＡＵ０のトランジスタ２６の電流経路の一端及びトランジスタ３２の電流経路の他端に接続されている。

トランジスタ３５は、ゲートに信号ＮＲＩ１が入力され、電流経路の他端が、ノードＰＸＰ１に接続されている。ノードＰＸＰ１は、センスアンプユニットＳＡＵ１のトランジスタ２６の電流経路の一端及びトランジスタ３２の電流経路の他端に接続されている。

すなわち、接続回路ＬＣＣは、センスアンプユニットＳＡＵ０のノードＰＸＰ０とセンスアンプユニットＳＡＵ１のバスＬＢＵＳ１とを接続し、センスアンプユニットＳＡＵ０のバスＬＢＵＳ０とセンスアンプユニットＳＡＵ１のノードＰＸＰ１とを接続する（以下、このような接続を「クロスカップル接続」と呼ぶ）。

なお、接続回路ＬＣＣのトランジスタ３３〜３５は、低耐圧ｎチャネルＭＯＳトランジスタに置き換えてもよい。

３．３ ノードＳＥＮのデータを反転せる場合の各配線の電圧について
次に、接続回路ＬＣＣを用いる場合の一例として、ノードＳＥＮの保持データを反転させる場合の各配線の電圧について、図２１を用いて説明する。図２１は、センスアンプユニットＳＡＵ０及びＳＡＵ１、並びに接続回路ＬＣＣの各配線の電圧を示すタイミングチャートである。図２１の例は、接続回路ＬＣＣ及びセンスアンプユニットＳＡＵ１を用いて、センスアンプユニットＳＡＵ０のノードＳＥＮの保持データを反転させる場合を示している。

図２１の例では、センスアンプユニットＳＡＵ０とセンスアンプユニットＳＡＵ１を区別するため、センスアンプユニットＳＡＵ０におけるノードＳＥＮ、バスＬＢＵＳ、並びに信号ＳＴＢｎ、ＬＬＳ、ＨＳＬ、ＬＳＬ、及びＬＰＣをそれぞれノードＳＥＮ０、バスＬＢＵＳ０、並びに信号ＳＴＢｎ０、ＬＬＳ０、ＨＳＬ０、ＬＳＬ０、及びＬＰＣ０と表記している。また、センスアンプユニットＳＡＵ１におけるノードＳＥＮ、バスＬＢＵＳ、並びに信号ＳＴＢｎ、ＬＬＳ、ＨＳＬ、ＬＳＬ、及びＬＰＣをそれぞれノードＳＥＮ１、バスＬＢＵＳ１、並びに信号ＳＴＢｎ１、ＬＬＳ１、ＨＳＬ１、ＬＳＬ１、及びＬＰＣ１と表記している。更に、ノードＳＥＮ０が初期状態で保持しているデータをデータＤＳＥＮ０、ノードＳＥＮ１が保持しているデータをデータＤＳＥＮ１とする。

図２１に示すように、まず時刻ｔ１において、ノードＳＥＮ０は、“Ｈ”（または“Ｌ”）レベルのデータＤＳＥＮ０を保持し、バスＬＢＵＳは、データＤＳＥＮ０の反転データ／ＤＳＥＮ０を保持している。同様に、ノードＳＥＮ１は、“Ｈ”（または“Ｌ”レベル）のデータＤＳＥＮ１を保持し、バスＬＢＵＳは、データＤＳＥＮ１の反転データ／ＤＳＥＮ１を保持している。制御回路２は、信号ＳＴＢｎ１を“Ｈ”レベルにし、信号ＬＬＳ１、ＨＳＬ１、及びＬＳＬ１を“Ｌ”レベルにしてセンスアンプユニットＳＡＵ１内のトランジスタ２０、２１、２３、及び３２をオフ状態にする。これによりノードＳＥＮ１は、バスＬＢＵＳ１の状態によらず、データＤＳＥＮ１を保持する。

この状態で、制御回路２は、信号ＬＰＣ１を“Ｈ”レベルにしてセンスアンプユニットＳＡＵ１内のトランジスタ３０をオン状態にし、バスＬＢＵＳ１に電圧ＶＳＳを印加する。すなわち、制御回路２は、バスＬＢＵＳ１を“Ｌ”レベルにする。

時刻ｔ２において、制御回路２は、信号ＬＰＣ１を“Ｌ”レベルにしてセンスアンプユニットＳＡＵ１内のトランジスタ３０をオフ状態にする。

時刻ｔ３において、制御回路２は、接続回路ＬＣＣの信号Ｌ２Ｌｎを“Ｌ”レベルにしてトランジスタ３３をオン状態にする。これにより、バスＬＢＵＳ０のデータ／ＤＳＥＮ０が、バスＬＢＵＳ１に転送される。すなわち、バスＬＢＵＳ１は、データ／ＤＳＥＮ０を保持する。

時刻ｔ４において、制御回路２は、信号Ｌ２Ｌｎを“Ｈ”レベルにしてトランジスタ３３をオフ状態にする。

時刻ｔ５において、制御回路２は、信号ＳＴＢｎ０を“Ｈ”レベルにし、信号ＬＬＳ０、ＨＳＬ０、及びＬＳＬ０を“Ｌ”レベルにしてセンスアンプユニットＳＡＵ０内のトランジスタ２０、２１、２３、及び３２をオフ状態にする。これによりノードＳＥＮ０は、バスＬＢＵＳ０の状態によらず、データＤＳＥＮ０を保持する。

時刻ｔ６において、制御回路２は、信号ＬＰＣ０を“Ｈ”レベルにしてセンスアンプユニットＳＡＵ０内のトランジスタ３０をオン状態にし、バスＬＢＵＳ０に電圧ＶＳＳを印加する。すなわち、制御回路２は、バスＬＢＵＳ０を“Ｌ”レベルにする。

時刻ｔ７において、制御回路２は、信号ＬＰＣ０を“Ｌ”レベルにしてセンスアンプユニットＳＡＵ０内のトランジスタ３０をオフ状態にする。

時刻ｔ８において、制御回路２は、信号ＮＲＩ１を“Ｌ”レベルにしてトランジスタ３５をオン状態にする。これにより、バスＬＢＵＳ０にバスＬＢＵＳ１の反転データ、すなわちデータＤＳＥＮ０が転送される。より具体的には、データＤＳＥＮ０が“Ｈ”レベルの場合、バスＬＢＵＳ１の保持するデータ／ＤＳＥＮ０は“Ｌ”レベルになる。すると、センスアンプユニットＳＡＵ１内のトランジスタ２６がオン状態となり、ノードＰＸＰ１は“Ｈ”レベルとされる（電圧ＶＤＤＳＡを印加される）。よって、バスＬＢＵＳ０は、“Ｈ”レベルになる。他方で、データＤＳＥＮ０が“Ｌ”レベルの場合、バスＬＢＵＳ１の保持するデータ／ＤＳＥＮ０は“Ｈ”レベルになる。すると、センスアンプユニットＳＡＵ１内のトランジスタ２６がオフ状態となり、ノードＰＸＰ１は“Ｌ”レベルとされる。よって、バスＬＢＵＳ０は、“Ｌ”レベルになる。

時刻ｔ９において、制御回路２は、信号ＮＲＩ１を“Ｈ”レベルにしてトランジスタ３５をオン状態にする。

時刻ｔ１０において、制御回路２は、信号ＨＳＬ０及びＬＳＬ０を“Ｈ”レベルにしてセンスアンプユニットＳＡＵ０内のトランジスタ２１及び３２をオン状態にする。これによりバスＬＢＵＳ０の反転データ／ＤＳＥＮ０がノードＳＥＮ０に転送される。すなわちノードＳＥＮ０が初期状態で保持していたデータが反転される。

また、制御回路２は、信号ＳＴＢｎ１を“Ｌ”レベルにし、信号ＬＬＳ１を“Ｈ”レベルにして、センスアンプユニットＳＡＵ１内のトランジスタ２０及び２３をオン状態にする。これによりノードＳＥＮ１の保持データＤＳＥＮ１の反転データ／ＤＳＥＮ１がバスＬＢＵＳ１に転送される。

時刻ｔ１１において、制御回路２は、信号ＳＴＢｎ０を“Ｌ”レベルにし、信号ＬＬＳ０を“Ｈ”レベルにして、センスアンプユニットＳＡＵ０内のトランジスタ２０及び２３をオン状態にする。これによりノードＳＥＮ０及びバスＬＢＵＳ０の保持データが論理的に確定される。

また制御回路２は、信号ＨＳＬ１及びＬＳＬ１を“Ｈ”レベルにしてセンスアンプユニットＳＡＵ１内のトランジスタ２１及び３２をオン状態にする。これによりノードＳＥＮ１及びバスＬＢＵＳ１の保持データが論理的に確定される。よって、ノードＳＥＮ１及びバスＬＢＵＳ１は、初期状態のデータを維持する。

なお、図２１の例では、時刻ｔ１〜ｔ１１を同じ間隔で図示しているが、各時刻間の時間間隔は、それぞれ異なっていても良い。

３．４ ベリファイにおけるセンスアンプユニットの各配線の電圧について
次に、ベリファイにおけるセンスアンプユニットＳＡＵ内の各配線の電圧について、図２２及び図２３を用いて説明する。図２２及び図２３の例は、第１及び第２ベリファイを実施する際の連続するタイミングチャートを示している。図２２の時刻ｔ１〜ｔ２３の間に第１ベリファイが実行され、図１４の時刻ｔ２３〜ｔ４１の間に、第２ベリファイが実行される。図２２及び図２３の例は、ｎチャネルＭＯＳトランジスタ１８をセンストランジスタに用いる場合を示している。なお、第１及び第２実施形態と同様に、ｐチャネルＭＯＳトランジスタ２５をセンストランジスタとして用いても良い。なお、図２２及び図２３では、各参照符号において特定のセンスアンプユニットＳＡＵを示す末尾の番号は省略されている。例えば、「ＳＥＮ０」ではなく「ＳＥＮ」と表記している。以下の説明も同様である
まず、第１ベリファイについて説明する。図２２に示すように、時刻ｔ１において、図１３のｔ１と同様に、制御回路２は、信号ＢＬＣ及びＢＬＸを“Ｈ”レベルにする。これにより、ビット線ＢＬのプリチャージが開始される。ビット線ＢＬのプリチャージは、時刻ｔ１〜ｔ１０の間、行われる。

時刻ｔ２において、制御回路２は、信号ＬＰＣを“Ｈ”レベルにしてトランジスタ３０をオン状態にする。これにより、バスＬＢＵＳは、電圧ＶＳＳを印加され、“Ｌ”レベルにされる。制御回路２は、信号ＨＳＬを“Ｈ”レベルにしてトランジスタ３２をオン状態にする。このときの信号ＨＳＬの“Ｈ”レベルの電圧をＶＸ２とする。電圧ＶＸ２と電圧ＶＤＤＳＡとは、ＶＸ２≧（ＶＤＤＳＡ＋Ｖｔ３２）の関係にある。また、制御回路２は、信号ＬＳＬを“Ｈ”レベルにしてトランジスタ２１をオン状態にする。これにより、ノードＳＥＮには、電圧ＶＤＤＳＡが印加される。

時刻ｔ３において、制御回路２は、信号ＬＬＳを“Ｈ”レベルにし、トランジスタ２０をオン状態にする。

時刻ｔ４において、制御回路２は、信号ＳＴＢｎを“Ｌ”レベルにしてトランジスタ２３をオン状態にする。その後、時刻ｔ４〜ｔ５の間に、制御回路２は、信号ＬＰＣを“Ｌ”レベルにしてトランジスタ３０をオフ状態にする。これにより、ノードＳＥＮの保持データの論理レベルが確定する。

時刻ｔ５において、電圧発生回路３は、ノードＣＬＫＤＢに電圧ＶＤＤＳＡを印加する。例えばノードＳＥＮとノードＣＬＫＤＢとは接続され、同じ電圧ＶＤＤＳＡが供給される。なお、電圧ＶＤＤＳＡを印加されるノードはノードＣＬＫＤＢに限定されない、ノードＣＬＫＳＡでも良く、ノードＣＬＫＣＳでも良い。更に、電圧ＶＤＤＳＡを印加されるノードは１つで無くても良く、２つ以上選択されても良い。このとき、ノードＳＥＮの電位は、トランジスタ３２がオン状態のため、電圧ＶＤＤＳＡに維持される。

時刻ｔ６において、制御回路２は、信号ＨＳＬの“Ｈ”レベルの電圧を“Ｖｔ３２＋Ｖｔ３２＋ＶＳＥＮＰ”とする。電圧ＶＳＥＮＰは、ｎチャネルＭＯＳトランジスタ１８をセンストランジスタに用いた場合のノードＳＥＮのセットアップ電圧であり、トランジスタ１８の閾値電圧に応じて設定される。電圧ＶＳＥＮＰは、電圧ＶＤＤＳＡよりも低い電圧である。

時刻ｔ７において、電圧発生回路３は、ノードＣＬＫＤＢに電圧ＶＳＳを印加する。このとき、ノードＳＥＮは、ノードＣＬＫＢＤのクロックダウンの影響により、電圧が多少下がる。但し、トランジスタ３２がオン状態のため、信号ＨＳＬでクランプされた電圧“Ｖｔ３２＋ＶＳＥＮＰ”まで再度充電される。

時刻ｔ８において、電圧発生回路３は、ノードＮＶＨＬＢに電圧ＶＤＤＳＡを印加する。制御回路２は、信号ＳＴＢｎを“Ｈ”レベルにし、信号ＬＳＬ、ＨＳＬ、及びＬＬＳを“Ｌ”レベルにして、トランジスタ２０、２１、２３、３２をオフ状態にする。そして、制御回路２は、信号ＬＰＣを“Ｈ”レベルにしてトランジスタ３０をオン状態にする。このとき、トランジスタ３０のゲートには、信号ＬＰＣの“Ｈ”レベルの電圧として、例えば電圧ＶＨＳＬが印加される。この結果、トランジスタ３０がオン状態となり、ノードＮＶＨＬＢを介してバスＬＢＵＳには電圧ＶＤＤＳＡが印加される。

時刻ｔ９において、電圧発生回路３は、ノードＣＬＫＳＡ及びノードＣＬＫＤＢに電圧ＶＤＤＳＡを印加し、ノードＣＬＫＣＳに例えば電圧ＶＤＤＳＡよりも高い電圧ＶＣＢを印加する。電圧ＶＣＢは、ノードＳＥＮの電圧を、必要な電圧まで昇圧（ブースト）させるためにノードＣＬＫＣＳに印加される電圧である。電圧ＶＣＢは、容量素子２８の容量（プラグ間容量）等に応じて設定される。この結果、容量素子２７〜２９は充電され、ノードＳＥＮの電圧は上昇する。

時刻ｔ１０〜ｔ１１の間、制御回路２は、第１センスを実行する。具体的には、時刻ｔ１０〜ｔ１１の間、制御回路２は、信号ＸＸＬを“Ｈ”レベルにしてトランジスタ１６をオン状態にする。オフセルに対応するノードＳＥＮの電圧は、ほとんど変動せず、オンセルに対応するノードＳＥＮの電圧は、低下していく。

時刻ｔ１２において、電圧発生回路３は、ノードＣＬＫＳＡ、ノードＣＬＫＤＢ、及びノードＣＬＫＣＳに電圧ＶＳＳを印加する。この結果、容量カップリングの影響により、ノードＳＥＮの電圧は低下する。

時刻ｔ１３において、制御回路２は、信号ＬＰＣを“Ｌ”レベルにしてトランジスタ３０をオフ状態にする。

時刻ｔ１４において、制御回路２は、信号ＬＰＣを“Ｈ”レベルにしてトランジスタ３０をオン状態にして、バスＬＢＵＳに電圧ＶＤＤＳＡを再充電する。

時刻ｔ１５において、制御回路２は、信号ＬＰＣを“Ｌ”レベルにしてトランジスタ３０をオフ状態にする。なお、時刻ｔ１３〜ｔ１５における、信号ＬＰＣのオフ／オン動作は省略されても良い。すなわち、バスＬＢＵＳは、時刻ｔ１５まで充電され続けていても良い。

時刻ｔ１６において、制御回路２は、信号ＬＬＳを“Ｈ”レベルにしてトランジスタ２０をオン状態にする。センストランジスタ１８がオフ状態の場合（オンセルの場合）、バスＬＢＵＳに印加された電圧ＶＤＤＳＡは維持される。他方でセンストランジスタ１８がオン状態の場合（オフセルの場合）、バスＬＢＵＳには、電圧ＶＳＳが印加される。すなわち、オンセルに対応するバスＬＢＵＳには“Ｈ”レベルのデータが保持され、オフセルに対応するバスＬＢＵＳには“Ｌ”レベルのデータが保持される。

時刻ｔ１７において、制御回路２は、信号ＬＳＬを“Ｈ”レベルとしてトランジスタ２１をオン状態とする。バスＬＢＵＳが“Ｈ”レベルのデータを保持する場合、トランジスタ１９がオン状態となるため、ノードＳＥＮには電圧ＶＳＳが印加される。すわなち、バスＬＢＵＳが“Ｈ”レベルのデータを保持する場合、ノードＳＥＮの保持データの論理レベルは、“Ｌ”レベルに確定される（２）。

時刻ｔ１８において、制御回路２は、信号ＨＳＬを“Ｈ”レベルにして、トランジスタ３２のゲートに電圧ＶＸ２を印加する。これにより、トランジスタ３２はオン状態となる。バスＬＢＵＳが“Ｌ”レベルのデータを保持する場合、トランジスタ２６がオン状態となるため、ノードＳＥＮに電圧ＶＤＤＳＡが印加される。すなわち、バスＬＢＵＳが“Ｌ”レベルのデータを保持する場合、ノードＳＥＮの保持データの論理レベルは、“Ｈ”レベルに確定される（１）。これにより、ノードＳＥＮの保持データの論理レベルが確定する。すなわち、時刻ｔ１６〜ｔ２０の間に、ノードＳＥＮのデジタイズが実行される。

時刻ｔ２０〜ｔ２３において、図１３の時刻ｔ１３〜ｔ１６と同様に、制御回路２は、第１ベリファイの結果に応じてラッチ回路ＴＤＬを更新する。

次に、第２ベリファイについて説明する。図２３に示すように、時刻ｔ２３〜ｔ３８における動作は、時刻ｔ５〜２０における動作とほぼ同じである。時刻ｔ２８〜ｔ２９の間に、第２センスが実行され、時刻ｔ３４〜ｔ３８の間に、デジタイズが実行される。第２ベリファイでは、第１ベリファイでオンセルとなったメモリセルトランジスタＭＴに対応するノードＳＥＮ（２）は、保持データが“Ｌ”レベルの状態で第２センスが実行される。よって、第２ベリファイの結果、第１及び第２ベリファイでオフセルとなったメモリセルトランジスタＭＴに対応するノードＳＥＮ（１−１）は、“Ｈ”レベルのデータを保持する。第１ベリファイでオフセルとなり、第２ベリファイでオンセルとなったメモリセルトランジスタＭＴに対応するノードＳＥＮ（１−２）は、第１ベリファイでオンセルとなったメモリセルトランジスタＭＴに対応するノードＳＥＮ（２）と同じく、“Ｌ”レベルのデータを保持する。

時刻ｔ３８〜ｔ３９の間、制御回路２は、信号ＳＤＩを“Ｈ”レベルにしてトランジスタ９０をオン状態にする。これによりラッチ回路ＳＤＬにバスＬＢＵＳのデータ（ノードＳＥＮの反転データ）が格納される。より具体的には、バスＬＢＵＳが“Ｈ”レベルのデータを保持する場合、容量素子９４が充電され、ノードＩＮＶ＿Ｓは“Ｈ”レベルのデータを保持する。バスＬＢＵＳが“Ｌ”レベルのデータを保持する場合、容量素子９４は電荷が放電され、ノードＩＮＶ＿Ｓは“Ｌ”レベルのデータを保持する。

時刻ｔ４０〜４１の間、リカバリ処理が行われ、ベリファイ動作は終了する。

なお、図２２及び図２３の例では、時刻ｔ１〜ｔ４１を同じ間隔で図示しているが、第１及び第２実施形態と同様に、各時刻間の時間間隔は、それぞれ異なっていても良い。

３．５ 本実施形態に係る効果について
本実施形態に係る構成であれば、第１及び第２実施形態と同様の効果が得られる。

更に、本実施形態に係る構成では、ラッチ回路ＳＤＬがダイナミックラッチ回路で構成されているため、スタティックラッチ回路に比べて、ラッチ回路を構成する素子数を低減することができる。よって、半導体記憶装置のチップ面積の増加を抑制することができる。

更に、本実施形態に係る構成では、２つのセンスアンプユニットＳＡＵのバスＬＢＵＳとノードＰＸＰとをクロスカップル接続させる接続回路ＬＣＣが設けられている。これにより、一方のセンスアンプユニットＳＡＵにおけるデータ演算処理（例えばノードＳＥＮのデータ反転）を、接続回路ＬＣＣ及び他方のセンスアンプユニットＳＡＵを用いて実行させることができる。従って、センスアンプユニットＳＡＵは、必要なラッチ回路の個数を削減することができる。よって、半導体記憶装置のチップ面積の増加を抑制することができる。

４．第４実施形態
次に、第４実施形態について説明する。第４実施形態は、ＬＢＵＳプリチャージ回路ＰＣＣ及び接続回路ＬＣＣの構成が第３実施形態と異なる。以下、第３実施形態と異なる点についてのみ説明する。

４．１ センスアンプユニット及び接続回路の構成について
まず、センスアンプユニットＳＡＵ及び接続回路ＬＣＣの構成について、図２４を用いて説明する。図２４の例では、説明を簡略化するため、第１乃至第３実施形態と回路構成が同じであるセンス回路ＳＡ、ＤＢＵＳスイッチ回路ＤＳＣ、並びにラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬをブロックで示している。接続回路ＬＣＣに接続されるセンスアンプユニットＳＡＵ１は省略されている。また、スキャンユニットＳＣＵとラッチ回路ＳＤＬの回路構成は第３実施形態の図２０と同じなので、説明を省略する。

図２４に示すように、ＬＢＵＳプリチャージ回路ＰＣＣは、低耐圧ｎチャネルＭＯＳトランジスタ３０及び２０１、並びに低耐圧ｐチャネルＭＯＳトランジスタ２００を含む。

トランジスタ３０は、ゲートに信号ＬＰＣ（ＬＰＣ０）が入力され、電流経路の一端がバスＬＢＵＳに接続され、電流経路の他端がノードＮＶＨＬＢに接続される。

トランジスタ２０１は、ゲートに信号ＩＲＥＦＣ（ＩＲＥＦＣ０）が入力され、電流経路の一端（ドレイン）がノードＮＶＨＬＢに接続され、電流経路の他端（ソース）が接地されている。信号ＩＲＥＦＣは、ビット線に電圧を印加する際、ビット線ＢＬに流れる電流を制御するための信号であり、信号ＩＲＥＦＣによりクランプされた電流がトランジスタ２０１を流れる。

トランジスタ２００は、電流経路の一端（ソース）に電圧ＶＤＤＳＡが印加され、ゲート及び電流経路の他端（ドレイン）がノードＮＶＨＬＢに接続される。すなわちトランジスタ２００はダイオード接続されている。トランジスタ２００は、センス回路ＳＡ内のトランジスタ１７とカレントミラーを構成する。より具体的には、トランジスタ３０及び９０がオン状態の場合、トランジスタ２００のゲートは、ノードＮＶＨＬＢ、バスＬＢＵＳ、及びノードＩＮＶ＿Ｓを介してトランジスタ１７のゲートに接続される。従って、トランジスタ２０１を用いてトランジスタ２００に流れる電流を制御すると、トランジスタ１７を介してビット線ＢＬに流れる電流を制御できる。

なお、トランジスタ２００及び２０１は、ビット線ＢＬに流れる電流を制御する際に用いられる。例えば、ノードＮＶＨＬＢに電圧ＶＤＤＳＡあるいは電圧ＶＳＳを印加する場合には、図示せぬセレクタ回路を介してノードＮＶＨＬＢに、電圧ＶＤＤＳＡあるいは電圧ＶＳＳが印加される。

本実施形態における接続回路ＬＣＣは、低耐圧ｎチャネルＭＯＳトランジスタ２０２〜２０４を含む。

トランジスタ２０２は、ゲートに信号Ｌ２Ｌが入力され、電流経路の一端がセンスアンプユニットＳＡＵ０のバスＬＢＵＳ０及びトランジスタ２０４の電流経路の一端に接続され、電流経路の他端がセンスアンプユニットＳＡＵ１のバスＬＢＵＳ１及びトランジスタ２０３の電流経路の一端に接続されている。

トランジスタ２０３は、ゲートに信号ＮＲＩ０が入力され、電流経路の他端が、ノードＮＸＮ０に接続されている。ノードＮＸＮ０は、センスアンプユニットＳＡＵ０のトランジスタ２１の電流経路の一端及びトランジスタ１９の電流経路の他端に接続されている。

トランジスタ２０４は、ゲートに信号ＮＲＩ１が入力され、電流経路の他端が、ノードＮＸＮ１に接続されている。ノードＮＸＮ１は、センスアンプユニットＳＡＵ１のトランジスタ２１の電流経路の一端及びトランジスタ１９の電流経路の他端に接続されている。

すなわち、本実施形態における接続回路ＬＣＣは、センスアンプユニットＳＡＵ０のノードＮＸＮ０とセンスアンプユニットＳＡＵ１のバスＬＢＵＳ１とを接続し、センスアンプユニットＳＡＵ０のバスＬＢＵＳ０とセンスアンプユニットＳＡＵ１のノードＮＸＮ１とをクロスカップル接続する。

４．２ 本実施形態に係る効果について
本実施形態に係る構成であれば、第３実施形態と同様の効果が得られる。

更に、本実施形態に係る構成では、センスアンプ５がビット線ＢＬを充電する際、ビット線ＢＬに流れる電流を制御することができる。本効果につき、具体的に説明する。

例えばベリファイ動作において、オンセルの判定に必要なセル電流（対象となるメモリセルトランジスタＭＴを流れる電流）に対し、メモリセルトランジスタＭＴの特性によっては、倍以上のセル電流が流れ、消費電力を増加させる場合がある。これに対し、本実施形態に係る構成では、ビット線ＢＬに流れる電流、すなわちセル電流を制御できる。よって、消費電力の増加を抑制することができる。

４．変形例等
上記実施形態に係る半導体記憶装置は、第１メモリセル(MT0@図2)と、第１メモリセルに接続された第１ビット線(BL0@図2)と、第１ビット線に接続された第１センスアンプ(SAU0@図4)とを備える。第１センスアンプは、第１メモリセルのデータに応じて第１ビット線に電荷が転送される第１ノード(SEN@図5)と、第１ノードに接続された第１容量素子(27@図5)と、第１ノードに接続され、第１ノードのデータを保持する第１スタティックラッチ回路(SCU@図5)とを含む。

上記実施形態を適用することにより、信頼性を向上できる半導体記憶装置を提供できる。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。

例えば、第３及び第４実施形態において、接続回路ＬＣＣに接続された一方のセンスアンプユニットＳＡＵだけ動作させる場合に、他方のセンスアンプユニットＳＡＵのラッチ回路にデータを保持しても良い。より具体的には、例えば図２０において、センスアンプユニットＳＡＵ１を使用しない場合、接続回路ＬＣＣはトランジスタ３３をオン状態にして、センスアンプユニットＳＡＵ０のバスＬＢＵＳ０とセンスアンプユニットＳＡＵ１のバスＬＢＵＳ１とを電気的に接続する。そして、センスアンプユニットＳＡＵ０において必要なデータを、例えばセンスアンプユニットＳＡＵ１のラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬのいずれかに格納することができる。これにより、１つのセンスアンプユニットＳＡＵに含まれるラッチ回路の個数を削減することができる。

更に上記実施形態において、ノードＣＬＫＤＢはバスＤＢＵＳであっても良い。

更に、上記実施形態と異なる三次元積層型ＮＡＮＤ型フラッシュメモリ、あるいは平面型ＮＡＮＤ型フラッシュメモリにも適用できる。更には、ＮＡＮＤ型フラッシュメモリに限定されず、データを保持可能な記憶素子を用いた半導体記憶装置においても適用できる。

更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

なお、本発明に関する各実施形態において、以下の通りであっても良い。例えばメモリセルトランジスタＭＴが２ビット（４値）のデータを保持可能であり、４値のいずれかを保持している際の閾値レベルを低い方からＥレベル（消去レベル）、Ａレベル、Ｂレベル、及びＣレベルとしたとき、
（１）読み出し動作では、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V、0.21V〜0.31V、0.31V〜0.4V、0.4V〜0.5V、及び0.5V〜0.55Vのいずれかの間にしても良い。

Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V、1.8V〜1.95V、1.95V〜2.1V、及び2.1V〜2.3Vのいずれかの間にしても良い。

Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V、3.2V〜3.4V、3.4V〜3.5V、3.5V〜3.6V、及び3.6V〜4.0Vのいずれかの間にしても良い。

読み出し動作の時間（tR）としては、例えば25μs〜38μs、38μs〜70μs、または70μs〜80μsの間にしても良い。

（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V及び14.0V〜14.6Vのいずれかの間としても良い。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えても良い。

プログラム動作をISPP方式(Incremental Step Pulse Program)としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としても良い。

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。

書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs、1800μs〜1900μs、または1900μs〜2000μsの間にしても良い。

（３）消去動作では、半導体基板上部に形成され、且つ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V、14.8V〜19.0V、19.0〜19.8V、または19.8V〜21Vの間であっても良い。

消去動作の時間（tErase）としては、例えば3000μs〜4000μs、4000μs〜5000μs、または4000μs〜9000μsの間にしても良い。

（４）メモリセルの構造は、半導体基板（シリコン基板）上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層Ｈｉｇｈ−ｋ膜と膜厚が3〜10nmの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。

また、メモリセル間にはエアギャップを形成することができる。

１…ＮＡＮＤ型フラッシュメモリ、２…制御回路、３…電圧発生回路、４…ロウデコーダ、５…センスアンプ、６…データラッチ、７…メモリセルアレイ、８…ＮＡＮＤストリング、１０〜２６、３０〜３５、４０〜４７、５０〜５７、６０〜６７、７０〜７７、８０〜８７、９０〜９２、２００〜２０４…トランジスタ、２７〜２９、９４…容量素子、１００…半導体基板、１０１…ｎ型ウェル、１０２…ｐ型ウェル、１１１、１１２、１１３、１１８、１２１、１２４、１３２＿ｃｓ、１３２＿ｓｅｎ、１３４＿ｃｓ、１３４＿ｓｅｎ、１３６＿ｄｂ、１３６＿ｓａ、１３６＿ｓｅｎ、１４２…配線層、１１４…半導体層、１１５、１１７、１３０、１３１…絶縁層、１１６…電荷蓄積層、１１９…ｎ^＋型拡散層、１２０、１２３、１３３＿ｃｓ、１３３＿ｓｅｎ、１３５＿ｓｅｎ、１４０、１４１…コンタクトプラグ、１２２…ｐ^＋型拡散層。

Claims (7)

1. 第１メモリセルと、
   前記第１メモリセルに接続された第１ビット線と、
   前記第１ビット線に接続された第１センスアンプユニットと、
   前記第１センスアンプユニットに電圧を印加する電圧発生回路と
   を備え、
   前記第１センスアンプユニットは、
   充電された後、読み出しの際に、充電された電荷が前記第１メモリセルのデータに応じて前記第１ビット線に転送される第１ノードと、
   前記第１ノードに接続された第１容量素子と、
   前記第１ノードに接続され、前記第１ノードのデータを保持する第１スタティックラッチ回路と、
   を含み、
   前記第１スタティックラッチ回路は、第１インバータを構成し且つ直列接続された第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタと、第２インバータを構成し且つ直列接続された第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタとを含み、
   前記第１ノードは、前記第１インバータの入力及び前記第２インバータの出力に接続され、前記第１インバータの出力は、前記第２インバータの入力に接続され、
   前記電圧発生回路は、前記第１ＰＭＯＳトランジスタのバックゲートに、ソース及びゲートの電圧よりも高い第１電圧を印加可能であり、
   前記第１ノードを充電する際、前記第１ＰＭＯＳトランジスタの前記ソース、及び前記第２ＰＭＯＳトランジスタのソースに第２電圧が印加され、
   前記読み出しの際、前記第１及び第２ＰＭＯＳトランジスタの前記ソースに前記第２電圧よりも低い第３電圧が印加される
   半導体記憶装置。
2. 前記第１センスアンプユニットは、前記第２ＰＭＯＳトランジスタと、前記第２ＮＭＯＳトランジスタとを接続する第３ＮＭＯＳトランジスタを更に含む
   請求項１に記載の半導体記憶装置。
3. 前記第１センスアンプユニットは、前記第１ノードに接続されたダイナミックラッチ回路を更に含む
   請求項１または２に記載の半導体記憶装置。
4. 前記ダイナミックラッチ回路は、
   ドレインが前記第１ノードに接続され、ソースが接地され、ゲートが前記第２インバータの前記入力に接続された第４ＮＭＯＳトランジスタと、
   一方の電極が前記第４ＮＭＯＳトランジスタの前記ゲートに接続され、他方の電極が接地された第２容量素子と
   を含む
   請求項３に記載の半導体記憶装置。
5. 第２メモリセルと、
   前記第２メモリセルに接続された第２ビット線と、
   前記第２ビット線に接続された第２センスアンプユニットと、
   前記第１センスアンプユニットと前記第２センスアンプユニットとを接続する第１回路と
   を更に備え、
   前記第２センスアンプユニットは、
   充電された後、前記読み出しの際に、充電された電荷が前記第２メモリセルのデータに応じて前記第２ビット線に転送される第２ノードと、
   前記第２ノードに接続された第３容量素子と、
   前記第２ノードに接続され、前記第２ノードのデータを保持する第２スタティックラッチ回路と
   を含み、
   前記第２スタティックラッチ回路は、
   第３インバータを構成し且つ直列接続された第３ＰＭＯＳトランジスタ及び第５ＮＭＯＳトランジスタと、
   第４インバータを構成し且つ直列接続された第４ＰＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタと
   を含み、
   前記第２ノードは、前記第３インバータの入力及び前記第４インバータの出力に接続され、前記第３インバータの出力は、前記第４インバータの入力に接続され、
   前記第１回路は、
   前記第２インバータの前記入力と、前記第４インバータの前記入力とを接続する第１トランジスタと、
   前記第２インバータの前記入力と、前記第４ＰＭＯＳトランジスタと前記第６ＮＭＯＳトランジスタとの接続ノードとを接続する第２トランジスタと
   前記第４インバータの前記入力と、前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタとの接続ノードとを接続する第３トランジスタと
   を含む
   請求項１乃至４のいずれか一項記載の半導体記憶装置。
6. 前記第１センスアンプユニットは、前記第１ノードに接続された第４容量素子を更に含み、
   前記第１及び第４容量素子の一方の電極は、前記第１ノードに接続され、
   前記第１及び第４容量素子の他方の電極は、それぞれ第３及び第４ノードに接続され、
   前記第１ノードを充電する際、前記第３及び第４ノードに接地電圧よりも高い電圧が印加される
   請求項１乃至５のいずれか一項記載の半導体記憶装置。
7. 前記第１容量素子は、前記第１ノードと前記第３ノードとによる配線間容量あるいは、前記第１ノードに接続された第１コンタクトプラグと前記第３ノードに接続された第２コンタクトプラグとによるコンタクトプラグ間の容量である
   請求項６に記載の半導体記憶装置。