TWI559320B - 半導體儲存裝置 - Google Patents

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TWI559320B
TWI559320B TW104104799A TW104104799A TWI559320B TW I559320 B TWI559320 B TW I559320B TW 104104799 A TW104104799 A TW 104104799A TW 104104799 A TW104104799 A TW 104104799A TW I559320 B TWI559320 B TW I559320B
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兒玉擇洋
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東芝股份有限公司
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Description

半導體儲存裝置
本發明之實施例係關於一半導體儲存裝置。
習用地，QPW(快速通過寫入)已作為一資料寫入系統而頻繁用於一半導體儲存裝置(諸如一NAND快閃記憶體)中。QPW係在一個程式化序列中包含複數個寫入操作及複數個驗證讀取操作且重複執行一寫入操作及一驗證讀取操作，藉此逐漸將一記憶體胞元之一臨限電壓移位至一目標臨限電壓(下文稱「目標臨限」/「目標臨限電壓」)之一系統。
在此QPW中，存在其中根據一記憶體胞元之臨限電壓改變在一寫入操作時之一位元線電壓之一情形(一類型程式化序列操作)。在此情形中，為偵測一記憶體胞元之臨限電壓，需要在每一驗證讀取操作中執行複數個讀取操作。
然而，針對每一驗證讀取操作執行複數個讀取操作導致一經延伸程式化序列。
根據本發明實施例之一種半導體儲存裝置包含一記憶體胞元陣列，該記憶體胞元陣列包括複數個記憶體胞元。複數個字線連接至該等記憶體胞元之控制閘極。一位元線可電連接至該等記憶體胞元。一感測節點傳輸儲存於由該字線及該位元線選擇之該記憶體胞元中之資 料之邏輯。一資料程式化序列中之一驗證讀取操作包含一第一讀取操作及一第二讀取操作。在自該第一讀取操作移位至該第二讀取操作之一時間週期中，維持該感測節點之一充電狀態。
根據實施例，可減小該驗證讀取操作之該時間週期。
1‧‧‧胞元陣列/記憶體胞元陣列
2a‧‧‧列解碼器/字線驅動器
2b‧‧‧行解碼器
3‧‧‧頁緩衝器
4‧‧‧NAND胞元單元/NAND字串
5a‧‧‧列位址暫存器
5b‧‧‧行位址暫存器
6‧‧‧邏輯控制電路
7‧‧‧序列控制電路/控制電路/序列控制器
8‧‧‧高電壓產生電路
9‧‧‧I/O緩衝器
10‧‧‧NAND晶片
11‧‧‧控制器
ALE‧‧‧位址鎖存啟用信號
bCE‧‧‧晶片啟用信號
BL‧‧‧位元線
BL0‧‧‧位元線
BL1‧‧‧位元線
BLC‧‧‧信號/閘極電壓/閘極信號
BLi-1‧‧‧位元線
BLK0‧‧‧胞元區塊
BLK1‧‧‧胞元區塊
BLKm-1‧‧‧胞元區塊
BLS‧‧‧信號/閘極信號
BLY‧‧‧信號/閘極信號
bRE‧‧‧讀取啟用信號
bWE‧‧‧寫入啟用信號
CELSRC‧‧‧共同源極線/胞元源極/胞元源極電源供應器
CLC‧‧‧箝位邏輯電路
CLE‧‧‧命令啟用信號
CLKSA‧‧‧信號線/信號
COM‧‧‧節點
FF‧‧‧正反器
FLG‧‧‧旗標節點
HLL‧‧‧信號/閘極信號
L1‧‧‧第一鎖存電路/鎖存電路
L2‧‧‧第二鎖存電路/鎖存電路
LBUS‧‧‧匯流排
LBUS(SEN)‧‧‧感測節點
MC0‧‧‧記憶體胞元
MC1‧‧‧記憶體胞元
MC2‧‧‧記憶體胞元
MC62‧‧‧記憶體胞元
MC63‧‧‧記憶體胞元
N1‧‧‧節點
N2‧‧‧節點
Nb1‧‧‧節點
NSD‧‧‧節點
NSDb‧‧‧節點
S1‧‧‧選擇閘極電晶體
S2‧‧‧選擇閘極電晶體
SA‧‧‧感測放大器電路/感測放大器
SC‧‧‧感測電容器
SDL‧‧‧SD鎖存電路
SEN‧‧‧感測節點
SGD‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
STR‧‧‧信號/閘極信號
STR1‧‧‧選通信號/信號
STR2‧‧‧選通信號/信號
T1‧‧‧第一時間週期
T2‧‧‧第二時間週期/放電週期
Tblc‧‧‧N型箝位電晶體/箝位電晶體/電晶體
Tbls‧‧‧N型切換電晶體/切換電晶體/電晶體
Tbly‧‧‧N型切換電晶體/切換電晶體/電晶體
Tflgn‧‧‧N型旗標電晶體/旗標電晶體
Tflgp‧‧‧P型旗標電晶體/旗標電晶體
TG‧‧‧轉移閘極
Thll‧‧‧N型預充電電晶體/預充電電晶體
Tsd‧‧‧電晶體
Tsdb‧‧‧電晶體
Tsen‧‧‧N型感測電晶體/感測電晶體
Tsen1‧‧‧第一感測電晶體
Tsen2‧‧‧第二感測電晶體
Tstr‧‧‧N型選通電晶體/選通電晶體
Tstr1‧‧‧第一選通電晶體/選通電晶體
Tstr2‧‧‧第二選通電晶體/選通電晶體
Txxl‧‧‧N型切換電晶體/切換電晶體
Vddsa‧‧‧電源供應電壓/高位準電源供應電壓/電壓
Vss‧‧‧低位準電壓
WL0‧‧‧字線
WL1‧‧‧字線
WL2‧‧‧字線
WL62‧‧‧字線
WL63‧‧‧字線
XXL‧‧‧信號/閘極信號
圖1係根據一第一實施例之一NAND快閃記憶體之一組態之一方塊圖；圖2展示胞元陣列1之一特定組態；圖3展示一感測放大器電路SA之一組態之一實例；圖4係根據第一實施例之一記憶體之一驗證讀取操作之一實例之一時序圖；圖5展示根據一第二實施例之一感測放大器電路SA之一組態之一實例；圖6展示根據一第三實施例之一感測放大器電路SA之一組態之一實例；及圖7係根據第三實施例之一記憶體之一操作之一實例之一時序圖。
現在將參考隨附圖式解釋實施例。本發明不限於該等實施例。
(第一實施例)
圖1係根據一第一實施例之一NAND快閃記憶體之一組態之一方塊圖。根據第一實施例之NAND快閃記憶體包含一NAND晶片10及控制NAND晶片10之一控制器11。可用樹脂將複數個NAND晶片10及控制器11密封於一封裝中作為一多晶片封裝(MCP)。
構成NAND晶片10之一記憶體胞元陣列1藉由以二維方式或以三維方式配置複數個浮動閘極記憶體胞元MC而構成。一列解碼器/字線 驅動器2a、一行解碼器2b、一頁緩衝器3及一高電壓產生電路8構成一資料寫入/讀取電路，該資料寫入/讀取電路相對於記憶體胞元陣列1以頁為單位執行資料寫入及資料讀取。列解碼器/字線驅動器2a驅動記憶體胞元陣列1之字線及選定閘極線。頁緩衝器3針對一頁包含一感測放大器電路及一資料保持電路，且相對於記憶體胞元陣列1以頁為單位執行資料讀取及資料寫入。
行解碼器2b對頁緩衝器3之對應於一個頁之讀取資料循序執行行選擇，且讀取資料經由一I/O緩衝器9輸出至一外部I/O端子。自I/O端子供應之寫入資料藉由行解碼器2b選擇且載入於頁緩衝器3中。對應於一頁之寫入資料載入於頁緩衝器3中。一列位址信號及一行位址信號經由I/O緩衝器9輸入且分別傳送至列解碼器2a及行解碼器2b。一列位址暫存器5a在一抹除操作中保持一抹除區塊位址且在一寫入或讀取操作中保持一頁位址。將用於在一寫入操作開始之前載入寫入資料之一頭行位址及用於一讀取操作之一頭行位址輸入至一行位址暫存器5b。行位址暫存器5b保持所輸入行位址直至在預定條件中雙態觸發一寫入啟用信號bWE或一讀取啟用信號bRE為止。
一邏輯控制電路6基於一控制信號(諸如一晶片啟用信號bCE、一命令啟用信號CLE、一位址鎖存啟用信號ALE、寫入啟用信號bWE及讀取啟用信號bRE)而控制命令輸入或位址輸入以及資料輸入及輸出。一讀取操作或一寫入操作藉由一命令執行。當接收到一命令時，一序列控制電路7執行讀取、寫入或抹除序列控制。高電壓產生電路8藉由控制電路7控制以產生各種操作所需之預定電壓。
控制器11在適於NAND晶片10之當前寫入狀態之條件中執行資料寫入控制及資料讀取控制。資料讀取控制之一部分可在NAND晶片10中執行。
圖2展示胞元陣列1之一特定組態。在此實例中，一NAND胞元單 元(一NAND字串)4由串聯連接至彼此之64個記憶體胞元MC0至MC63及連接至記憶體胞元MC0至MC63之一區塊之端之選擇閘極電晶體S1及S2構成。選擇閘極電晶體S1之一源極連接至一共同源極線CELSRC，且選擇閘極電晶體S2之一汲極連接至一位元線BL(BL0至BLi-1)。位元線BL可經由選擇閘極電晶體S2電連接至NAND胞元單元4內之記憶體胞元MC。記憶體胞元MC0至MC63之控制閘極分別連接至字線WL(WL0至WL63)，且選擇閘極電晶體S1及S2之閘極分別連接至選擇閘極線SGS及SGD。
沿著一個字線之複數個記憶體胞元之範圍係一頁，該頁係分批資料讀取或分批資料寫入之單元。在字線之一方向上配置之複數個NAND胞元單元構成一胞元區塊BLK，該胞元區塊BLK係資料分批抹除之單元。在圖2中，藉由在位元線BL之方向上配置共用位元線BL之複數個胞元區塊BLK0至BLKm-1來構成胞元陣列1。字線WL以及選擇閘極線SGS及SGD由列解碼器2a驅動。每一位元線BL連接至頁緩衝器3中之一感測放大器電路SA。
圖3展示感測放大器電路SA之一組態之一實例。記憶體胞元陣列1及NAND胞元單元4之組態與參考圖2所解釋之記憶體胞元陣列1及NAND胞元單元4之組態相同。
感測放大器電路SA針對位元線BL中之每一者而提供，且偵測儲存於由字線WL及位元線BL選擇之一記憶體胞元中之資料之邏輯。為方便起見，圖3展示一個位元線BL及一個感測放大器電路SA。胞元源極CELSRC之一電壓係一記憶體胞元MC之一源極電壓且高於用於感測放大器電路SA之一低位準電壓Vss。
感測放大器電路SA包含一N型切換電晶體Tbls、一N型箝位電晶體Tblc、一N型切換電晶體Txxl、一N型感測電晶體Tsen、一N型預充電電晶體Thll、一N型切換電晶體Tbly、一N型旗標電晶體Tflgn、一P 型旗標電晶體Tflgp、一N型選通電晶體Tstr、一SD鎖存電路SDL、一第一鎖存電路L1、一第二鎖存電路L2、一感測電容器SC、一感測節點SEN及一匯流排LBUS。
切換電晶體Tbls連接於位元線BL與箝位電晶體Tblc之間且經提供以將位元線BL電連接至感測放大器電路SA。
箝位電晶體Tblc連接於切換電晶體Tbls與一節點COM(在位元線BL與感測節點SEN之間)之間且經提供以判定將施加至位元線BL之一電壓。箝位電晶體Tblc之一閘極連接至一箝位邏輯電路CLC且藉由一信號BLC控制。如稍後解釋，信號BLC藉由鎖存於第一鎖存電路L1及第二鎖存電路L2中之資料改變。因此，箝位電晶體Tblc之導通狀態藉由鎖存於第一鎖存電路L1及第二鎖存電路L2中之資料改變。
切換電晶體Txxl連接於節點COM與感測節點SEN之間且經提供以將感測節點SEN電連接至位元線BL及一選定記憶體胞元。
感測電晶體Tsen之一閘極連接至感測節點SEN。感測電晶體Tsen之一汲極經由選通電晶體Tstr連接至匯流排LBUS且進一步經由匯流排LBUS連接至第一鎖存電路L1及第二鎖存電路L2。感測電晶體Tsen之一源極連接至一信號線CLKSA。感測電晶體Tsen根據感測節點SEN之一電壓而變為一導通狀態且根據此導通狀態在匯流排LBUS與信號線CLKSA之間通過一電流。感測節點SEN傳輸儲存於由一字線WL及一位元線BL選擇之一記憶體胞元MC中之資料之邏輯，且因此感測電晶體Tsen將儲存於選定記憶體胞元MC中之資料之邏輯傳輸至匯流排LBUS。
選通電晶體Tstr連接於匯流排LBUS與感測電晶體Tsen之間，且當一電流在匯流排LBUS與信號線CLKSA之間流動時變為一接通狀態。
感測電容器SC電容性連接於感測節點SEN與信號線CLKSA之間且經提供以將感測電容器SC與信號線CLKSA之間的一電壓傳輸至感 測節點SEN。
預充電電晶體Thll連接於感測節點SEN與一電源供應電壓Vddsa之間且經提供以對感測節點SEN進行預充電。在第一實施例中，NAND胞元單元4之一源極之側上之選擇閘極電晶體S1連接至具有高於Vss之一電壓之胞元源極CELSRC，且因此預充電電晶體Thll由一N型電晶體構成。預充電電晶體Thll由一N型電晶體構成之原因稍後解釋於一第二實施例中。
切換電晶體Tbly連接於旗標電晶體Tflgp與節點COM之間且經提供以將電源供應電壓Vddsa連接至節點COM。
旗標電晶體Tflgn及Tflgp基於鎖存於SD鎖存電路SDL中之寫入資料而將電源供應電壓Vddsa及低位準電壓Vss中之一者連接至節點COM。舉例而言，當SD鎖存電路SDL輸出邏輯高至一旗標節點FLG時，旗標電晶體Tflgn變為一接通狀態且旗標電晶體Tflgp變為一斷開狀態。因此，低位準電壓Vss連接至節點COM且經由電晶體Tblc及Tbls傳輸至位元線BL。另一方面，當SD鎖存電路SDL輸出邏輯低至旗標節點FLG時，旗標電晶體Tflgp變為一接通狀態且旗標電晶體Tflgn變為一斷開狀態。因此，高位準電源供應電壓Vddsa連接至節點COM且經由電晶體Tblc及Tbls傳輸至位元線BL。電源供應電壓Vddsa係由高電壓產生電路8產生之用於感測放大器電路SA之一供應電壓。
SD鎖存電路SDL連接於匯流排LBUS與旗標節點FLG之間。SD鎖存電路SDL包含：一正反器FF，其鎖存節點NSD及NSDb中之互補資料；及一電晶體Tsd，其連接於節點NSD與匯流排Lbus之間；以及一電晶體Tsdb，其連接於節點NSDb與匯流排LBUS之間。SD鎖存電路SDL經由匯流排LBUS根據第一鎖存電路L1及第二鎖存電路L2中之鎖存資料來鎖存資料，且在一寫入操作中將資料輸出至旗標節點FLG。SD鎖存電路SDL操作旗標電晶體Tflgn及Tflgp以判定在資料寫入時之 節點COM之電壓。在驗證讀取中，SD鎖存電路SDL將節點NSD保持處於邏輯低且將旗標節點FLG固定處於邏輯低。
第一鎖存電路L1連接至匯流排LBUS，且鎖存在一第一寫入操作之後的複數個驗證讀取操作之一第一驗證讀取操作中傳輸至感測節點SEN之邏輯。
第二鎖存電路L2連接至匯流排LBUS，且鎖存在第一寫入操作之後的驗證讀取操作之一第二驗證讀取操作中傳輸至感測節點SEN之邏輯。鎖存電路L1及L2之內部組態可與SD鎖存電路SDL之內部組態相同。
鎖存於第一鎖存電路L1及第二鎖存電路L2中之資料經由箝位邏輯電路CLC施加至箝位電晶體Tblc之一閘極。箝位邏輯電路CLC根據複數個驗證讀取操作之偵測結果(選定記憶體胞元MC之臨限電壓)在一閘極電壓(BLC)下操作箝位電晶體Tblc。因此，位元線BL之一電壓箝位於根據箝位電晶體Tblc之一導通狀態之一電壓下，且在一寫入操作中之位元線BL之一電壓可取決於一選定記憶體胞元MC之臨限電壓而改變。
圖4係根據第一實施例之一記憶體之一驗證讀取操作之一實例之一時序圖。根據第一實施例之記憶體藉由一QPW系統將資料(一個頁之資料)寫入於連接至一選定字線WL之複數個記憶體胞元MC(選定記憶體胞元MC)中。如上文所解釋，一QPW程式化序列包含複數個寫入操作及複數個驗證讀取操作，且藉由重複寫入操作及驗證讀取操作來執行。在一起始寫入操作中，假定一位元線BL之電壓係低位準電壓Vss且一字線WL之電壓係一程式電壓(>Vss)，且一選定記憶體胞元之一臨限電壓藉由位元線BL與字線WL之間的一電壓差而逐漸移位至一目標臨限電壓。
當選定記憶體胞元MC之臨限電壓變得較接近於目標臨限電壓 時，在一寫入操作時之位元線BL之電壓藉由上文所闡述之信號BLC之一電壓而改變且位元線BL之電壓自Vss增加。因此，位元線BL與字線WL之間的電壓差變得適中且歸因於一寫入操作之選定記憶體胞元MC之臨限電壓之移位變小。
當臨限電壓移位至目標臨限電壓時，完成寫入。關於其中已完成寫入之一選定記憶體胞元MC，在下一寫入操作中將位元線BL之電壓設定至等於字線WL之電壓，以使得電壓差不施加至此記憶體胞元MC。因此，在後續寫入操作中，其中已完成寫入之選定記憶體胞元MC之臨限電壓不移位。另一方面，關於其中未完成寫入之一選定記憶體胞元MC，電壓差亦在下一寫入操作中施加至此記憶體胞元MC且在其上執行一寫入操作。當在所有選定記憶體胞元MC中完成寫入時，對應頁之寫入完成。
如上文所解釋，在QPW中，當選定記憶體胞元MC之臨限電壓變得較接近於目標臨限電壓時，位元線BL與字線WL之間的電壓差變得適中，且選定記憶體胞元MC之臨限電壓進一步稍許移位。此外，其中在一程式化序列之中間完成寫入之選定記憶體胞元MC之臨限電壓此後不移位。因此，在一個頁之寫入完成之後，所有選定記憶體胞元之臨限值之一分佈可集中於一窄範圍中。亦即，藉助QPW，選定記憶體胞元MC之臨限電壓之變化可減小。此時，需要判定選定記憶體胞元MC之臨限電壓已達到目標臨限電壓之一讀取操作及判定選定記憶體胞元MC之臨限電壓變得較接近於目標臨限電壓之一讀取操作。亦即，在一寫入操作之後對每一目標臨限電壓之一驗證操作需要至少兩個讀取操作(一類型程式化序列操作)。
圖4展示包含兩個讀取操作Read1及Read2之一驗證讀取操作之一實例。垂直軸表示每一信號之電壓且水平軸表示時間。電晶體之閘極信號(BLS、BLC、BLY、XXL、HLL及STR)由序列控制器7、頁緩衝 器3或感測放大器電路SA控制。
(預充電)
在執行一程式化序列操作中之一特定寫入操作之後，每一感測放大器電路SA執行兩個讀取操作Read1及Read2作為一驗證讀取操作。此時，在t0處，信號BLS、BLY及BLC上升，且電晶體Tbls、Tbly及Tblc變為一接通狀態。
信號BLS上升至高於信號BLY及BLC之電壓之一電壓，且切換電晶體Tbls在一低電阻下將位元線BL連接至箝位電晶體Tblc。
信號BLY上升至高於信號BLC之電壓之一電壓，且切換電晶體Tbly判定節點COM之電壓。假定切換電晶體Tbly之臨限電壓係Vtbly，則節點COM之電壓係藉由自信號BLY之一電壓(電晶體Tbly之一閘極電壓)減去Vtbly而獲得之一電壓(Vbly-Vtbly)。
信號BLC具有低於信號BLS及BLY之電壓之一電壓，且箝位電晶體Tblc藉由信號BLC而變為一接通狀態。位元線BL之電壓取決於箝位電晶體Tblc之導通狀態而改變。亦即，箝位電晶體Tblc調整節點COM與位元線BL之間的導通狀態，藉此控制位元線BL之電壓。
在驗證讀取操作中，旗標節點FLG維持處於邏輯低，且P型旗標電晶體Tflgp變為一接通狀態且N型旗標電晶體Tflgn變為一斷開狀態。因此，來自電源供應電壓Vddsa之一電流經由節點COM流動於位元線BL及一選定記憶體胞元MC中。此時，根據選定記憶體胞元MC之一臨限電壓Vtc之一胞元電流流動。在一讀取操作中，施加一正電壓至一非選定字線WL且不施加一電壓至一選定字線WL。舉例而言，當胞元源極CELSRC之一電壓與臨限電壓Vtc之一相加之電壓低於選定字線WL之一電壓時，一胞元電流流動，且因此節點COM之電壓低於電壓(Vbly-Vtbly)。另一方面，當胞元源極CELSRC之電壓與臨限電壓Vtc之相加之電壓高於選定字線WL之電壓時，一胞元電流不流動， 且因此節點COM之電壓維持在電壓(Vbly-Vtbly)下。如上文所解釋，節點COM之電壓係根據記憶體胞元MC之臨限電壓之一電壓。
接下來，在t1處，一信號HLL之一電壓上升以導致預充電電晶體Thll處於一接通狀態中。感測節點SEN因此預充電。
(第一讀取操作Read1)
在完成預充電之後，在t2處，一信號CLKSA之電壓上升。此時，感測節點SEN處於一浮動狀態中且因此感測節點SEN之一電壓位準增加多達信號CLKSA之電壓之一增加量。此乃因感測節點SEN之電壓增加至高於胞元源極CELSRC之電壓，藉此達成自感測節點SEN至一選定記憶體胞元MC之放電。
接下來，在t3處，信號XXL上升以導致切換電晶體Txxl處於一接通狀態中。此時，舉例而言，當胞元源極CELSRC之電壓與臨限電壓Vtc之一相加之電壓低於一選定字線WL之一電壓時，選定記憶體胞元MC變為一接通狀態且一胞元電流流動。因此，感測節點SEN經由位元線BL及選定記憶體胞元MC放電。因此，感測節點SEN之電壓隨著時間過去而降低。另一方面，當胞元源極CELSRC之電壓與臨限電壓Vtc之相加之電壓高於選定字線WL之電壓時，選定記憶體胞元MC變為一斷開狀態且一胞元電流並不流動很多。因此，感測節點SEN之放電藉由節點COM之充電而實質上結束。因此，感測節點SEN之電壓隨著時間過去並不降低很多。如上文所解釋，感測節點SEN之電壓係根據記憶體胞元MC之臨限電壓之一電壓。
在一第一時間週期T1自從信號XXL上升而過去之後，在t4處，信號XXL下降。亦即，在第一讀取操作Read1中，在第一時間週期T1期間執行自感測節點SEN至位元線BL及選定記憶體胞元MC之放電，且然後切換電晶體Txxl變為一斷開狀態。感測節點SEN再次變為一浮動狀態，且因此保持感測節點SEN之充電。此時，感測節點SEN之電壓 係Vsenon10或Vsenoff10。Vsenon10係感測節點SEN之在一時間週期t4至t5中當選定記憶體胞元MC處於一接通狀態中時之一電壓。Vsenoff10係感測節點SEN之在時間週期t4至t5中當選定記憶體胞元MC處於一斷開狀態中時之一電壓。
接下來，在t5處，在保持感測節點SEN之充電同時，信號CLKSA之電壓減小至返回至原始電壓位準。因此，感測節點SEN之電壓在保持感測節點SEN之充電狀態同時降低。亦即，如圖4中所展示，感測節點SEN之電壓自Vsenon10降低至Vsenon11或自Vsenoff10降低至Vsenoff11。此時，保持感測節點SEN之充電狀態，且因此Vsenon10與Vsenoff10之間的一電壓差實質上等於Vsenon11與Vsenoff11之間的一電壓差。亦即，感測節點SEN之電壓降低多達信號CLKSA之電壓之一降低量，同時保持Vsenon10與Vsenoff10之間的電壓差。
感測節點SEN之電壓控制感測電晶體Tsen之導通狀態。因此，當感測節點SEN之電壓低於感測電晶體Tsen之一臨限電壓(Vtsen)時，感測電晶體Tsen變為一斷開狀態。當感測節點SEN之電壓高於臨限電壓Vtsen時，感測電晶體Tsen變為一接通狀態。
接下來，在一時間週期t6至t7中，一信號STR呈一脈衝形狀上升以導致選通電晶體Tstr處於一接通狀態中達一短時間。當選通電晶體Tstr變為一接通狀態時，提前預充電之匯流排LBUS連接至感測電晶體Tsen。因此，當感測電晶體Tsen係一斷開狀態時，匯流排LBUS不放電且匯流排LBUS之電壓維持處於一高位準。另一方面，當感測電晶體Tsen係一接通狀態時，匯流排LBUS放電且匯流排LBUS之電壓減小至一低位準。
此時，匯流排LBUS之電壓位準由第一鎖存電路L1鎖存。舉例而言，假定臨限電壓Vtsen在Vsenon11與Vsenoff11之間。當感測節點SEN之電壓係Vsenon11時，感測電晶體Tsen處於一斷開狀態中且因此 匯流排LBUS之電壓並不降低很多。因此，在此情形中，第一鎖存電路L1鎖存邏輯高。另一方面，當感測節點SEN之電壓係Vsenoff11時，感測電晶體Tsen處於一接通狀態中且因此匯流排LBUS之電壓降低。因此，在此情形中，第一鎖存電路L1鎖存邏輯低。如上文所解釋，第一鎖存電路L1可在第一讀取操作Read1中鎖存感測節點SEN之一電壓狀態(一邏輯狀態)。
在QPW中，隨著寫入進行，一選定記憶體胞元MC之臨限電壓增加。因此，當感測節點SEN之電壓低(舉例而言，Vsenon11)時，意指寫入並未進行很多。另一方面，當感測節點SEN之電壓高(舉例而言，Vsenoff11)時，意指寫入已進行很多或寫入已完成。
(第二讀取操作Read2)
在第一讀取操作Read1之後，根據第一實施例之記憶體連續執行第二讀取操作Read2。
在第一實施例中，信號HLL在第一讀取操作Read1與第二讀取操作Read2之間並未上升且未執行感測節點SEN之一預充電操作。亦即，在自第一讀取操作Read1移位至第二讀取操作Read2之一時間週期t7至t8中，維持感測節點SEN之充電狀態。因此，當信號CLKSA類似於在t2處之情形在t8處上升時，感測節點SEN之電壓自Vsenon11增加至Vsenon10或自Vsenoff11增加至Vsenoff10。亦即，在一時間週期t8至t9中，感測節點SEN之電壓增加至等於在第一讀取操作Read1中之時間週期t4至t5中之感測節點SEN之電壓位準之一位準。
接下來，在t9處，信號XXL上升以導致切換電晶體Txxl處於一接通狀態中。此時，舉例而言，當胞元源極電源供應器CELSRC之電壓與臨限電壓Vtc之相加之電壓低於一選定字線WL之一電壓時，一選定記憶體胞元MC處於一接通狀態中且因此一胞元電流再次流動。因此，感測節點SEN經由位元線BL及選定記憶體胞元MC再次放電。因 此，感測節點SEN之電壓隨著時間過去而在時間週期t4或t5中自感測節點SEN之電壓Vsenon10進一步降低。另一方面，當胞元源極電源供應器CELSRC與臨限電壓Vtc之相加之電壓高於選定字線WL之電壓時，選定記憶體胞元MC處於一斷開狀態中且因此一胞元電流並不流動很多。因此，感測節點SEN之放電藉由節點COM之充電而實質上結束。因此，感測節點SEN之電壓即使在時間過去時在時間週期t4或t5中仍並不自感測節點SEN之電壓Vsenoff10降低很多。如上文所解釋，感測節點SEN之電壓係根據記憶體胞元MC之臨限電壓進一步減小之一電壓。
在第二時間週期T2自從信號XXL上升而過去之後，在t10處，信號XXL下降。亦即，在第二讀取操作Read2中，在第二時間週期T2期間執行自感測節點SEN至位元線BL及選定記憶體胞元MC之放電，且然後切換電晶體Txxl變為一斷開狀態。因此，感測節點SEN再次變為一浮動狀態，且因此保持感測節點SEN之充電。此時，感測節點SEN之電壓係Vsenon20或Vsenoff20。Vsenon20係感測節點SEN之在一時間週期t10至t11中當選定記憶體胞元MC處於一接通狀態中時之一電壓。Vsenoff20係感測節點SEN之在時間週期t10至t11中當選定記憶體胞元MC處於一斷開狀態中時之一電壓。
接下來，在t11處，在保持感測節點SEN之充電同時，信號CLKSA之電壓減小至返回至原始電壓位準。因此，感測節點SEN之電壓在保持感測節點SEN之充電狀態同時降低。亦即，如圖4中所展示，感測節點SEN之電壓自Vsenon20降低至Vsenon21或自Vsenoff20降低至Vsenoff21。此時，保持感測節點SEN之充電狀態，且因此Vsenon20與Vsenoff20之間的一電壓差實質上等於Vsenon21與Vsenoff21之間的一電壓差。亦即，感測節點SEN之電壓降低多達信號CLKSA之電壓之一降低量，同時保持Vsenon20與Vsenoff20之間的電 壓差。
接下來，在一時間週期t12至t13中，信號STR呈一脈衝形狀上升以導致選通電晶體Tstr處於一接通狀態中達一短時間。當選通電晶體Tstr變為一接通狀態時，匯流排LBUS連接至感測電晶體Tsen。在第一讀取操作Read1(t7)中放電之後，匯流排LBUS在第二讀取操作Read2之前再次預充電。因此，當感測電晶體Tsen在第二讀取操作Read2中處於一斷開狀態中時，匯流排LBUS不放電且匯流排LBUS之電壓維持處於一高位準。另一方面，當感測電晶體Tsen處於一接通狀態中時，匯流排LBUS放電且匯流排LBUS之電壓減小至一低位準。
此時，匯流排LBUS之電壓位準由第二鎖存電路L2鎖存。舉例而言，假定臨限電壓Vtsen在Vsenon21與Vsenoff21之間。當感測節點SEN之電壓係Vsenon21時，感測電晶體Tsen處於一斷開狀態中且因此匯流排LBUS之電壓並不降低很多。因此，在此情形中，第二鎖存電路L2鎖存邏輯高。另一方面，當感測節點SEN之電壓係Vsenoff21時，感測電晶體Tsen處於一接通狀態中且因此匯流排LBUS之電壓降低。因此，在此情形中，第二鎖存電路L2鎖存邏輯低。如上文所解釋，第二鎖存電路L2可在第二讀取操作Read2中鎖存感測節點SEN之一電壓狀態(一邏輯狀態)。
在自第一讀取操作Read1移位至第二讀取操作Read2之一時間週期t7至t8中，維持感測節點SEN之充電狀態。因此，在第二讀取操作Read2中自感測節點SEN放電意指自在第一讀取操作Read1中已放電之感測節點SEN進一步放電。亦即，在第二讀取操作Read2中，感測節點SEN在t1處預充電且然後在其中第一時間週期T1加至第二時間週期T2之一時間週期(T1+T2)中放電。如上文所解釋，感測節點SEN在第一讀取操作Read1中之放電週期不同於在第二讀取操作Read2中之放電週期。在第一讀取操作Read1中，感測節點SEN放電達第一時間週期 T1。在第二讀取操作Read2中，感測節點SEN在時間週期(T1+T2)中放電。因此，感測節點SEN在第一讀取操作Read1中之邏輯取決於第一時間週期T1，且感測節點SEN在第二讀取操作Read2中之邏輯取決於第一及第二時間週期T1+T2。
鎖存於第一鎖存電路L1及第二鎖存電路L2中之資料(L1,L2)係(H,H)、(L,H)及(L,L)中之一者。H表示邏輯高且L表示邏輯低。
當第一鎖存電路L1及第二鎖存電路L2中之所鎖存資料(L1,L2)係(H,H)時，此指示感測電晶體Tsen在第一讀取操作Read1及第二讀取操作Read2中不變為一接通狀態且感測節點SEN之電壓低於感測電晶體Tsen之臨限電壓Vtsen。此意指一選定記憶體胞元MC之臨限電壓比一目標臨限電壓低得多且感測節點SEN在一短時間中放電。因此，在下一寫入操作中，位元線BL與字線WL之間的一電壓差相對增加，使得選定記憶體胞元MC之臨限電壓相對大程度移位。亦即，在下一寫入操作中，資料相對集中地寫入於選定記憶體胞元MC中。
當第一鎖存電路L1及第二鎖存電路L2中之所鎖存資料(L1,L2)係(L,L)時，此指示感測電晶體Tsen在第一讀取操作Read1及第二讀取操作Read2中變為一接通狀態且感測節點SEN之電壓高於感測電晶體Tsen之臨限電壓Vtsen。此意指一選定記憶體胞元MC之臨限電壓高於一目標臨限電壓且感測節點SEN針對一長時間(T1+T2)並不放電很多。因此，可判定已在選定記憶體胞元MC中完成資料寫入。在此情形中，在下一寫入操作中，位元線BL與字線WL之間的電壓差實質上係零，使得選定記憶體胞元MC之臨限電壓不移位。亦即，在下一寫入操作中，資料不寫入於選定記憶體胞元MC中。
當第一鎖存電路L1及第二鎖存電路L2中之所鎖存資料(L1,L2)係(L,H)時，感測電晶體Tsen在第一讀取操作Read1中變為一接通狀態，但在第二讀取操作Read2中不變為一接通狀態。此情形指示感測節點 SEN之電壓在第一讀取操作Read1中高於感測電晶體Tsen之臨限電壓Vtsen但在第二讀取操作Read2中低於感測電晶體Tsen之臨限電壓Vtsen。此意指一選定記憶體胞元MC之臨限電壓變得較接近於一目標臨限電壓，但並未達到目標臨限電壓。因此，此意指感測節點SEN在一短時間(諸如T1)中並不放電很多，但在一時間週期(諸如T1+T2)過去時放電。因此，在下一寫入操作中，位元線BL與字線WL之間的電壓差相對減小，使得選定記憶體胞元MC之臨限電壓移位達一相對小之量(細微地移位)。亦即，在下一寫入操作中，資料相對較不集中地寫入於選定記憶體胞元MC中。
在下一寫入操作中，位元線BL與字線WL之間的電壓差藉由調整位元線BL之電壓來控制。舉例而言，當第一鎖存電路L1及第二鎖存電路L2中之所鎖存資料(L1,L2)係(H,H)時，SD鎖存電路SDL導致旗標節點FLG係邏輯高。因此，節點COM之電壓設定至低位準電壓Vss。此時，箝位邏輯電路CLC相對增加信號BLC之電壓且減小箝位電晶體Tblc之電阻值。因此，節點COM之電壓在一低電阻下傳輸至位元線BL且位元線BL之電壓變為低位準電壓Vss。
在一寫入操作中，一選定字線WL上升至一寫入高位準電壓。因此，位元線BL與字線WL之間的電壓差變大。因此，一選定記憶體胞元MC之臨限電壓可大程度移位且變得進一步較接近於一目標臨限電壓。
舉例而言，當第一鎖存電路L1及第二鎖存電路L2中之所鎖存資料(L1,L2)係(L,H)時，SD鎖存電路SDL導致旗標節點FLG係邏輯低。因此，節點COM之電壓設定至高位準電壓(Vbly-Vtbly)。Vbly係比Vddsa高得多的一電壓。因此，節點COM之電壓變為實質上等於Vddsa之一電壓位準。同時，為減小位元線BL與字線WL之間的電壓差，箝位邏輯電路CLC相對減小信號BLC之電壓，且箝位電晶體Tblc 將位元線BL之電壓位準箝位至高於Vss。因此，位元線BL之電壓變為在低位準電壓Vss與高位準電壓(Vbly-Vtbly)之間的一中間電壓。在一寫入操作中之位元線BL與字線WL之間的電壓差變得適中。因此，一選定記憶體胞元MC之臨限電壓可達一相對小之量且細微地移位，且變得較接近於一目標臨限電壓或等於或大於目標臨限電壓。即使當選定記憶體胞元MC之臨限電壓等於或大於目標臨限電壓時，選定記憶體胞元MC之臨限電壓之一移位量仍很小且因此選定記憶體胞元MC之臨限電壓並不顯著偏離於目標臨限電壓。
舉例而言，當第一鎖存電路L1及第二鎖存電路L2中之所鎖存資料(L1,L2)係(L,L)時，SD鎖存電路SDL導致旗標節點FLG係邏輯低。因此，節點COM之電壓設定至高位準電壓(Vbly-Vtbly)。如上文所解釋，節點COM之電壓係實質上等於Vddsa之一電壓位準。同時，為導致位元線BL與字線WL之間的電壓差實質上係零，箝位邏輯電路CLC充分增加信號BLC之電壓且將位元線BL之電壓設定至節點COM之電壓(Vddsa)。因此，一選定記憶體胞元MC之一通道電壓增加，且選定記憶體胞元MC之一通道與一選定字線WL之間的一電壓差變得極小或實質上為零。因此，其中已完成寫入之選定記憶體胞元MC之臨限電壓不移位。
如上文所解釋，每一選定記憶體胞元MC中之資料寫入之程度可根據複數個選定記憶體胞元MC之寫入狀態而在下一寫入操作中改變。
為偵測選定記憶體胞元MC之寫入狀態，根據第一實施例之記憶體在每一驗證讀取操作中執行第一讀取操作Read1及第二讀取操作Read2，如上文所解釋。
通常，每一讀取操作執行感測節點SEN之預充電及放電兩者。因此，當一驗證讀取操作包含複數個讀取操作時，在每一讀取操作中， 感測放大器SA對感測節點SEN進行預充電且然後對感測節點SEN進行放電。
舉例而言，假定預充電週期表示為Tprech且兩個讀取操作之放電週期分別表示為T1及T3。在此情形中，執行兩個讀取操作所需之一預充電週期及一放電週期之總和藉由2×Tprech+T1+T3表示。
另一方面，根據第一實施例之記憶體在第一讀取操作Read1與第二讀取操作Read2之間不執行感測節點SEN之一預充電操作。亦即，在自第一讀取操作Read1移位至第二讀取操作Read2之時間週期(在圖4中t7至t8)中，維持感測節點SEN之充電狀態。因此，在t1處預充電之後，感測節點SEN等效於在其中第一時間週期T1加至第二時間週期T2之時間週期(T1+T2)中放電之一感測節點SEN。
舉例而言，假定預充電週期表示為Tprech，則執行第一讀取操作Read1及第二讀取操作Read2所需之一預充電週期及一放電週期之總和藉由Tprech+T1+T2表示。
如上文所解釋，根據第一實施例，在第一讀取操作Read1與第二讀取操作Read2之間不執行感測節點SEN之預充電操作，使得一驗證讀取操作之時間週期減小多達預充電週期Tprech。如上文所解釋，由於預充電電晶體Thll係一N型電晶體，因此預充電週期Tprech相對長。因此，當省略預充電週期Tprech時，可顯著減小驗證讀取操作之時間週期。
根據第一實施例，在第二讀取操作Read2中，感測節點SEN已在第一時間週期T1中放電且因此第二時間週期T2係一短時間便足夠了。舉例而言，上文所提及之時間週期T3係在再次執行預充電之後的一放電時間。因此，為獲得與根據第一實施例之在第二讀取操作Read2之後的感測節點SEN之充電狀態相同之一充電狀態，需要將時間週期T3設定至T1+T2。另一方面，在第一實施例中，由於感測節點 SEN已放電達第一時間週期T1，因此在第二讀取操作Read2中，第二時間週期T2可比時間週期T3短多達第一時間週期T1。在根據第一實施例之一驗證讀取操作之時間週期中，不僅可減小預充電週期，且亦可減小第二讀取操作Read2中之放電週期(T2)。因此，准許將第二時間週期T2設定至短於第一時間週期T1。
因此，根據第一實施例之記憶體可藉由QPW將一選定記憶體胞元MC之臨限電壓寫入於一窄區中，且減小驗證讀取操作之時間週期。
此外，根據第一實施例之驗證讀取操作不僅可在圖3中所展示之感測放大器電路SA之組態中執行，且亦可在其他感測放大器電路SA中執行。
儘管在第一實施例中每一驗證讀取操作包含兩個讀取操作Read1及Read2，但可包含三個或三個以上讀取操作。在此情形中，在一第一讀取操作之前執行預充電之後，一感測放大器SA在讀取操作之間不執行預充電且可維持感測節點SEN之一充電狀態。
(第二實施例)
圖5展示根據一第二實施例之一感測放大器電路SA之一組態之一實例。在第二實施例中，NAND胞元單元4之一源極之側上之選擇閘極電晶體S1連接至低位準電壓Vss且對應於此，預充電電晶體Thll由一P型電晶體構成。第二實施例之其他組態可與根據第一實施例之對應組態相同。
在其中NAND胞元單元4之源極之側上之選擇閘極電晶體S1如在第一實施例中一般連接至胞元源極CELSRC之一情形中，當圖4中所展示之信號CLKSA在時間週期t2至t5及t8至t11中上升時，胞元源極CELSRC之電壓高於Vss且因此感測節點SEN之電壓可超過電源供應電壓Vddsa。在此情形中，當預充電電晶體Thll由一P型電晶體構成時， 一基板電流自感測節點SEN流動。因此，在第一實施例中，預充電電晶體Thll由一N型電晶體構成。當預充電電晶體Thll由一P型電晶體構成時，需要一調節器(未展示)來改變電源供應電壓Vddsa。
另一方面，如在第二實施例中，當NAND胞元單元4之源極之側上之選擇閘極電晶體S1連接至低位準電壓Vss時，即使當信號CLKSA上升時，感測節點SEN之電壓仍不超過電源供應電壓Vddsa。因此，預充電電晶體Thll可由一P型電晶體構成。在此情形中，信號HLL減小電壓位準，藉此導致預充電電晶體Thll處於一接通狀態中。因此，信號HLL在第二實施例中之邏輯與在第一實施例中之邏輯相反。第二實施例之其他操作可與根據第一實施例之操作相同。因此，第二實施例可獲得與根據第一實施例之效應相同之效應。
此外，由於一P型電晶體之電流驅動能力高於一N型電晶體之電流驅動能力，因此在第二實施例中，一預充電週期(Tprech)可減小。
此外，在第二實施例中，感測電容器SC之一端及感測電晶體Tsen之一源極可連接至低位準電壓Vss而非信號CLKSA。在此情形中，低位準電壓Vss不像信號CLKSA一樣上升，且因此一記憶體之一操作與圖7中所展示之記憶體之操作相同。
(第三實施例)
圖6展示根據一第三實施例之一感測放大器電路SA之一組態之一實例。在第三實施例中，感測節點SEN與匯流排LBUS彼此共有且感測電容器SC未連接至感測節點SEN。因此，感測放大器電路SA藉由使用匯流排LBUS之佈線能力(亦即，藉由使用匯流排LBUS作為感測節點SEN)來偵測一選定記憶體胞元MC之一臨限電壓。匯流排LBUS及感測節點SEN在下文中稱作一感測節點LBUS(SEN)。切換電晶體Txxl連接於節點COM與感測節點LBUS(SEN)之間。
感測放大器電路SA包含SD鎖存電路SDL、第一鎖存電路L1、第 二鎖存電路L2、一第一感測電晶體Tsen1、一第二感測電晶體Tsen2、一第一選通電晶體Tstr1、一第二選通電晶體Tstr2及一轉移閘極TG。
SD鎖存電路SDL類似於第一實施例具有正反器FF，且節點NSD連接至旗標節點FLG。節點NSD經由轉移閘極TG連接至感測節點LBUS(SEN)。
第一鎖存電路L1及第二鎖存電路L2之內部組態與SD鎖存電路SDL之內部組態相同。第一鎖存電路L1中之一正反器FF之一端之一節點N1經由第一選通電晶體Tstr1及第一感測電晶體Tsen1連接至低位準電壓Vss。一選通信號STR1輸入至第一選通電晶體Tstr1之一閘極。第一選通電晶體Tstr1連接於第一感測電晶體Tsen1與第一鎖存電路L1之間。第一感測電晶體Tsen1之一閘極直接連接至感測節點LBUS(SEN)。第一鎖存電路L1中之正反器FF之另一端之一節點Nb1連接至箝位邏輯電路CLC。
類似地，第二鎖存電路L2中之一正反器FF之一端之一節點N2經由第二選通電晶體Tstr2及第二感測電晶體Tsen2連接至低位準電壓Vss。將一選通信號STR2輸入至第二選通電晶體Tstr2之一閘極。第二選通電晶體Tstr2連接於第二感測電晶體Tsen2與第二鎖存電路L2之間。第二感測電晶體Tsen2之一閘極直接連接至感測節點LBUS(SEN)。
第一鎖存電路L1在第一讀取操作Read1中鎖存感測節點LBUS(SEN)之邏輯。第二鎖存電路L2在第二讀取操作Read2中鎖存感測節點LBUS(SEN)之邏輯。第三實施例之其他組態可與根據第一或第二實施例之對應組態相同。在圖6中所展示之感測放大器電路SA中，預充電電晶體Thll由一P型電晶體構成，且因此根據第三實施例之一信號HLL類似於第二實施例之信號HLL操作。
圖7係根據第三實施例之一記憶體之一操作之一實例之一時序 圖。
在t0處，信號BLS、BLY及BLC類似於第一實施例之信號BLS、BLY及BLC而上升。由於預充電電晶體Thll係一P型電晶體，因此信號HLL在t0處維持邏輯高。
接下來，在t1處，信號HLL之電壓下降以導致預充電電晶體Thll處於一接通狀態中。感測節點LBUS(SEN)因此預充電。在完成預充電之後，信號HLL之電壓再次上升。
(第一讀取操作)
在完成預充電之後，在t3處，信號XXL上升以導致切換電晶體Txxl處於一接通狀態中。因此，感測節點LBUS(SEN)之電壓變為根據記憶體胞元MC之臨限電壓之一電壓。
在第一時間週期T1自從信號XXL上升而過去之後，在t4處，信號XXL下降。亦即，在第一讀取操作Read1中，在第一時間週期T1期間執行自感測節點LBUS(SEN)至一位元線BL及一選定記憶體胞元MC之放電，且然後切換電晶體Txxl變為一斷開狀態。感測節點LBUS(SEN)變為一浮動狀態，且因此保持感測節點LBUS(SEN)之充電。此時，感測節點LBUS(SEN)之電壓變為Vlbus(sen)on11或Vlbus(sen)off11。Vlbus(sen)on11係感測節點LBUS(SEN)之在一時間週期t4至t7中當選定記憶體胞元MC處於一接通狀態中時之一電壓。Vlbus(sen)off11係感測節點LBUS(SEN)之在時間週期t4至t7處當選定記憶體胞元MC處於一斷開狀態中時之一電壓。
接下來，在一時間週期t6至t7中，一信號STR1呈一脈衝形狀上升以導致選通電晶體Tstr1處於一接通狀態中達一短時間。因此，感測節點LBUS(SEN)之電壓位準由第一鎖存電路L1鎖存。如上文所解釋，第一鎖存電路L1可在第一讀取操作Read1中鎖存感測節點LBUS(SEN)之一電壓狀態(一邏輯狀態)。
(第二讀取操作)
在第一讀取操作Read1之後，連續執行第二讀取操作Read2。在第三實施例中，信號HLL在第一讀取操作Read1與第二讀取操作Read2之間並未下降且未執行感測節點SEN之一預充電操作。亦即，在自第一讀取操作Read1移位至第二讀取操作Read2之一時間週期t7至t9中，維持感測節點SEN之充電狀態。因此，在時間週期t7至t9中，感測節點LBUS(SEN)之電壓維持處於等於在第一讀取操作Read1中之一時間週期t4至t6中之感測節點LBUS(SEN)之電壓位準之一位準。
接下來，在t9處，信號XXL上升以導致切換電晶體Txxl處於一接通狀態中。因此，感測節點LBUS(SEN)之電壓變為根據記憶體胞元MC之臨限電壓之一進一步減小之電壓。
在第二時間週期T2自從信號XXL上升而過去之後，在t10處，信號XXL下降。亦即，在第二讀取操作Read2中，在第二時間週期T2期間執行自感測節點LBUS(SEN)至位元線BL及選定記憶體胞元MC之放電，且然後切換電晶體Txxl變為一斷開狀態。因此，感測節點LBUS(SEN)再次變為一浮動狀態，且因此保持感測節點LBUS(SEN)之充電。此時，感測節點LBUS(SEN)之電壓變為Vlbus(sen)on21或Vlbus(sen)off21。Vlbus(sen)on21係感測節點LBUS(SEN)之在一時間週期t10至t13中當選定記憶體胞元MC處於一接通狀態中時之一電壓。Vlbus(sen)off21係感測節點LBUS(SEN)之當選定記憶體胞元MC處於一斷開狀態中時之一電壓。
接下來，在一時間週期t12至t13中，一信號STR2呈一脈衝形狀上升以導致選通電晶體Tstr2處於一接通狀態中達一短時間。因此，感測節點LBUS(SEN)之電壓位準由第二鎖存電路L2鎖存。如上文所解釋，第二鎖存電路L2可在第二讀取操作Read2中鎖存感測節點LBUS(SEN)之一電壓狀態(一邏輯狀態)。
類似地，在根據第三實施例之一感測放大器電路SA中，在自第一讀取操作Read1移位至第二讀取操作Read2之時間週期t7至t9中，維持感測節點SEN之充電狀態。因此，在第二讀取操作Read2中自感測節點LBUS(SEN)放電意指自在第一讀取操作Read1中已放電之感測節點LBUS(SEN)進一步放電。亦即，在第二讀取操作Read2中，感測節點LBUS(SEN)在t1處預充電且然後在其中第一時間週期T1加至第二時間週期T2之一時間週期(T1+T2)中放電。如上文所解釋，感測節點LBUS(SEN)在第一讀取操作Read1中之放電週期不同於在第二讀取操作Read2中之放電週期。在第一讀取操作Read1中，感測節點LBUS(SEN)放電達第一時間週期T1。在第二讀取操作Read2中，感測節點LBUS(SEN)在時間週期(T1+T2)中放電。因此，感測節點LBUS(SEN)在第一讀取操作Read1中之邏輯取決於第一時間週期T1，且感測節點LBUS(SEN)在第二讀取操作Read2中之邏輯取決於第一及第二時間週期T1+T2。
鎖存於第一鎖存電路L1及第二鎖存電路L2中之資料(L1,L2)係(H,H)、(L,H)及(L,L)中之一者。
後續寫入操作與第一實施例中所解釋之寫入操作相同。因此，根據第三實施例之記憶體亦可根據複數個選定記憶體胞元MC之寫入狀態而在下一寫入操作中改變每一選定記憶體胞元MC中之資料寫入之程度。
根據第三實施例，在第一讀取操作Read1與第二讀取操作Read2之間不執行感測節點LBUS(SEN)之一預充電操作。在第二讀取操作Read2中，感測節點LBUS(SEN)自已放電達第一時間週期T1之一狀態進一步放電。因此，第三實施例可獲得與根據第一或第二實施例之效應相同之效應。
當NAND胞元單元4之一源極之側上之選擇閘極電晶體S1連接至 胞元源極CELSRC時，預充電電晶體Thll較佳地由一N型電晶體構成。在此情形中，第三實施例類似於第一實施例操作。亦即，第三實施例可應用於第一實施例。
在上文所闡述之實施例中，第一鎖存電路L1鎖存第一讀取操作之一偵測結果且第二鎖存電路L2鎖存第二讀取操作之一偵測結果。然而，舉例而言，存在其中在第一讀取操作之一偵測結果儲存於第一鎖存電路L1中之後，基於此偵測結果之資料(藉由計算偵測結果而獲得之資料)儲存於第二鎖存電路L2或其他鎖存電路中之一情形。在此情形中，第二讀取操作之一偵測結果可再次儲存於第一鎖存電路L1中。在此情形中，第一及第二讀取操作之偵測結果暫時儲存於相同鎖存電路L1中，且因此不需要考量一鎖存電路中之寫入之電阻之變化及諸如此類。因此，即使當第一及第二讀取操作之偵測結果儲存於相同鎖存電路中時，上文所闡述之實施例之效應仍不丟失。
雖然已闡述了某些實施例，但此等實施例僅以實例之方式呈現，且並非意欲限制本發明之範疇。實際上，本文中所闡述之新穎方法及系統可以各種其他形式體現；此外，可在不背離本發明之精神之情況下對本文中所闡述之方法及系統之形式作出各種省略、替代及改變。意欲使隨附申請專利範圍及其等效形式涵蓋如將歸屬於本發明之範疇及精神內之此等形式或修改。
1‧‧‧胞元陣列/記憶體胞元陣列
4‧‧‧NAND胞元單元/NAND字串
BL‧‧‧位元線
BLC‧‧‧信號/閘極電壓/閘極信號
BLS‧‧‧信號/閘極信號
BLY‧‧‧信號/閘極信號
CELSRC‧‧‧共同源極線/胞元源極/胞元源極電源供應器
CLC‧‧‧箝位邏輯電路
CLKSA‧‧‧信號線/信號
COM‧‧‧節點
FF‧‧‧正反器
FLG‧‧‧旗標節點
HLL‧‧‧信號/閘極信號
L1‧‧‧第一鎖存電路/鎖存電路
L2‧‧‧第二鎖存電路/鎖存電路
LBUS‧‧‧匯流排
MC0‧‧‧記憶體胞元
MC1‧‧‧記憶體胞元
MC62‧‧‧記憶體胞元
NSD‧‧‧節點
NSDb‧‧‧節點
S1‧‧‧選擇閘極電晶體
S2‧‧‧選擇閘極電晶體
SA‧‧‧感測放大器電路/感測放大器
SC‧‧‧感測電容器
SDL‧‧‧SD鎖存電路
SEN‧‧‧感測節點
STR‧‧‧信號/閘極信號
Tblc‧‧‧N型箝位電晶體/箝位電晶體/電晶體
Tbls‧‧‧N型切換電晶體/切換電晶體/電晶體
Tbly‧‧‧N型切換電晶體/切換電晶體/電晶體
Tflgn‧‧‧N型旗標電晶體/旗標電晶體
Tflgp‧‧‧P型旗標電晶體/旗標電晶體
Thll‧‧‧N型預充電電晶體/預充電電晶體
Tsd‧‧‧電晶體
Tsdb‧‧‧電晶體
Tsen‧‧‧N型感測電晶體/感測電晶體
Tstr‧‧‧N型選通電晶體/選通電晶體
Txxl‧‧‧N型切換電晶體/切換電晶體
Vddsa‧‧‧電源供應電壓/高位準電源供應電壓/電壓
Vss‧‧‧低位準電壓
WL0‧‧‧字線
WL1‧‧‧字線
WL62‧‧‧字線
WL63‧‧‧字線
XXL‧‧‧信號/閘極信號

Claims (15)

  1. 一種半導體儲存裝置，其包括：一記憶體胞元陣列，其包括複數個記憶體胞元；複數個字線，其連接至該等記憶體胞元之控制閘極；一位元線，其可電連接至該等記憶體胞元；及一感測節點，其傳輸儲存於由該等字線之一者及該位元線所選擇之該等記憶體胞元之一者中之資料之邏輯；其中一資料程式化序列中之一驗證讀取操作包括一第一讀取操作及一第二讀取操作；在自該第一讀取操作移位至該第二讀取操作之一時間週期中，維持該感測節點之一充電狀態；且該感測節點在該第一讀取操作與該第二讀取操作之間不被預充電。
  2. 如請求項1之裝置，其進一步包括經組態以鎖存傳輸至該感測節點之邏輯之一第一鎖存電路及一第二鎖存電路，其中在該第一讀取操作中，在一第一時間週期期間執行自該感測節點至該等記憶體胞元之上述一者之放電且該第一鎖存電路鎖存該感測節點之邏輯，且在該第一讀取操作之後的該第二讀取操作中，在一第二時間週期期間執行自該感測節點至該等記憶體胞元之一者之放電且該第一或第二鎖存電路鎖存該感測節點之邏輯。
  3. 如請求項2之裝置，其中該第二時間週期短於該第一時間週期。
  4. 如請求項2之裝置，其中該感測節點在該第一讀取操作中之邏輯取決於該第一時間週期，且該感測節點在該第二讀取操作中之邏輯取決於該等第一及第 二時間週期。
  5. 如請求項3之裝置，其中該感測節點在該第一讀取操作中之邏輯取決於該第一時間週期，且該感測節點在該第二讀取操作中之邏輯取決於該等第一及第二時間週期。
  6. 如請求項2之裝置，其進一步包括：一預充電電晶體，其連接於該感測節點與一電源供應器之間；及一箝位電晶體，其連接於該位元線與該感測節點之間且根據鎖存於該等第一及第二鎖存電路中之資料而變為一導通狀態。
  7. 如請求項2之裝置，其進一步包括：一感測電容器，其連接至該感測節點；及一感測電晶體，其具有連接至該感測節點之一閘極，該感測電晶體具有連接至該等第一及第二鎖存電路之一端，且根據該感測節點之邏輯而提供一電流。
  8. 如請求項1之裝置，其中在該驗證讀取操作中，連續執行該第一讀取操作及該第二讀取操作。
  9. 如請求項2之裝置，其中在該驗證讀取操作中，連續執行該第一讀取操作及該第二讀取操作。
  10. 如請求項4之裝置，其中在該驗證讀取操作中，連續執行該第一讀取操作及該第二讀取操作。
  11. 如請求項2之裝置，其進一步包括：一第一感測電晶體，其具有連接至該感測節點之一閘極；一第一選通電晶體，其連接於該第一感測電晶體與該第一鎖存電路之間； 一第二感測電晶體，其具有連接至該感測節點之一閘極；及一第二選通電晶體，其連接於該第二感測電晶體與該第二鎖存電路之間。
  12. 如請求項3之裝置，其進一步包括：一第一感測電晶體，其具有連接至該感測節點之一閘極；一第一選通電晶體，其連接於該第一感測電晶體與該第一鎖存電路之間；一第二感測電晶體，其具有連接至該感測節點之一閘極；及一第二選通電晶體，其連接於該第二感測電晶體與該第二鎖存電路之間。
  13. 如請求項4之裝置，其進一步包括：一第一感測電晶體，其具有連接至該感測節點之一閘極；一第一選通電晶體，其連接於該第一感測電晶體與該第一鎖存電路之間；一第二感測電晶體，其具有連接至該感測節點之一閘極；及一第二選通電晶體，其連接於該第二感測電晶體與該第二鎖存電路之間。
  14. 如請求項2之裝置，其中在該第一讀取操作中，該第一鎖存電路鎖存該感測節點之邏輯，且在該第一讀取操作之後的該第二讀取操作中，該第二鎖存電路鎖存該感測節點之邏輯。
  15. 如請求項2之裝置，其中在該第一讀取操作中，該第一鎖存電路鎖存該感測節點之邏輯，且該第二鎖存電路基於鎖存於該第一鎖存電路中之資料而鎖存資料，且 在該第一讀取操作之後的該第二讀取操作中，該第一鎖存電路鎖存該感測節點之邏輯。
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