JP2010123201A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】データ読み出し動作を高速化することのできる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリセルアレイ１１と、センスアンプ１２と、センスアンプ１２による読み出し動作を制御する制御信号発生回路１６と、メモリセルのデータを読み出す間に複数のメモリセルユニットに接続された共通ソース線ＣＥＬＳＲＣのセルソース電圧Ｖｃｓを検出するとともに、検出したセルソース電圧Ｖｃｓと基準電圧Ｖｒｅｆとを比較して読み出し制御信号を出力するセルソースモニター回路２１とを備える。制御信号発生回路１６は、読み出し制御信号に基づいて、第１のデータ読み出しサイクルでデータ読み出し動作を終了するか、又は第２のデータ読み出しサイクルを実行するかを制御する。
【選択図】図１

Description

本発明は、電気的書き換え可能な不揮発性メモリセルを用いて構成される不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。

フラッシュメモリ等の半導体メモリのセンスアンプは、基本的にメモリセルのデータに応じて流れるセル電流の有無又は大小を検出することにより、データを判定する。センスアンプは、通常多数のメモリセルが接続されたデータ線（ビット線）に接続されるが、そのセンス方式には大きく分けて、電圧検出型と電流検出型とがある。

電圧検出型センスアンプは、例えばメモリセルから切り離された状態のビット線を所定電圧にプリチャージした後、選択メモリセルによってビット線を放電させ、そのビット線の放電状態をビット線につながるセンスノードで検出する。データセンス時、ビット線は電流源負荷から切り離され、セルデータにより決まるビット線電圧を検出することになる。

電流検出型センスアンプは、ビット線を介してメモリセルに読み出し電流を流してデータセンスを行う。但しこの場合もセルデータによってビット線電圧が決まり、最終的にビット線につながるセンスノードでのデータ判定は、セル電流の相違に基づく電圧の相違を検出することになる。

電流検出型センスアンプは、ビット線を介してメモリセルに読み出し電流を流しながらデータセンスすることにより、高速センスが可能である。また、ビット線とセンスノードの間に配置するクランプ用トランジスタ（プリセンスアンプ）により、セルデータによるビット線電圧の振幅は小さく抑えることができ、従ってビット線間ノイズにも強い。そのため、全ビット線の同時読み出し動作が可能である。しかし、メモリセルに読み出し電流を流しながら読み出し動作をするため、メモリセルアレイに配設された共通ソース線の電圧が接地電位から上昇することがある。

共通ソース線の電圧が変化した場合、選択メモリセルを流れるセル電流が流れにくくなり、センスアンプでのデータの読み出し精度が悪化する。そのため、従来の電流検出型センスアンプにおいては、読み出し動作を２回のサイクルに分けて実行することにより、読み出し動作の精度を補償していた（特許文献１参照）。しかし、メモリセルからのデータ読み出しに際し、常に２回のサイクルでデータを読み出す場合、データ読み出しに必要な時間が増加してしまい、センス動作を高速化することができない。
特表２００６−５００７２７号公報

本発明は、データ読み出し動作を高速化することのできる不揮発性半導体記憶装置を提供することを目的とする。

本発明の一の態様に係る不揮発性半導体記憶装置は、第１データ状態とそれよりセル電流が小さい第２データ状態とを記憶するメモリセルが直列接続されたメモリセルユニットを有するメモリセルアレイと、前記メモリセルユニットに接続されたビット線を介して選択メモリセルのデータを読み出すセンスアンプと、前記センスアンプによる読み出し動作を制御する制御回路と、前記メモリセルのデータを読み出す間に複数の前記メモリセルユニットに接続された共通ソース線の電圧を検出するとともに、検出した共通ソース線の電圧と基準電圧とを比較して読み出し制御信号を出力するセルソースモニター回路とを備え、前記センスアンプは、第１の読み出しサイクルと、その第１の読み出しサイクル後に実行される第２の読み出しサイクルの少なくとも２回にわたり選択メモリセルのデータ読み出しを行うことができるように構成され、前記制御回路は、前記読み出し制御信号に基づいて、第１のデータ読み出しサイクルでデータ読み出し動作を終了するか、又は第２のデータ読み出しサイクルを実行するかを制御することを特徴とする。

本発明の別の態様に係る不揮発性半導体記憶装置は、第１データ状態とそれよりセル電流が小さい第２データ状態とを記憶するメモリセルが直列接続されたメモリセルユニットを有するメモリセルアレイと、前記メモリセルユニットに接続されたビット線を介して選択メモリセルのデータを読み出すセンスアンプと、前記センスアンプによるデータ読み出し動作を制御する制御回路と複数の前記メモリセルユニットに接続された共通ソース線の電圧を所定電位に設定する共通ソース線ドライバとを備え、前記センスアンプは、第１の読み出しサイクルと、その第１の読み出しサイクル後に実行される第２の読み出しサイクルの少なくとも２回にわたり選択メモリセルのデータ読み出しを行うことができるように構成され、前記制御回路は、メモリセルアレイ内で共通ソース線接地ドライバから所定距離離間した選択メモリセルからデータを読み出す際には第２の読み出しサイクルを実行するとともに、共通ソース線接地ドライバから所定距離よりも近い位置にある選択メモリセルからデータを読み出す際には第１の読み出しサイクルでデータ読み出しを終了することを特徴とする。

本発明によれば、データ読み出し動作を高速化することのできる不揮発性半導体記憶装置を提供することができる。

以下、添付した図面を参照して、本発明の実施の形態を説明する。

［第１の実施の形態］
（第１の実施の形態に係る不揮発性半導体記憶装置の構成）
図１は、第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。図２は、第１の実施の形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイの等価回路図である。

メモリセルアレイ１１は、図２に示すように、ＮＡＮＤセルユニットＮＵをマトリクス配列して構成されている。各ＮＡＮＤセルユニットＮＵは、複数個（図２の例では３２個）直列接続された電気的書き換え可能な不揮発性メモリセルＭ０−Ｍ３１と、その両端をそれぞれビット線ＢＬと共通ソース線ＣＥＬＳＲＣに接続するための選択ゲートトランジスタＳ１及びＳ２を有する。ここで、各メモリセルは半導体基板上に形成されたｐ型ウェル上に、ゲート絶縁膜、浮遊ゲート電極、ゲート間絶縁膜及び制御ゲート電極が積層された積層ゲート構造を有するものとする。

ＮＡＮＤセルユニットＮＵ内のメモリセルの制御ゲートは異なるワード線ＷＬ０−ＷＬ３１に接続される。選択ゲートトランジスタＳ１、Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＤ、ＳＧＳに接続される。１ワード線を共有するＮＡＮＤセルユニットＮＵの集合は、データ消去の単位となるブロックを構成する。図２に示すように、ビット線方向に複数のブロックＢＬＫが配置される。各ビット線ＢＬは、後述するセンスアンプ１２に接続される。１ワード線ＷＬに共通に接続されたメモリセルが１ページを構成する。

図１に示すように、センスアンプ１２は、メモリセルアレイ１１のビット線方向に配置され、ビット線ＢＬに接続されてページ単位のデータ読み出しを行うと共に、１ページの書き込みデータを保持するデータラッチを兼ねる。即ち、読み出し及び書き込みはページ単位で行われる。また、センスアンプ１２は、ブロックＢＬＫ内の全てのビット線ＢＬを介して複数の選択メモリセルのデータを読み出すことができる電流検出型であるものとする。センスアンプ１２には、入出力データを一時保持するデータキャッシュ及びカラム選択を行うカラム選択ゲート回路が付属する。

ロウデコーダ１３は、メモリセルアレイ１１のワード線方向に配置され、ロウアドレスに従ってワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳを選択駆動する。このロウデコーダ１３は、ワード線ドライバ及び選択ゲート線ドライバを含む。また、センスアンプ１２内のカラム選択ゲート回路を制御するカラムデコーダ１８が、センスアンプ１２に付随して設けられている。ロウデコーダ１３、カラムデコーダ１８及びセンスアンプ１２は、メモリセルアレイ１１のデータ読み出しと書き込みを行うための読み出し／書き込み回路を構成している。

外部入出力ポートＩ／Ｏと、センスアンプ１２との間では、入出力バッファ１５及びデータ線１４によりデータ転送が行われる。即ち、センスアンプ１２に読み出されたページデータは、データ線１４に出力され、入出力バッファ１５を介して入出力ポートＩ／Ｏに出力される。また入出力ポートＩ／Ｏから供給される書き込みデータは、入出力バッファ１５を介し、センスアンプ１２にロードされる。

入出力ポートＩ／Ｏから供給されるアドレスデータＡｄｄは、アドレスレジスタ１７を介してロウデコーダ１３及びカラムデコーダ１８に供給される。入出力ポートＩ／Ｏから供給されるコマンドデータＣｏｍはデコードされて制御信号発生回路１６にセットされる。

チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥの各外部制御信号は、制御信号発生回路１６に供給される。制御信号発生回路１６は、コマンドＣｏｍ及び外部制御信号に基づいて、メモリ動作全般の動作制御を行う他、内部電圧発生回路１９を制御して、データ読み出し、書き込み及び消去に必要な各種内部電圧を発生させる。

セルソースモニター回路２１は、データ読み出し動作時にメモリセルアレイ上の共通ソース線ＣＥＬＳＲＣの電圧（セルソース電圧Ｖｃｓ）と基準電圧生成回路２２で生成された基準電圧Ｖｒｅｆとをオペアンプ等で比較・増幅する。セルソースモニター回路２１は、検知されたセルソース電圧Ｖｃｓの値が基準電圧Ｖｒｅｆの値よりも大きい場合は、メモリセルアレイに対する２回目の読み出し動作を実行するための読み出し制御信号ＣＳＲを制御信号発生回路１６に出力する。一方、検知されたセルソース電圧Ｖｃｓの値が基準電圧Ｖｒｅｆの値よりも小さい場合は、セルソースモニター回路２１から制御信号発生回路１６へ２回目の読み出し動作を実行しない読み出し制御信号／ＣＳＲを出力する。この読み出し制御信号ＣＳＲ、／ＣＳＲに基づいて、制御信号発生回路１６はセンスアンプ１２及びロウデコーダ１３における読み出し動作を制御する。

（第１の実施の形態に係る不揮発性半導体記憶装置の動作）
次に、本実施の形態に係るＮＡＮＤ型フラッシュメモリのデータ読み出し動作について、添付した図面を参照して説明する。図３は、データ読み出し動作時のＮＡＮＤセルユニットＮＵに流れる電流及び印加される電圧の状態を示す図である。図４は、本実施の形態のＮＡＮＤ型フラッシュメモリのデータ読み出し動作時のタイミングチャートである。図５は、本実施の形態のＮＡＮＤ型フラッシュメモリのデータしきい値分布を示す図である。

本実施の形態のＮＡＮＤ型フラッシュメモリが二値データ記憶を行うものとすると、データのしきい値電圧分布は図５のようになる。しきい値電圧が負の状態が第１データ状態、即ち“１”データ（消去状態）であり、しきい値電圧が正の状態が第２データ状態即ち、“０”データである。

ＮＡＮＤ型フラッシュメモリでのデータ消去及び書き込みを簡単に説明すれば、次のようになる。データ消去は、通常ワード線を共有するＮＡＮＤセルユニットＮＵの集合として定義されるブロックＢＬＫ単位で行われる。選択ブロックＢＬＫの全ワード線ＷＬに０Ｖを与え、メモリセルアレイ１１が形成されたｐ型ウェルに消去電圧Ｖｅｒａ（例えば２０Ｖ）を与えることにより、全メモリセルは、浮遊ゲートの電子がチャネルに放出されて、しきい値の低い“１”データ状態になる。

データ書き込みは、１ワード線を共有するメモリセルの集合を１ページとするページ単位で行われる。書き込み時、ビット線を介してＮＡＮＤセルチャネルにはデータに応じてＶｃｃ（“１”データの場合）、Ｖｓｓ（“０”データの場合）が与えられる。この状態で選択ページのワード線ＷＬに書き込み電圧Ｖｐｇｍ（例えば２０Ｖ）、非選択ワード線ＷＬに書き込みパス電圧Ｖｐａｓｓ（データによらずメモリセルをオンさせる電圧）を与えると、“０”データが与えられたメモリセルでは、ＦＮトンネリングによりチャネルから浮遊ゲートに電子が注入される。“１”データが与えられたメモリセルでは、チャネル電位が上昇して、電子注入は起こらない。

次に、本実施の形態のＮＡＮＤ型フラッシュメモリにおけるデータ読み出し動作を、図３及び図４を参照して説明する。データ読み出し動作も上述のページ単位で行われる。

図４に示す読み出し動作の間、メモリセルアレイ１１の選択ブロックＢＬＫ内の選択ワード線ＷＬには読み出し電圧Ｖｓｓ（例えば０Ｖ）が、非選択ワード線ＷＬにはデータによらずメモリセルがオンする読み出しパス電圧Ｖｒｅａｄ（例えば４．５Ｖ）が与えられる。これらの電圧とデータしきい値分布との関係は、図５に示してある。選択ゲート線ＳＧＤ、ＳＧＳには読み出しパス電圧Ｖｓｇが与えられる。

次に、時刻ｔ０から、選択ビット線ＢＬに電流を供給して、１サイクル目のデータ読み出し動作を開始する。ここで、選択ビット線は、例えば電圧Ｖｃｃまで充電される。

時刻ｔ１において、センスアンプ１２によるセンス動作が開始される。時刻ｔ１から時刻ｔ２までの時間で、選択メモリセルＭ１のセルデータが“０”であれば、選択ワード線電圧Ｖｓｓ（＝０Ｖ）ではメモリセルＭ１が導通せずセル電流Ｉｃｅｌｌが流れないため、選択ビット線電圧が高いまま保たれる。選択メモリセルＭ１のセルデータが“１”であれば、選択ワード線電圧Ｖｓｓ（＝０Ｖ）でメモリセルＭ１が導通してセル電流Ｉｃｅｌｌが流れるとともに、ビット線電圧が低下する。このビット線電圧の差がセンスアンプにより検知されて、選択メモリセルＭ１のセルデータが“０”データであるか、または“１”データであるかが読み出される。

ここで、複数のＮＡＮＤセルユニットＮＵに接続された共通ソース線ＣＥＬＳＲＣには複数の“１”データを有する選択メモリセルを介してセル電流Ｉｃｅｌｌが流れる。このセル電流Ｉｃｅｌｌにより共通ソース線ＣＥＬＳＲＣのセルソース電圧Ｖｃｓが、メモリセルのデータ読み出し時に上昇する（浮く）ことがある。共通ソース線ＣＥＬＳＲＣのセルソース電圧Ｖｃｓが基準電圧Ｖｒｅｆよりも高い場合（Ｖｃｓ≧Ｖｒｅｆ）、選択メモリセルＭ１が“１”データであり導通しても、セル電流Ｉｃｅｌｌが流れにくく、選択ビット線ＢＬの電圧が十分低下しないおそれがある。この場合、選択ビット線ＢＬの電圧が高いまま保持され、選択メモリセルの保持するデータが“０”データか“１”データかが判定できない。

ここで、本実施の形態に係るＮＡＮＤ型フラッシュメモリでは、共通ソース線ＣＥＬＳＲＣの電圧をセルソースモニター回路２１で検出するとともに、基準電圧Ｖｒｅｆと比較する。最初の読み出しサイクル１でセルソース電圧Ｖｃｓが基準電圧Ｖｒｅｆ未満であった場合（Ｖｃｓ＜Ｖｒｅｆ）、データ読み出し動作を終了する（図４中、（４）の動作）。一方、最初の読み出しサイクル１でセルソース電圧Ｖｃｓが基準電圧Ｖｒｅｆ以上であった場合（Ｖｃｓ≧Ｖｒｅｆ）、最初の読み出しサイクル１では“０”データか“１”データかが正確にセンスされない可能性がある。そこで次の読み出しサイクル２が実行される（図４中、（５）の動作）。

図４には、セルソース電圧Ｖｃｓが基準電圧Ｖｒｅｆよりも小さい場合にビット線を介して実行されるデータ読み出し動作の波形（４）と、セルソース電圧Ｖｃｓが基準電圧Ｖｒｅｆ以上の場合に実行されるデータ読み出し動作の波形（５）とが示されている。

即ち、セルソース電圧Ｖｃｓが基準電圧Ｖｒｅｆ以上の場合（Ｖｃｓ≧Ｖｒｅｆ）、時刻ｔ２で読み出し動作を実行した後、選択ビット線ＢＬに電流を供給して、２サイクル目のデータ読み出し動作を開始する。時刻ｔ３までの間にビット線ＢＬに電流を流した後、最初の読み出しサイクル１と同様に時刻ｔ４でデータセンスする。

本実施の形態のＮＡＮＤ型フラッシュメモリにおいて、１回目の読み出しサイクルで“１”データが読み出されたセルが含まれるＮＡＮＤセルユニットＮＵについては、２回目の読み出しサイクルには選択ゲートトランジスタＳ１、Ｓ２をオフ状態にして読み出し電流を流さないように構成してもよい。共通ソース線ＣＥＬＳＲＣのセルソース電圧Ｖｃｓの接地電位Ｖｓｓからの浮き上がりが抑えられるため、誤読み出しの危険も少なくなる。この様にセンス感度を高めた２回目の読み出しサイクル２で、確実に選択メモリセルのデータが検出される。

（第１の実施の形態に係る不揮発性半導体記憶装置の効果）
本実施の形態のセンスアンプ１２は、電流検出方式であるために、ビット線容量が大きい大容量フラッシュメモリの場合に、電圧検出型センスアンプに比べて、高速のデータセンスが可能になる。

また、図４に示すように、この実施の形態では選択ページのデータ読み出しに際し、共通ソース線ＣＥＬＳＲＣのセルソース電位Ｖｃｓに基づいて、２回目の読み出しサイクルを実行するか否かを制御することができる。最初の読み出しサイクル１において共通ソース線ＣＥＬＳＲＣのセルソース電圧Ｖｃｓが基準電圧Ｖｒｅｆを下回った場合、２回目の読み出しサイクル２が実行されない、という制御が行われる。これにより、電流検出型センスアンプ方式において、常に２回の読み出しサイクルを実行する動作とした場合よりも、データ読み出し動作を高速化することができる。

本実施の形態に係るＮＡＮＤ型フラッシュメモリにおいて、基準電圧Ｖｒｅｆは、精度よく１回で読み出し動作が可能な程度のセルソース電圧Ｖｃｓを超えないように設定することが必要となる。実際のチップ評価や各制御信号のタイミング等のパラメータによって、セルソース電圧Ｖｃｓの変動には差異が生じるため、基準電圧Ｖｒｅｆの値は、ＲＯＭｆｕｓｅ等を用いて変更可能にしておくことができる。

［第２の実施の形態］
（第２の実施の形態に係る不揮発性半導体記憶装置の構成）
次に、本発明の第２の実施の形態について説明する。図６は、本実施の形態に係るＮＡＮＤ型フラッシュメモリの構成を示す図である。本実施の形態のＮＡＮＤ型フラッシュメモリにおいて、メモリセルアレイ１１、センスアンプ１２、ロウデコーダ１３等の基本構成は、上述の第１の実施の形態のＮＡＮＤ型フラッシュメモリと同様であるため、その説明を省略する。

本実施の形態に係るＮＡＮＤ型フラッシュメモリは、メモリ動作全般の動作を制御するとともに、他の機器とのデータのやり取りを制御する周辺回路２４と、電源パッドとしてのパッド２３が設けられている。本実施の形態のＮＡＮＤ型フラッシュメモリの周辺回路２４は、選択メモリセルのデータ読み出しに際し、２回目の読み出しサイクルを実行するか、１回目の読み出しサイクルでデータ読み出し動作を終了するかをメモリセルアレイ内の選択メモリセルの位置により制御することができる。

本実施の形態に係るＮＡＮＤ型フラッシュメモリは、第１の実施の形態と同様に各ＮＡＮＤセルユニットＮＵに共通に接続されるように共通ソース線ＣＥＬＳＲＣが配置されている。この共通ソース線ＣＥＬＳＲＣは、上述のようにメモリセルアレイ１１内のＮＡＮＤセルユニットＮＵのソース拡散層に共通に接続され、所定電位（例えば接地電位）が供給される。共通ソース線ＣＥＬＳＲＣは、メモリセルアレイ１１の上層の配線層において他のブロックの共通ソース線ＣＥＬＳＲＣと互いに接続されている。また、共通ソース線ＣＥＬＳＲＣは、共通ソース線ドライバ２５に接続される。共通ソース線ドライバ２５は、共通ソース線ＣＥＬＳＲＣを接地して接地電位を供給する。

（第２の実施の形態に係る不揮発性半導体記憶装置の動作）
以下、本実施の形態に係るＮＡＮＤ型フラッシュメモリの読み出し動作について説明する。

図６に示す本実施の形態のＮＡＮＤ型フラッシュメモリにおいて、読み出し動作時にビット線ＢＬ及びワード線ＷＬに印加される電圧等は、第１の実施の形態と同様である。また、上述のようにＮＡＮＤ型フラッシュメモリの周辺回路２４は、選択メモリセルのデータ読み出しに際し、２回目の読み出しサイクルを実行するか、１回目の読み出しサイクルでデータ読み出し動作を終了するかをメモリセルアレイ内の選択メモリセルの位置により制御することができる。

図６に示すメモリセルアレイ１１内において、ブロックＢｌｏｃｋ ｂが選択された場合、選択ブロックＢｌｏｃｋ ｂに接続された共通ソース線ＣＥＬＳＲＣは共通ソース線ドライバ２５から所定の距離よりも離間して配置されている。選択ブロックＢｌｏｃｋ ｂ内のメモリセルからデータを読み出す際、共通ソース線ＣＥＬＳＲＣの電圧は、共通ソース線ドライバ２５を介して接地電位にされるが、共通ソース線ＣＥＬＳＲＣの配線抵抗等により、完全には接地電位まで下がらないおそれがある。この場合、データ読み出し動作において共通ソース線の電位が上昇してしまい（浮いてしまい）、正確なデータ読み出しを実行することができない。そのため、周辺回路２４は選択ブロックＢｌｏｃｋ ｂに対するデータ読み出し動作を図４に示す読み出しサイクル２まで実行するように、センスアンプ１２を制御する。

一方、ブロックＢｌｏｃｋ ａが選択された場合、選択ブロックＢｌｏｃｋ ａに接続された共通ソース線ＣＥＬＳＲＣは、共通ソース線ドライバ２５に近い位置にある。そのため、選択ブロック内のメモリセルからデータを読み出す際、共通ソース線ＣＥＬＳＲＣの電圧は、共通ソース線ドライバ２５を介して確実に接地電位にされる。周辺回路２４は選択ブロックＢｌｏｃｋ ａに対するデータ読み出し動作を図４に示す読み出しサイクル１で終了するように、センスアンプ１２を制御することができる。

（第２の実施の形態に係る不揮発性半導体記憶装置の効果）
本実施の形態のセンスアンプ１２は、電流検出方式であるために、ビット線容量が大きい大容量フラッシュメモリの場合に、電圧検出型センスアンプに比べて、高速のデータセンスが可能になる。

また、本実施の形態において、メモリセルアレイ内で共通ソース線接地ドライバ２５から所定距離離間した選択ブロックＢｌｏｃｋ ｂからデータを読み出す際には第２の読み出しサイクルを実行する。共通ソース線接地ドライバ２５から所定距離よりも近い位置にある選択ブロックＢｌｏｃｋ ａからデータを読み出す際には第１の読み出しサイクルでデータ読み出しを終了する。このようにして、周辺回路２４は、第１のデータ読み出しサイクルでデータ読み出し動作を終了するか、又は第２のデータ読み出しサイクルを実行するかを制御する。これにより、電流検出型センスアンプ方式において、常に２回の読み出しサイクルを実行する動作とした場合よりも、データ読み出し動作を高速化することができる。

以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。例えば、上述の実施の形態においては、浮遊ゲートに電荷を蓄積するメモリセルを有するＮＡＮＤ型フラッシュメモリについて説明したが、これはシリコン酸化膜、シリコン窒化膜、シリコン酸化膜が積層されたＭＯＮＯＳ型メモリセルを有するフラッシュメモリにも適用することができる。

また、第２の実施の形態において、共通ソース線ドライバ２５から所定距離以上離間した位置にあるブロックＢｌｏｃｋ ｂを選択した場合、常に２サイクル目のデータ読み出しを実行することとしていた。しかし、第２の実施の形態に係るＮＡＮＤ型フラッシュメモリにおいて、第１の実施の形態に示すセルソースモニター回路２１、基準電圧生成回路２２を設けて、共通ソース線ドライバ２５から所定距離以上離間した位置にあるブロックＢｌｏｃｋ ｂに対する読み出しサイクルの回数を制御する構成としてもよい。

第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。 第１の実施の形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイを示す等価回路図である。 データ消去動作時のＮＡＮＤセルユニットＮＵに流れる電流及び印加される電圧の状態を示す図である。 第１の実施の形態に係るＮＡＮＤ型フラッシュメモリのデータ消去動作時のタイミングチャートである。 第１の実施の形態に係るＮＡＮＤ型フラッシュメモリのデータしきい値分布を示す図である。 第２の実施の形態に係るＮＡＮＤ型フラッシュメモリの構成を示す図である。

符号の説明

１１・・・メモリセルアレイ、 １２・・・センスアンプ、 １３・・・ロウデコーダ、 １４・・・データ線、 １５・・・Ｉ／Ｏバッファ、 １６・・・制御信号発生回路、 １７・・・アドレスレジスタ、 １８・・・カラムデコーダ、 １９・・・内部電圧発生回路、 ２１・・・セルソースモニター回路、 ２２・・・基準電圧生成回路、 ２３・・・パッド、 ２４・・・周辺回路、 ２５・・・共通ソース線ドライバ、 ＮＵ・・・ＮＡＮＤセルユニット、 ＢＬＫ・・・ブロック、 ＭＣ０−ＭＣ３１・・・メモリセル、 ＢＬ・・・ビット線、 ＷＬ０−ＷＬ３１・・・ワード線、 ＣＥＬＳＲＣ・・・共通ソース線、 ＳＧＤ、ＳＧＳ・・・選択ゲート線。

Claims (5)

1. 第１データ状態とそれよりセル電流が小さい第２データ状態とを記憶するメモリセルが直列接続されたメモリセルユニットを有するメモリセルアレイと、
   前記メモリセルユニットに接続されたビット線を介して選択メモリセルのデータを読み出すセンスアンプと、
   前記センスアンプによる読み出し動作を制御する制御回路と、
   前記メモリセルのデータを読み出す間に複数の前記メモリセルユニットに接続された共通ソース線の電圧を検出するとともに、検出した共通ソース線の電圧と基準電圧とを比較して読み出し制御信号を出力するセルソースモニター回路とを備え、
   前記センスアンプは、第１の読み出しサイクルと、その第１の読み出しサイクル後に実行される第２の読み出しサイクルの少なくとも２回にわたり選択メモリセルのデータ読み出しを行うことができるように構成され、
   前記制御回路は、前記読み出し制御信号に基づいて、第１のデータ読み出しサイクルでデータ読み出し動作を終了するか、又は第２のデータ読み出しサイクルを実行するかを制御する
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記基準電圧を発生させる基準電圧生成回路をさらに備え、
   前記基準電圧生成回路は前記基準電圧を可変とすることができる
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記メモリセルアレイ内において、一の方向に並ぶ所定の数の前記メモリセルユニットによりブロックが構成されるとともに、前記センスアンプは、前記ブロック内の全てのビット線を介して複数の選択メモリセルのデータを読み出す
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記センスアンプは、前記第１の読み出しサイクルで第１データ状態が検出された選択メモリセルに対して、前記第２の読み出しサイクルでは読み出し電流の供給をオフにする制御を行う
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 第１データ状態とそれよりセル電流が小さい第２データ状態とを記憶するメモリセルが直列接続されたメモリセルユニットを有するメモリセルアレイと、
   前記メモリセルユニットに接続されたビット線を介して選択メモリセルのデータを読み出すセンスアンプと、
   前記センスアンプによるデータ読み出し動作を制御する制御回路と、
   複数の前記メモリセルユニットに接続された共通ソース線の電圧を所定電位に設定する共通ソース線ドライバとを備え、
   前記センスアンプは、第１の読み出しサイクルと、その第１の読み出しサイクル後に実行される第２の読み出しサイクルの少なくとも２回にわたり選択メモリセルのデータ読み出しを行うことができるように構成され、
   前記制御回路は、メモリセルアレイ内で共通ソース線接地ドライバから所定距離離間した選択メモリセルからデータを読み出す際には第２の読み出しサイクルを実行するとともに、共通ソース線接地ドライバから所定距離よりも近い位置にある選択メモリセルからデータを読み出す際には第１の読み出しサイクルでデータ読み出しを終了する
   ことを特徴とする不揮発性半導体記憶装置。

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