CN110867203B - 存储器读取速度调节电路 - Google Patents

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Abstract

本发明公开了一种存储器读取速度调节电路，采用读脉冲触发内部标志寄存器置1，并通过存储器读电路反馈的读操作完成脉冲对内部标志寄存器清0的过程确保存储器读电路的读数据操作完成，在规定时间内读操作完成时，内部标志寄存器保持为原值0不变，而当读操作未完成时，内部标志寄存器仍为1，主控制器则把存储器读电路的读取速度配置加快，再次发送粗调操作使能信号重新进行粗调判断。该存储器读取速度调节电路，通过内部标志寄存器值来判断存储器是否在规定时间内完成读操作，作为调节存储器的模拟读电路配置的依据，从而能自适应于不同应用场景下，自动调节存储器的读电路的读数据操作速度，可减少存储的读数据功耗以及提高读数据操作可靠性。

Description

存储器读取速度调节电路
技术领域
本发明涉及存储技术，特别涉及一种适用于非挥发性存储器的自适应存储器读取速度调节电路。
背景技术
在现有的非挥发性存储器技术中，对内部单元的读操作的时序控制通常采用模拟读电路设计，其原理图如图1所示。基于给定的基准电压或电流，通过镜像电路方式设计，采用多个模拟开关控制电流大小，形成比较准确的电流，并通过模拟延迟电路，形成内部精确的读时序控制。通过控制这些开关的开闭，在设计中确保能够找到令读出结果正确的配置。
这类开关控制的电流从小到大进行调节，对应读出速度也随着由慢到快进行变化。非挥发性存储器的读出时间是关键指标，通常根据这类开关控制的调节范围，读过程可以划分为三类读出速度配置：可靠读出速度配置、规定读出速度配置、极限读出速度配置。
可靠读出速度配置，能确保内部其他模拟量(例如：读比较电流)在未经精调配置时被正确读出。这种配置下，读出速度低于设计预期规格，但对内部读出电路来说，却能够确保比较可靠的读出数据。这种速度配置下，读速慢，功耗低。
规定读出速度配置，提供保证在所有的条件下都能够满足存储器设计规格的读出速度。这种速度配置下，读速满足规格，功耗适中。
极限读出速度，是不能满足所有条件下读操作正确的一种读出速度，但在特定的条件下，仍能够得到正确的读出数据。例如，一些在低压低温条件下无法正确读出的电路，在常温常压下，却能够读出正确的结果。这种速度配置下，读速快，功耗高。
应用角度来说，需要的是在使用条件下的每次读操作获得正确的结果。通常这个需求与两个因素有关，操作时钟频率和读操作时的电压电流等环境条件。以常见的移动应用场景下，不同的场景下，对于读操作要求有一定差别：在标准操作下，所需的读操作会在设计标准速度下进行，对功耗方面容忍度较高；在低功耗模式下，整体系统性能被降低，对读性能要求大大降低，而转变为要求读功耗大幅降低。
现有技术中，通常做法是采用规定读出速度配置来控制非挥发存储器的内部读电路。通常选用能够确保在不同工艺角条件下的读出速度规格的读出速度配置。这样带来的缺点在于，各类工艺角、电压、温度影响都需要在读操作配置的考虑范围内，造成内部模拟电路可能配置成过高性能，与实际应用要求不符，从而造成实际功耗、性能的浪费。
而如上所述，实时对读出速度的调节，能够带来以下好处：一、有助于提供应用所需的性能配置，同时降低存储器及系统功耗；二、对于一些有工艺缺陷的芯片，能够在特定条件下找到可工作的状态，从而降低产品的失效率。
发明内容
本发明要解决的技术问题是提供一种存储器读取速度调节电路，能自动调节存储器的读电路的读数据操作速度，可减少存储的读数据功耗以及提高读数据操作可靠性。
为解决上述技术问题，本发明提供的存储器读取速度调节电路，其包括主控制器、读控制电路；
所述读控制电路包括读操作控制器、读操作电路、时钟控制电路、内部标志寄存器；
所述主控制器，当其自调节操作使能端为触发状态时，则发送粗调操作使能信号到所述读操作控制器；发出粗调操作使能信号后如果接收到输出配置偏慢信号，则输出调快的读控制配置信息到存储器的读电路，控制存储器的读电路的读速度配置加快，并再次发送粗调操作使能信号到所述读操作控制器；
所述读操作控制器，当接收到粗调操作使能信号，则发送粗调执行使能信号到所述读操作电路及时钟控制电路；
所述时钟控制电路，当接收到粗调执行使能信号，在随后第一个系统时钟脉冲触发沿发送采集脉冲到所述读操作电路，在随后第二个系统时钟脉冲触发沿发送读脉冲到所述内部标志寄存器及存储器读电路；
所述内部标志寄存器，当读脉冲触发沿到来时设置为1，当接收到存储器的读电路反馈的读操作完成脉冲时清0；
所述读操作电路，接收到读操作控制器发来的粗调执行使能信号后，如果接收到时钟控制电路发来的采集脉冲，则发送粗读地址到所述存储器读电路；
所述读操作电路，发送粗读地址经过一个系统时钟周期后，如果所述内部标志寄存器为0，则输出配置满足信号到所述主控制器，否则输出配置偏慢信号到所述主控制器；
所述存储器读电路，接收到粗读地址后，在接收到读脉冲时按照粗读地址读取数据，读取完毕后，输出读操作完成脉冲到所述内部标志寄存器。
较佳的，所述主控制器发出粗调操作使能信号后，如果接收到输出配置满足信号，则结束粗调阶段进入精调阶段，发送精调操作使能信号到所述读操作控制器；随后如果接收到输出配置偏快信号，则输出调慢的读控制配置信息到存储器的读电路，控制存储器的读电路的读速度配置减慢，并再次发送精调操作使能信号到所述读操作控制器；
所述读操作控制器，当接收到精调操作使能信号，则发送精调执行使能信号到所述读操作电路及时钟控制电路；
所述时钟控制电路，当接收到精调执行使能信号，在随后第一个系统时钟脉冲触发沿发送采集脉冲到所述读操作电路，在随后第二个系统时钟脉冲触发沿发送读脉冲到所述内部标志寄存器及存储器读电路；
所述读操作电路，接收到精调执行使能信号后，如果接收到时钟控制电路发来的采集脉冲，则发送精读地址到所述存储器读电路；
所述读操作电路，发送精读地址经过一个系统时钟周期后，如果所述存储器读电路读取的数据同参考数据一致，则输出配置满足信号到所述主控制器，否则输出配置偏快信号到所述主控制器；
所述存储器的读电路，接收到精读地址后，在接收到读脉冲时按照精读地址读取数据并发送到所述读操作电路，读取完毕后，输出读操作完成脉冲到所述内部标志寄存器。
较佳的，所述主控制器，能够通过其精确速度控制端设置为标准读模式、高速读模式；
所述主控制器，进入精调阶段发送精调操作使能信号到读操作控制器后，当接收到输出配置满足信号：
如果设定为标准读模式，则标准读模式下的精调完成，以当前的读控制配置信息作为标准读控制配置；
如果设定为高速读模式，则输出调快的读控制配置信息到存储器的读电路，控制存储器的读电路的读速度配置加快，并再次发送精调操作使能信号到所述读操作控制器，直到主控制器接收到输出配置偏快信号，则高速读模式下的精调完成，以前一次的读控制配置信息作为高速读控制配置；
高速读控制配置下的存储器的读电路的读取速度快于标准读控制配置下的存储器的读电路的读取速度。
较佳的，所述主控制器，进入精调阶段发送精调操作使能信号到读操作控制器后，当接收到输出配置偏快信号，则输出调慢的读控制配置信息到存储器的读电路，控制存储器的读电路的读速度配置减慢，并再次发送精调操作使能信号到所述读操作控制器，直到主控制器接收到输出配置满足信号，则精调完成，以当前读控制配置信息作为当前读模式的读控制配置。
较佳的，所述存储器读取速度调节电路初始化后，所述主控制器的自调节操作使能端为待机状态，所述主控制器输出可靠读控制配置到存储器的读电路，控制存储器的读电路的按可靠读控制配置读取数据；
可靠读控制配置下的存储器的读电路的读取速度慢于标准读控制配置下的存储器的读电路的读取速度。
较佳的，所述粗读地址，为粗调执行使能信号中包含的地址，或者为读操作电路中设置的地址，或者为读操作电路随机生成的地址。
较佳的，所述精读地址，为精调执行使能信号中包含的地址，或者为读操作电路中设置的地址。
较佳的，所述精读地址，为所述存储器的整片存储区域中的4个物理分布角落的地址。
较佳的，所述参考数据，精调执行使能信号中包含的参考数据，或者为读操作电路中设置的参考数据。
较佳的，所述主控制器，输出读控制配置信息到模拟自调节电路，模拟自调节电路将读控制配置信息转换为模拟调节量发送到存储器的读电路，控制存储器的读电路的读速度配置。
较佳的，所述主控制器，当其自调节操作使能端为待机状态时，控制读控制电路停止工作，并输出读控制配置结果。
较佳的，系统时钟脉冲触发沿、采集脉冲触发沿、读脉冲触发沿均采用上升沿。
较佳的，所述存储器读取速度调节电路同存储器集成在同一芯片中。
较佳的，所述存储器读取速度调节电路作为存储器的外围电路。
较佳的，所述存储器为非挥发性存储器。
本发明的存储器读取速度调节电路，采用读脉冲触发内部标志寄存器置1，并通过存储器读电路反馈的读操作完成脉冲对内部标志寄存器清0的过程确保存储器读电路的读数据操作完成，在规定时间内读操作完成时，内部标志寄存器保持为原值0不变，而当读操作未完成时，内部标志寄存器仍为1，主控制器则把存储器读电路的读取速度配置加快，再次发送粗调操作使能信号重新进行粗调判断。该存储器读取速度调节电路，通过内部标志寄存器值来判断存储器是否在规定时间内完成读操作，作为调节存储器的模拟读电路配置的依据，从而能自适应于不同应用场景下，自动调节存储器的读电路的读数据操作速度，可减少存储的读数据功耗以及提高读数据操作可靠性。
附图说明
为了更清楚地说明本发明的技术方案，下面对本发明所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有存储器时序控制原理图；
图2是本发明的存储器读取速度调节电路所调整的一种存储器的参考单元排布示意图；
图3是本发明的存储器读取速度调节电路一实施例示意图；
图4是本发明的存储器读取速度调节电路一实施例读控制电路示意图；
图5是本发明的存储器读取速度调节电路一实施例内部标志寄存器示意图；
图6是本发明的存储器读取速度调节电路一实施例工作过程时序图。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
实施例一
如图2到图6所示，存储器读取速度调节电路包括主控制器、读控制电路；
所述读控制电路包括读操作控制器、读操作电路、时钟控制电路、内部标志寄存器；
所述主控制器，当其自调节操作使能端为触发状态(例如为高电平)时，则发送粗调操作使能信号到所述读操作控制器；发出粗调操作使能信号后如果接收到输出配置偏慢信号，则输出调快的读控制配置信息到存储器的读电路，控制存储器的读电路的读速度配置加快，并再次发送粗调操作使能信号到所述读操作控制器；
所述读操作控制器，当接收到粗调操作使能信号，则发送粗调执行使能信号到所述读操作电路及时钟控制电路；
所述时钟控制电路，当接收到粗调执行使能信号，在随后第一个系统时钟脉冲触发沿发送采集脉冲到所述读操作电路，在随后第二个系统时钟脉冲触发沿发送读脉冲到所述内部标志寄存器及存储器读电路；
所述内部标志寄存器，当读脉冲触发沿到来时设置为1，当接收到存储器的读电路反馈的读操作完成脉冲时清0；
所述读操作电路，接收到读操作控制器发来的粗调执行使能信号后，如果接收到时钟控制电路发来的采集脉冲，则发送粗读地址到所述存储器读电路；
所述读操作电路，发送粗读地址经过一个系统时钟周期后，如果所述内部标志寄存器为0，则输出配置满足信号到所述主控制器，否则输出配置偏慢信号到所述主控制器；
所述存储器读电路，接收到粗读地址后，在接收到读脉冲时按照粗读地址读取数据，读取完毕后，输出读操作完成脉冲到所述内部标志寄存器。
实施例一的存储器读取速度调节电路，是一种基于实际应用环境的读出速度调节电路，基于实际应用场景调节Flash等非挥发存储器的读出速度，对性能要求低的应用中，调节存储器的读电路性能，降低系统读功耗，提高读可靠性；对性能要求高的应用，提高存储器的读电路的性能，满足高应用要求。该存储器读取速度调节电路，采用读脉冲触发内部标志寄存器置1，并通过存储器读电路反馈的读操作完成脉冲对内部标志寄存器清0的过程确保存储器读电路的读数据操作完成，在规定时间(一个系统时钟周期)内读操作完成时，内部标志寄存器保持为原值0不变，而当读操作未完成时，内部标志寄存器仍为1，则说明存储器的读电路的读取速度配置偏慢，主控制器则把存储器读电路的读取速度配置加快，再次发送粗调操作使能信号重新进行粗调判断。该存储器读取速度调节电路，通过内部标志寄存器值来判断存储器是否在规定时间内完成读操作，作为调节存储器的模拟读电路配置的依据，从而能自适应于不同应用场景下，自动调节存储器的读电路的读数据操作速度，可减少存储的读数据功耗以及提高读数据操作可靠性。
实施例二
基于实施例一的存储器读取速度调节电路，所述主控制器发出粗调操作使能信号后，如果接收到输出配置满足信号，则结束粗调阶段进入精调阶段，发送精调操作使能信号到所述读操作控制器；随后如果接收到输出配置偏快信号，则输出调慢的读控制配置信息到存储器的读电路，控制存储器的读电路的读速度配置减慢，并再次发送精调操作使能信号到所述读操作控制器；
所述读操作控制器，当接收到精调操作使能信号，则发送精调执行使能信号到所述读操作电路及时钟控制电路；
所述时钟控制电路，当接收到精调执行使能信号，在随后第一个系统时钟脉冲触发沿发送采集脉冲到所述读操作电路，在随后第二个系统时钟脉冲触发沿发送读脉冲到所述内部标志寄存器及存储器读电路；
所述读操作电路，接收到精调执行使能信号后，如果接收到时钟控制电路发来的采集脉冲，则发送精读地址到所述存储器读电路；
所述读操作电路，发送精读地址经过一个系统时钟周期后，如果所述存储器读电路读取的数据同参考数据一致，则输出配置满足信号到所述主控制器，否则输出配置偏快信号到所述主控制器；
所述存储器的读电路，接收到精读地址后，在接收到读脉冲时按照精读地址读取数据并发送到所述读操作电路，读取完毕后，输出读操作完成脉冲到所述内部标志寄存器。
实施例二的存储器读取速度调节电路，主控制器控制读控制电路通过粗调和精调两个过程，对存储器的读速度进行自适应调节；精调过程采用使存储器的读电路读取特定地址中的目标数据，比较存储器特定地址中的目标数据同参考数据是否一致，如果不一致则控制存储器的读电路的读速度配置减慢，确保能够准确读出的存储器中的数据。
实施例三
基于实施例二的存储器读取速度调节电路，所述主控制器，能够通过其精确速度控制端设置为标准读模式、高速读模式；
所述主控制器，进入精调阶段发送精调操作使能信号到读操作控制器后，当接收到输出配置满足信号：
如果设定为标准读模式，则标准读模式下的精调完成，以当前的读控制配置信息作为标准读控制配置；
如果设定为高速读模式，则输出调快的读控制配置信息到存储器的读电路，控制存储器的读电路的读速度配置加快，并再次发送精调操作使能信号到所述读操作控制器重新进行精调，直到主控制器接收到输出配置偏快信号，则高速读模式下的精调完成，以前一次的读控制配置信息作为高速读控制配置；
高速读控制配置下的存储器的读电路的读取速度快于标准读控制配置下的存储器的读电路的读取速度。
较佳的，所述主控制器，进入精调阶段发送精调操作使能信号到读操作控制器后，当接收到输出配置偏快信号，则说明存储器的读电路的读出速度偏快，无法满足读电路的实际可靠读出要求，输出调慢的读控制配置信息到存储器的读电路，控制存储器的读电路的读速度配置减慢，并再次发送精调操作使能信号到所述读操作控制器，直到主控制器接收到输出配置满足信号，则精调完成，以当前读控制配置信息作为当前读模式的读控制配置。
实施例三的存储器读取速度调节电路，能够通过主控制器的精确速度控制端设置为标准读模式或高速读模式，根据不同的读模式进行存储器的读电路的读控制配置，使存储器读出结果更可靠。
实施例三的存储器读取速度调节电路，在低功耗应用中，随系统时钟降低，通过对存储器的读电路的读控制配置的调节，减少系统模拟电路功耗，增大读电路可靠性。在标准性能应用中，通过对存储器的读电路的读控制配置的调节，可以准确获取满足应用条件下的读出速度，避免性能和功耗的浪费。
实施例四
基于实施例三的存储器读取速度调节电路，所述存储器读取速度调节电路初始化后，所述主控制器的自调节操作使能端为待机状态(例如为低电平)，所述主控制器输出可靠读控制配置到存储器的读电路，控制存储器的读电路的按可靠读控制配置读取数据；
可靠读控制配置下的存储器的读电路的读取速度慢于标准读控制配置下的存储器的读电路的读取速度。
较佳的，所述主控制器，当其自调节操作使能端为待机状态(例如为低电平)时，控制读控制电路停止工作，并输出读控制配置结果(标准读模式的读控制配置结果、高速读模式的读控制配置结果)。
较佳的，所述主控制器输出读控制配置信息到模拟自调节电路，模拟自调节电路将读控制配置信息转换为模拟调节量发送到存储器的读电路，控制存储器的读电路的读速度配置。
较佳的，所述粗读地址，为粗调执行使能信号中包含的地址，或者为读操作电路中设置的地址，或者为读操作电路随机生成的地址。
较佳的，所述精读地址，为精调执行使能信号中包含的地址，或者为读操作电路中设置的地址。
较佳的，所述精读地址，为所述存储器的整片存储区域中的4个物理分布角落的地址。
较佳的，所述参考数据，精调执行使能信号中包含的参考数据，或者为读操作电路中设置的参考数据。
较佳的，系统时钟脉冲触发沿、采集脉冲触发沿、读脉冲触发沿均采用上升沿。
较佳的，所述存储器读取速度调节电路同存储器集成在同一芯片中。
较佳的，所述存储器读取速度调节电路作为存储器的外围电路。
较佳的，所述存储器为非挥发性存储器。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (15)

1.一种存储器读取速度调节电路，其特征在于，其包括主控制器、读控制电路；
所述读控制电路包括读操作控制器、读操作电路、时钟控制电路、内部标志寄存器；
所述主控制器，当其自调节操作使能端为触发状态时，则发送粗调操作使能信号到所述读操作控制器；发出粗调操作使能信号后如果接收到输出配置偏慢信号，则输出调快的读控制配置信息到存储器的读电路，控制存储器的读电路的读速度配置加快，并再次发送粗调操作使能信号到所述读操作控制器；
所述读操作控制器，当接收到粗调操作使能信号，则发送粗调执行使能信号到所述读操作电路及时钟控制电路；
所述时钟控制电路，当接收到粗调执行使能信号，在随后第一个系统时钟脉冲触发沿发送采集脉冲到所述读操作电路，在随后第二个系统时钟脉冲触发沿发送读脉冲到所述内部标志寄存器及存储器读电路；
所述内部标志寄存器，当读脉冲触发沿到来时设置为1，当接收到存储器的读电路反馈的读操作完成脉冲时清0；
所述读操作电路，接收到读操作控制器发来的粗调执行使能信号后，如果接收到时钟控制电路发来的采集脉冲，则发送粗读地址到所述存储器读电路；
所述读操作电路，发送粗读地址经过一个系统时钟周期后，如果所述内部标志寄存器为0，则输出配置满足信号到所述主控制器，否则输出配置偏慢信号到所述主控制器；
所述存储器读电路，接收到粗读地址后，在接收到读脉冲时按照粗读地址读取数据，读取完毕后，输出读操作完成脉冲到所述内部标志寄存器。
2.根据权利要求1所述的存储器读取速度调节电路，其特征在于，
所述主控制器发出粗调操作使能信号后，如果接收到输出配置满足信号，则结束粗调阶段进入精调阶段，发送精调操作使能信号到所述读操作控制器；随后如果接收到输出配置偏快信号，则输出调慢的读控制配置信息到存储器的读电路，控制存储器的读电路的读速度配置减慢，并再次发送精调操作使能信号到所述读操作控制器；
所述读操作控制器，当接收到精调操作使能信号，则发送精调执行使能信号到所述读操作电路及时钟控制电路；
所述时钟控制电路，当接收到精调执行使能信号，在随后第一个系统时钟脉冲触发沿发送采集脉冲到所述读操作电路，在随后第二个系统时钟脉冲触发沿发送读脉冲到所述内部标志寄存器及存储器读电路；
所述读操作电路，接收到精调执行使能信号后，如果接收到时钟控制电路发来的采集脉冲，则发送精读地址到所述存储器读电路；
所述读操作电路，发送精读地址经过一个系统时钟周期后，如果所述存储器读电路读取的数据同参考数据一致，则输出配置满足信号到所述主控制器，否则输出配置偏快信号到所述主控制器；
所述存储器的读电路，接收到精读地址后，在接收到读脉冲时按照精读地址读取数据并发送到所述读操作电路，读取完毕后，输出读操作完成脉冲到所述内部标志寄存器。
3.根据权利要求1所述的存储器读取速度调节电路，其特征在于，
所述主控制器，能够通过其精确速度控制端设置为标准读模式、高速读模式；
所述主控制器，进入精调阶段发送精调操作使能信号到读操作控制器后，当接收到输出配置满足信号：
如果设定为标准读模式，则标准读模式下的精调完成，以当前的读控制配置信息作为标准读控制配置；
如果设定为高速读模式，则输出调快的读控制配置信息到存储器的读电路，控制存储器的读电路的读速度配置加快，并再次发送精调操作使能信号到所述读操作控制器，直到主控制器接收到输出配置偏快信号，则高速读模式下的精调完成，以前一次的读控制配置信息作为高速读控制配置；
高速读控制配置下的存储器的读电路的读取速度快于标准读控制配置下的存储器的读电路的读取速度。
4.根据权利要求3所述的存储器读取速度调节电路，其特征在于，
所述主控制器，进入精调阶段发送精调操作使能信号到读操作控制器后，当接收到输出配置偏快信号，则输出调慢的读控制配置信息到存储器的读电路，控制存储器的读电路的读速度配置减慢，并再次发送精调操作使能信号到所述读操作控制器，直到主控制器接收到输出配置满足信号，则精调完成，以当前读控制配置信息作为当前读模式的读控制配置。
5.根据权利要求3所述的存储器读取速度调节电路，其特征在于，
所述存储器读取速度调节电路初始化后，所述主控制器的自调节操作使能端为待机状态，所述主控制器输出可靠读控制配置到存储器的读电路，控制存储器的读电路的按可靠读控制配置读取数据；
可靠读控制配置下的存储器的读电路的读取速度慢于标准读控制配置下的存储器的读电路的读取速度。
6.根据权利要求2所述的存储器读取速度调节电路，其特征在于，
所述粗读地址，为粗调执行使能信号中包含的地址，或者为读操作电路中设置的地址，或者为读操作电路随机生成的地址。
7.根据权利要求2所述的存储器读取速度调节电路，其特征在于，
所述精读地址，为精调执行使能信号中包含的地址，或者为读操作电路中设置的地址。
8.根据权利要求2所述的存储器读取速度调节电路，其特征在于，
所述精读地址，为所述存储器的整片存储区域中的4个物理分布角落的地址。
9.根据权利要求2所述的存储器读取速度调节电路，其特征在于，
所述参考数据，精调执行使能信号中包含的参考数据，或者为读操作电路中设置的参考数据。
10.根据权利要求1所述的存储器读取速度调节电路，其特征在于，
所述主控制器，输出读控制配置信息到模拟自调节电路，模拟自调节电路将读控制配置信息转换为模拟调节量发送到存储器的读电路，控制存储器的读电路的读速度配置。
11.根据权利要求1所述的存储器读取速度调节电路，其特征在于，
所述主控制器，当其自调节操作使能端为待机状态时，控制读控制电路停止工作，并输出读控制配置结果。
12.根据权利要求1所述的存储器读取速度调节电路，其特征在于，
系统时钟脉冲触发沿、采集脉冲触发沿、读脉冲触发沿均采用上升沿。
13.根据权利要求1所述的存储器读取速度调节电路，其特征在于，
所述存储器读取速度调节电路同存储器集成在同一芯片中。
14.根据权利要求1所述的存储器读取速度调节电路，其特征在于，
所述存储器读取速度调节电路作为存储器的外围电路。
15.根据权利要求1所述的存储器读取速度调节电路，其特征在于，
所述存储器为非挥发性存储器。
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