CN101067968A - 一种自适应控制闪存接口读写速度的装置和方法 - Google Patents
一种自适应控制闪存接口读写速度的装置和方法 Download PDFInfo
- Publication number
- CN101067968A CN101067968A CNA2007100989146A CN200710098914A CN101067968A CN 101067968 A CN101067968 A CN 101067968A CN A2007100989146 A CNA2007100989146 A CN A2007100989146A CN 200710098914 A CN200710098914 A CN 200710098914A CN 101067968 A CN101067968 A CN 101067968A
- Authority
- CN
- China
- Prior art keywords
- read
- write
- flash
- speed
- write operation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 25
- 230000003044 adaptive effect Effects 0.000 title claims description 23
- 230000014759 maintenance of location Effects 0.000 claims description 65
- 230000001276 controlling effect Effects 0.000 claims description 22
- 238000004904 shortening Methods 0.000 claims description 14
- 238000012360 testing method Methods 0.000 claims description 14
- 230000001105 regulatory effect Effects 0.000 claims description 10
- 230000005540 biological transmission Effects 0.000 claims description 9
- 238000012795 verification Methods 0.000 claims description 8
- 230000009467 reduction Effects 0.000 claims description 5
- 230000000694 effects Effects 0.000 claims description 4
- 230000000052 comparative effect Effects 0.000 claims description 3
- 238000001514 detection method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 12
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Landscapes
- Read Only Memory (AREA)
Abstract
本发明提供的自适应控制闪存接口读写速度的装置和方法，通过对闪存的空白区读写数据，并判断是否出现读写错误现象，在读写操作未发生错误的情况下，缩短对闪存读写波形的建立时间和保持时间，直至出现读写错误，从而达到加快闪存的接口读写速度。这样，解决了现有技术中在缺乏配置工具的应用环境中难以方便地使用多种传输速度的闪存的问题。进一步地，由于读写操作是在读写速度超过最大值时出错，所以可以保证闪存快速读写得到充分发挥。
Description
技术领域
本发明涉及闪存的技术领域，具体涉及到自适应控制闪存存储器接口速度的装置和方法。
背景技术
目前，随着科学技术的发展，对于存储介质来说，存储器访问速度的提高是人们非常关系的问题。由于存储介质生产厂家非常多，存储介质的种类和型号也就非常多，单说NAND FLASH闪存就有几百种。然而，各个厂家的产品的接口协议和速度时序要求不尽相同。为了兼容不同型号的存储器，需要芯片控制器根据不同的存储器接口协议，来配置合适的指令和接口传输速度。现有技术中，通常需要用户对控制器进行一些配置，使得芯片控制器识别出所接的存储器类型、接口速度等基本信息。
这样，在缺乏配置工具的应用环境下使用具有多种传输速度的闪存变得十分不便；而且如果使用固定较低的接口速度，将使得速度较快的闪存发挥不出速度方面的优越性。
发明内容
有鉴于此，本发明的目的在于提供一种自适应控制闪存接口读写速度的装置及方法，无需增加额外的配置单元，系统就可以很方便地使闪存的接口读写速度达到最快。为达到上述目的，本发明提供的一种自适应控制闪存接口读写速度的装置，包括闪存单元、读写控制单元、读写操作检测单元、读写速度调节模块，其中
所述闪存单元，具有可存储所述读写控制单元写入的数据的空白区；
所述读写控制单元，用于根据来自所述读写速度调节模块的预设的或当前的读写速度，向所述闪存单元的空白区写入用户预设的数据，并在写操作完成后以相同的读写速度从所述闪存单元的空白区读取该数据，并将所读取的数据发送给所述读写操作检测单元；
所述读写操作检测单元，用于检测读写操作是否出现错误，并将检测结果发送给读写控制单元；
所述读写控制单元，还用于根据读写操作检测单元发送的检测结果，向所述读写速度调节模块发出调节当前的读写速度的控制指令，以在读写操作未出错时，控制所述读写速度调节模块加快当前的读写速度，直至读写操作出错；并在读写操作出错时，控制所述读写速度调节模块降低当前的读写速度，直至读写操作正确，从而获得调节后的对闪存的读写速度。
所述的读写速度调节模块包括建立时间调节单元和建立时间存储单元；
所述建立时间调节单元，用于根据所述读写控制单元发送的调节读写速度的控制命令，调节对闪存的读写波形建立时间；
所述建立时间存储单元，用于存储调节所得的对闪存读写波形建立时间值。
所述的读写速度调节模块包括保持时间调节单元和保持时间存储单元；
所述保持时间调节单元，用于根据所述读写控制单元发送的调节读写速度的控制命令，调节对闪存读写波形保持时间；
所述保持时间存储单元，用于存储调节所得的对闪存读写波形保持时间值。
所述读写操作检测单元为读写比较单元，用于比较来自读写控制单元的数据与读写控制单元写入闪存单元的数据是否相等，并将比较结果发送给读写控制单元；
或，
所述读写操作检测单元为读写效验单元，用于校验由读写控制单元从闪存单元空白区读取的数据的正确性，得出校验结果，并发送给读写控制单元。
所述闪存为NAND FLASH。
本发明还提供了一种自适应控制闪存的接口读写速度的方法，包括以下步骤：
1)以预设的或当前的读写速度向闪存空白区写入数据；
2)以与步骤1)相同的读写速度从闪存空白区读取数据；
3)检测读写操作是否发生错误，得到检测结果；
4)根据步骤3)所得检测结果调节当前的读写速度，如果所得检测结果为读写操作未发生错误，则加快当前的读写速度，将加快后的读写速度作为当前读写速度，并返回步骤1)，否则降低当前的读写速度直至读写操作正确，从而获得调节后的对闪存的读写速度。
所述步骤3)中检测读写操作是否发生错误具体为：比较从闪存空白区读取的数据与向闪存空白区写入的用户预设的数据是否相等，如果两者相等，则表明读写操作未发生错误；否则表明读写操作发生错误；
或，
将预设的校验码写入闪存空白区，并进行校验，如果校验码正确，则表明读写操作未发生错误；否则表明读写操作发生错误。
所述加快对闪存的读写速度，通过缩短对闪存读写波形的建立时间和/或保持时间实现；所述降低对闪存的读写速度，通过延长对闪存读写波形的建立时间和/或保持时间实现。
所述缩短对闪存读写波形的建立时间和/或保持时间，具体为：将对闪存读写波形的建立时间和/或保持时间以一个固定值递减。
所述延长闪存读写波形的建立时间和/或保持时间，具体为：将当前对闪存读写波形的建立时间和/或保持时间加上上一次缩短建立时间或保持时间时减去的固定值。
所述步骤1)中，预设的读写速度为读写波形周期大于等于50ns，且在第一次对闪存空白区进行读写操作时采用所述预设的读写速度。
所述第一次对闪存进行读写操作后，如果判断结果为读写操作出错，则系统报错。
由以上的技术方案可见，本发明提供的自适应控制闪存接口读写速度的装置和方法，通过对闪存的空白区读写数据，并判断是否出现读写错误现象，在读写操作未发生错误的情况下，缩短对闪存读写波形的建立时间和保持时间，直至出现读写错误，从而达到加快闪存的接口读写速度。这样，解决了现有技术中在缺乏配置工具的应用环境中难以方便地使用多种传输速度的闪存的问题。
进一步地，由于读写操作是在读写速度超过最大值时出错，所以可以保证闪存快速读写得到充分发挥。
附图说明
图1为本发明提供的自适应控制闪存接口读写速度装置结构示意图；
图2为本发明提供的自适应控制闪存接口读写速度装置的一种具体实施例示意图。
图3为本发明提供的自适应控制闪存接口读写速度装置的另一种具体实施例示意图。
图4为本发明提供的自适应控制闪存接口读写速度装置的又一种具体实施例示意图。
图5为根据本发明提供的自适应控制闪存接口读写速度的方法流程图；
图6为闪存以NAND FLASH为例的根据本发明提供的自适应控制闪存接口读写速度的一种具体实施例示意图。
具体实施方式
根据本发明提供的自适应控制闪存接口读写速度的装置和方法，通过对闪存的空白区写读校验码，并判断所读校验码的正确性，从而判断是否出现读写错误现象，在校验码正确的情况下，调快读写建立时间和保持时间，直至出现读写错误，以加快闪存的接口读写速度。
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。
图1为本发明提供的自适应控制闪存接口读写速度装置示意图。
如图1所示，该装置包括闪存单元101、读写控制单元102、读写操作检测单元103、读写速度调节模块104。
其中，所述闪存单元101，用于存储数据，该单元保留一个空白区用于存储所述读写控制单元102写入的数据。
所述读写控制单元102，用于以预设的或当前的对闪存读写速度向所述闪存单元的空白区写入用户预设的数据，并在写操作完成后以相同速度从所述闪存单元的空白区读取该数据，并将所读取的数据发送给所述读写操作检测单元103。。
所述读写操作检测单元103，用于检测读写操作是否出现错误，并得出检测结果。
所述读写操作检测单元103可以是读写比较单元，比较来自读写控制单元102的数据与读写控制单元102写入闪存单元101的数据(该数据由用户预先设定)是否相等，并将比较结果发送给读写控制单元102。
所述读写操作检测单元103也可以是校验单元，校验单元通过校验由读写控制单元102从闪存单元101空白区读取的数据的正确性，得出校验结果，并发送给读写控制单元102。
所述读写控制单元102，还用于根据读写操作检测单元发送的检测结果向所述读写速度调节模块发送控制命令，如果检测结果为未操作，则发出加快读写速度的控制命令，否则发出降低读写速度的控制命令.
所述读写速度调节模块104，用于根据所述读写控制单元发送的控制命令，调节对闪存的读写速度。
当给系统上电，此时并不知道当前闪存的接口读写速度情况，因此为了提高可靠性和兼容性，需要确定一个最基本的闪存接口读写速度，使系统处于低速工作状态。比如，现有技术中，读写NAND FLASH的访问周期一般为50ns。本发明中，可以预先设置对NAND FLASH的读写波形周期，该读写波形周期大于等于50ns，如以50ns的20倍为周期对NAND FLASH进行读写操作。
所述读写控制单元102第一次以预设的最基本的读写速度向所述闪存单元101的空白区写入用户预设的数据，当写操作完成后，以相同速度从所述闪存单元101空白区读取数据，并将所读取的数据送至所述读写操作检测单元103，检测读写是否发生错误。
如果检测到读写操作发生错误，则说明闪存中有坏块或是存在其他问题，系统做报错处理；否则所述读写控制单元102发送加快读写速度的控制命令给所述读写速度调节模块104，所述读写速度调节模块104接收到命令，加快对闪存的读写速度，调节后所得的读写速度将作为下一次读写操作的读写速度。
在下一次读写操作中，所述读写控制单元102以调节后所得的速度向所述闪存单元101的空白区写入用户预设的数据，当写操作完成后，所述读写控制单元102以相同速度从所述闪存单元101空白区读取数据，并将所读取的数据送至所述读写操作检测单元103，检测是否出现读写错误。
如果检测到未出现读写错误，所述读写控制单元102向所述读写速度调节模块104发出加快读写速度的控制命令，所述读写速度调节模块104根据接收到的控制命令加快对闪存读写速度；如果检测到读写操作发生错误，此时闪存接口读写速度已经超过最大值，所述读写控制单元102向所述读写速度调节模块104发出降低读写速度的控制命令，所述读写速度调节模块104根据接收到的控制命令将对闪存的读写速度降低，直至读写操作正确。
本发明的实施例中所述加快当前的读写速度可以逐级提高；所述降低当前的读写速度可以逐级降低，亦可将上一次加快读写速度之前的值(即上次读写操作未出错时的读写速度)作为降低后的读写速度值。
所述调节读写速度可以采用同时调节读写波形的建立时间和保持时间的达到，也可以单独调节读写波形的建立时间或保持时间达到。
图2为本发明提供的自适应控制闪存接口读写速度装置的一个具体实施例示意图。
在本实施例中，所述读写速度调节模块204包括读写波形建立时间调节单元204a和读写波形建立时间存储单元204b。
当所述读写速度调节模块204接收到加快读写速度的控制命令，所述读写波形建立时间调节单元204a缩短建立时间，并将缩短后的值存储到所述读写波形建立时间存储单元204b，作为下一次读写波形的建立时间。
当所述读写速度调节模块204接收到降低读写速度的控制命令，所述读写波形建立时间调节单元204a延长建立时间到上一次缩短建立时间之前的值。
图3为本发明提供的自适应控制闪存接口读写速度装置的另一个具体实施例示意图。
在本实施例中，所述读写速度调节模块304包括读写波形保持时间调节单元304a和读写波形保持时间存储单元304b，工作原理与图2所示的具体实施例相同。
图4为本发明提供的自适应控制闪存接口读写速度装置的又一个具体实施例示意图。
在本实例中，所述读写速度调节模块404包括读写波形建立时间调节单元404a和读写波形建立时间存储单元404b，读写波形保持时间调节单元404c和读写波形建立时间存储单元404d。
当所述读写速度调节模块404接收到调节读写速度的控制命令，所述读写波形建立时间调节单元404a和所述读写波形保持时间调节单元同时缩短或延长读写波形的建立时间和保持时间，并将调节后的值存储到所述读写波形建立时间存储单元404b和所述读写波形保持时间存储单元404d中，作为下一次读写波形的建立时间和保持时间。
作为一种具体实施例，如果缩短建立时间和保持时间的方法是使读写波形的建立时间保持时间存储单元以一个固定值递减，则所述将读写波形的建立时间和保持时间延长至上一次缩短建立时间和保持时间之前的值的方法就是使存储在所述建立时间存储单元404b和所述保持时间存储单元404d中的值加上这个固定值，这样所得到的值便是在读写操作出错时，读写波形的建立时间和保持时间的取值，即为闪存达到最大读写速度时所对应的读写波形建立时间和保持时间。
图5为根据本发明提供的自适应控制闪存接口读写速度的流程图。具体步骤如下：
步骤500，给系统上电，系统处于低速状态；
步骤501，以当前读写速度向闪存空白区写入数据；
步骤502，以当前读写速度从闪存空白区读取数据；
步骤503，检测读写操作是否发生错误，得到检测结果；
所述检测读写操作是否发生错误，可以通过比较向闪存空白区写入的数据与从闪存空白区读取的数据是否相等判断，如果两者相等，则表明读写操作未发生错误；否则表明读写操作发生错误。
也可以通过预设一个校验码，并将校验码写入闪存空白区，并进行校验。如果校验码正确，则表明读写操作未发生错误；否则表明读写操作发生错误。
步骤504，根据步骤503所得结果调节当前读写速度调节后所得的速度值为当前对闪存的读写速度值。
如果步骤503所得的结果为未发生读写错误，则加快当前的读写速度，直至检测到发生读写错误；否则降低当前的读写速度直至不再发生读写错误。
所述加快当前的读写速度可以逐级提高；所述降低当前的读写速度可以逐级降低，亦可将上一次加快读写速度之前的值作为降低后的读写速度值。
所述加快或降低对闪存的读写速度，可以单独缩短或延长对闪存读写波形的建立时间或单独缩短或延长读写波形的保持时间，也可以是同时缩短或延长对闪存读写波形的建立时间和保持时间。由于在目前闪存市场中，属NAND FLASH的接口速度种类较多，需要调节接口速度的情况更加频繁出现，所以，下面以NAND FLASH为例，对本发明进行更详细的说明。
图6为闪存以NAND FLASH为例的根据本发明提供的自适应控制闪存接口读写速度的实施例示意图。
在本实施例中，判断是否出现读写错误的方法以比较经过读写操作，从闪存读取的数据是否与用户预设的数据相等为例；加快对闪存读写速度的方法以同时缩短读写波形的建立时间和保持时间为例。本发明提供的自适应控制闪存接口读写速度的具体步骤如下：
步骤600，系统上电，并处于低速工作状态；
由于在系统上电时，并不知道当前NAND FLASH的接口读写速度情况，因此为了提高可靠性和兼容性，需要确定一个最基本的接口读写速度，使系统处于低速工作状态。现有技术中，读写NAND FLASH的访问周期一般为50ns。在本实施例中，预先设置对NAND FLASH的读写波形周期，该读写波形周期大于等于50ns，如以50ns的20倍为周期对NAND FLASH进行读写操作，根据预设的读写波形周期便能确定读写波形的建立时间和保持时间。
步骤601，第一次根据预先设置的对NAND FLASH的读写波形的建立时间和保持时间，向NAND FLASH空白区写入用户预先设置的数据。
步骤602，根据预设的对NAND FLASH的读写波形的建立时间和保持时间，从NAND FLASH空白区读取数据。
步骤603，判断步骤602中从NAND FLASH空白区读取的数据与用户预设的数据是否相等，如果不相等，则执行步骤604；否则执行步骤605。
步骤605，系统报错。
步骤605，缩短对NAND FLASH读写波形的建立时间和保持时间，并存储。
步骤606，根据步骤6 05中存储的对NAND FLASH读写波形的建立时间和保持时间向NAND FLASH空白区写入用户预设的数据。
步骤607，根据步骤605中存储的对NAND FLASH读写波形的建立时间和保持时间从NAND FLASH空白区读取数据。
步骤608，判断步骤607中读取的数据是否与步骤606中写入的用户预设的数据相等，如果相等，则执行步骤609，并返回步骤606；否则，执行步骤610。
步骤609，缩短对NAND FLASH读写波形的建立时间和保持时间，并存储。
步骤610，将对NAND FLASH读写波形的建立时间和保持时间延长至上一次缩短前的建立时间和保持时间。
步骤611，结束对NAND FLASH读写波形的建立时间和保持时间的调节。
所述步骤605和步骤609中，缩短对NAND FLASH读写波形的建立时间和保持时间，可以通过将当前读写波形的建立时间和保持时间以一个固定值递减，也可以通过将建立时间和保持时间对折实现，从而达到加快NAND FLASH读写速度的效果。
在本实施例中，采用前一种方法缩短对NAND FLASH读写波形的建立时间和保持时间，所以，所述步骤610中所述将对NAND FLASH读写波形的建立时间和保持时间延长至上一次缩短前的建立时间和保持时间，是通过将当前存储的读写波形的建立时间和保持时间加上缩短时间时递减的固定值得到。
由上述的实施例可见，采用本发明提供的装置和方法，解决了现有技术中在缺乏配置工具的应用环境中难以方便地使用多种传输速度的闪存的问题，通过调节闪存的读写波形建立时间和保持时间，以达到加快其接口速写速度的效果，无需额外的配置工具；进一步地由于读写操作是在读写速度超过最大值时出错，所以可以保证闪存快速读写得到充分发挥。
总之，以上所述仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。本领域的技术人员可以根据本发明的实施例进行相应的改变，比如可以在闪存的空白区加入其他的识别信息，用于判断是否出现读写错误；对于存储器也不只限定在闪存的范围内，还可以是其他存储介质，只要该存储介质的读写速度可以通过改变其他的一个或几个参数便能实现的，方可采用本发明提供的装置和方法。因此凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (12)
1、一种自适应控制闪存接口读写速度的装置，其特征在于：所述的装置包括闪存单元、读写控制单元、读写操作检测单元、读写速度调节模块，其中
所述闪存单元，具有可存储所述读写控制单元写入的数据的空白区；
所述读写控制单元，用于根据来自所述读写速度调节模块的预设的或当前的读写速度，向所述闪存单元的空白区写入用户预设的数据，并在写操作完成后以相同的读写速度从所述闪存单元的空白区读取该数据，并将所读取的数据发送给所述读写操作检测单元；
所述读写操作检测单元，用于检测读写操作是否出现错误，并将检测结果发送给读写控制单元；
所述读写控制单元，还用于根据读写操作检测单元发送的检测结果，向所述读写速度调节模块发出调节当前的读写速度的控制指令，以在读写操作未出错时，控制所述读写速度调节模块加快当前的读写速度，直至读写操作出错；并在读写操作出错时，控制所述读写速度调节模块降低当前的读写速度，直至读写操作正确，从而获得调节后的对闪存的读写速度。
2、如权利要求1所述的装置，其特征在于：
所述的读写速度调节模块包括建立时间调节单元和建立时间存储单元；
所述建立时间调节单元，用于根据所述读写控制单元发送的调节读写速度的控制命令，调节对闪存的读写波形建立时间；
所述建立时间存储单元，用于存储调节所得的对闪存读写波形建立时间值。
3、如权利要求1或2所述的装置，其特征在于：所述的读写速度调节模块包括保持时间调节单元和保持时间存储单元；
所述保持时间调节单元，用于根据所述读写控制单元发送的调节读写速度的控制命令，调节对闪存读写波形保持时间；
所述保持时间存储单元，用于存储调节所得的对闪存读写波形保持时间值。
4、如权利要求3所述的装置，其特征在于：所述读写操作检测单元为读写比较单元，用于比较来自读写控制单元的数据与读写控制单元写入闪存单元的数据是否相等，并将比较结果发送给读写控制单元；
或，
所述读写操作检测单元为读写效验单元，用于校验由读写控制单元从闪存单元空白区读取的数据的正确性，得出校验结果，并发送给读写控制单元。
5、如权利要求4所述的装置，其特征在于：所述闪存为NAND FLASH。
6、一种自适应控制闪存的接口读写速度的方法，其特征在于：所述的方法包括以下步骤：
1)以预设的或当前的读写速度向闪存空白区写入数据；
2)以与步骤1)相同的读写速度从闪存空白区读取数据；
3)检测读写操作是否发生错误，得到检测结果；
4)根据步骤3)所得检测结果调节当前的读写速度，如果所得检测结果为读写操作未发生错误，则加快当前的读写速度，将加快后的读写速度作为当前读写速度，并返回步骤1)，否则降低当前的读写速度直至读写操作正确，从而获得调节后的对闪存的读写速度。
7、如权利要求6所述的方法，其特征在于：所述步骤3)中检测读写操作是否发生错误具体为：比较从闪存空白区读取的数据与向闪存空白区写入的用户预设的数据是否相等，如果两者相等，则表明读写操作未发生错误；否则表明读写操作发生错误；
或，
将预设的校验码写入闪存空白区，并进行校验，如果校验码正确，则表明读写操作未发生错误；否则表明读写操作发生错误。
8、如权利要求7所述的方法，其特征在于：所述加快对闪存的读写速度，通过缩短对闪存读写波形的建立时间和/或保持时间实现；所述降低对闪存的读写速度，通过延长对闪存读写波形的建立时间和/或保持时间实现。
9、如权利要求8所述的方法，其特征在于：所述缩短对闪存读写波形的建立时间和/或保持时间，具体为：将对闪存读写波形的建立时间和/或保持时间以一个固定值递减。
10、如权利要求8所述的方法，其特征在于：所述延长闪存读写波形的建立时间和/或保持时间，具体为：将当前对闪存读写波形的建立时间和/或保持时间加上上一次缩短建立时间或保持时间时减去的固定值。
11、如权利要求6所述的方法，其特征在于：所述步骤1)中，预设的读写速度为读写波形周期大于等于50ns，且在第一次对闪存空白区进行读写操作时采用所述预设的读写速度。
12、如权利要求11所述的方法，其特征在于：所述第一次对闪存进行读写操作后，如果判断结果为读写操作出错，则系统报错。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2007100989146A CN100458977C (zh) | 2007-04-29 | 2007-04-29 | 一种自适应控制闪存接口读写速度的装置和方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2007100989146A CN100458977C (zh) | 2007-04-29 | 2007-04-29 | 一种自适应控制闪存接口读写速度的装置和方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101067968A true CN101067968A (zh) | 2007-11-07 |
| CN100458977C CN100458977C (zh) | 2009-02-04 |
Family
ID=38880484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2007100989146A Expired - Fee Related CN100458977C (zh) | 2007-04-29 | 2007-04-29 | 一种自适应控制闪存接口读写速度的装置和方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100458977C (zh) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101986329A (zh) * | 2010-09-16 | 2011-03-16 | 建荣集成电路科技(珠海)有限公司 | 一种读卡装置自适应数据线通信的方法 |
| CN101572123B (zh) * | 2009-05-31 | 2012-04-04 | 成都市华为赛门铁克科技有限公司 | 非易失性存储器控制装置、其数据调度方法及系统 |
| CN104601921A (zh) * | 2015-01-15 | 2015-05-06 | 上海小蚁科技有限公司 | 系统配置方法及装置 |
| CN104778126A (zh) * | 2015-04-20 | 2015-07-15 | 清华大学 | 非易失性主存中事务数据存储优化方法及系统 |
| CN106683709A (zh) * | 2016-12-28 | 2017-05-17 | 西北工业大学 | Nor和nand闪存性能测评方法 |
| CN109903800A (zh) * | 2019-03-15 | 2019-06-18 | 中国科学院上海微系统与信息技术研究所 | 相变储存器控制装置、相变储存器控制方法、电子装置及存储介质 |
| CN110018789A (zh) * | 2019-03-26 | 2019-07-16 | 记忆科技(深圳)有限公司 | 动态适配NAND的Tr和Tprom时间的方法、装置及存储介质 |
| WO2020015130A1 (zh) * | 2018-07-20 | 2020-01-23 | 江苏华存电子科技有限公司 | 一种快速检测闪存瑕疵的方法 |
| CN110765041A (zh) * | 2019-10-22 | 2020-02-07 | 天津津航计算技术研究所 | 自适应的Nand Flash读写速度调整系统 |
| CN110765042A (zh) * | 2019-10-22 | 2020-02-07 | 天津津航计算技术研究所 | 自适应的Nand Flash读写速度调整方法 |
| CN110867203A (zh) * | 2019-11-19 | 2020-03-06 | 上海华力微电子有限公司 | 存储器读取速度调节电路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102411548B (zh) * | 2011-10-27 | 2014-09-10 | 忆正存储技术（武汉）有限公司 | 闪存控制器以及闪存间数据传输方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1983002164A1 (en) * | 1981-12-17 | 1983-06-23 | Ryan, Philip, Meade | Apparatus for high speed fault mapping of large memories |
| US4456995A (en) * | 1981-12-18 | 1984-06-26 | International Business Machines Corporation | Apparatus for high speed fault mapping of large memories |
| US4873705A (en) * | 1988-01-27 | 1989-10-10 | John Fluke Mfg. Co., Inc. | Method of and system for high-speed, high-accuracy functional testing of memories in microprocessor-based units |
| JPH06275098A (ja) * | 1993-03-24 | 1994-09-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| CN1145972C (zh) * | 2000-03-30 | 2004-04-14 | 华为技术有限公司 | 随机存储器的自动检测方法及其检测电路 |
-
2007
- 2007-04-29 CN CNB2007100989146A patent/CN100458977C/zh not_active Expired - Fee Related
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101572123B (zh) * | 2009-05-31 | 2012-04-04 | 成都市华为赛门铁克科技有限公司 | 非易失性存储器控制装置、其数据调度方法及系统 |
| CN101986329A (zh) * | 2010-09-16 | 2011-03-16 | 建荣集成电路科技(珠海)有限公司 | 一种读卡装置自适应数据线通信的方法 |
| CN104601921A (zh) * | 2015-01-15 | 2015-05-06 | 上海小蚁科技有限公司 | 系统配置方法及装置 |
| CN104778126B (zh) * | 2015-04-20 | 2017-10-24 | 清华大学 | 非易失性主存中事务数据存储优化方法及系统 |
| CN104778126A (zh) * | 2015-04-20 | 2015-07-15 | 清华大学 | 非易失性主存中事务数据存储优化方法及系统 |
| CN106683709B (zh) * | 2016-12-28 | 2019-08-09 | 西北工业大学 | Nor和nand闪存性能测评方法 |
| CN106683709A (zh) * | 2016-12-28 | 2017-05-17 | 西北工业大学 | Nor和nand闪存性能测评方法 |
| WO2020015130A1 (zh) * | 2018-07-20 | 2020-01-23 | 江苏华存电子科技有限公司 | 一种快速检测闪存瑕疵的方法 |
| CN109903800A (zh) * | 2019-03-15 | 2019-06-18 | 中国科学院上海微系统与信息技术研究所 | 相变储存器控制装置、相变储存器控制方法、电子装置及存储介质 |
| CN110018789A (zh) * | 2019-03-26 | 2019-07-16 | 记忆科技(深圳)有限公司 | 动态适配NAND的Tr和Tprom时间的方法、装置及存储介质 |
| CN110018789B (zh) * | 2019-03-26 | 2022-03-25 | 记忆科技(深圳)有限公司 | 动态适配NAND的Tr和Tprom时间的方法、装置及存储介质 |
| CN110765041A (zh) * | 2019-10-22 | 2020-02-07 | 天津津航计算技术研究所 | 自适应的Nand Flash读写速度调整系统 |
| CN110765042A (zh) * | 2019-10-22 | 2020-02-07 | 天津津航计算技术研究所 | 自适应的Nand Flash读写速度调整方法 |
| CN110765042B (zh) * | 2019-10-22 | 2023-06-09 | 天津津航计算技术研究所 | 自适应的Nand Flash读写速度调整方法 |
| CN110765041B (zh) * | 2019-10-22 | 2023-06-09 | 天津津航计算技术研究所 | 自适应的Nand Flash读写速度调整系统 |
| CN110867203A (zh) * | 2019-11-19 | 2020-03-06 | 上海华力微电子有限公司 | 存储器读取速度调节电路 |
| CN110867203B (zh) * | 2019-11-19 | 2021-12-14 | 上海华力微电子有限公司 | 存储器读取速度调节电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN100458977C (zh) | 2009-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101067968A (zh) | 一种自适应控制闪存接口读写速度的装置和方法 | |
| US20210357319A1 (en) | User device including a nonvolatile memory device and a data write method thereof | |
| CN1230830C (zh) | Ram高速测试控制电路及其测试方法 | |
| TWI638359B (zh) | 記憶體系統及操作記憶體元件與自其記憶區塊讀取資料的方法 | |
| US8595572B2 (en) | Data storage device with metadata command | |
| US8386699B2 (en) | Method for giving program commands to flash memory for writing data according to a sequence, and controller and storage system using the same | |
| CN1873619A (zh) | 存储装置 | |
| CN1392558A (zh) | 后台验证记录介质或检验写入介质的数据的数据存储装置 | |
| CN101063929A (zh) | 使用非易失性闪存的存储装置及其控制方法 | |
| TW200939229A (en) | High-speed solid state storage system having a hierarchy of different control units that process data in a corresponding memory area and method of controlling the same | |
| CN1869915A (zh) | 提供读取操作硬件加速的存储卡 | |
| CN1851635A (zh) | 对廉价磁盘冗余阵列进行读写操作的方法和系统 | |
| US20130036258A1 (en) | Memory storage device, memory controller thereof, and method for programming data thereof | |
| CN1870177A (zh) | 快闪存储器装置的编程方法 | |
| CN1959843A (zh) | 用于再生存储在存储介质中的信息的装置和方法 | |
| CN103035282B (zh) | 存储器储存装置、存储器控制器与温度管理方法 | |
| CN102880567B (zh) | 数据读写系统 | |
| TWI651724B (zh) | 資料儲存裝置及其操作方法 | |
| TW201005536A (en) | Solid state storage system with data attribute wear leveling and method of controlling the solid state storage system | |
| CN1864223A (zh) | 错误码更正方法与装置 | |
| CN102880554B (zh) | 提高闪存芯片存储效率的方法、闪存存储系统及其控制器 | |
| CN1855083A (zh) | 主设备及其控制方法和具有主设备的电子设备 | |
| CN1945548A (zh) | 用于数据存储装置的功能测试方法和功能测试设备 | |
| US11733914B2 (en) | Direct write operation for quad-level cell based data storage devices | |
| CN1637953A (zh) | 具有高级测试模式的半导体存储装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090204 Termination date: 20120429 |