CN1230830C - Ram高速测试控制电路及其测试方法 - Google Patents
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Abstract
一种基于RAM高速测试控制电路的RAM测试方法，其采取如下步骤：a.通过CPU接口设置测试命令寄存器的状态，选择检测类型，选通测试寄存器；b.检测数据线，用读出的数据与写入的设定数据比较；c.检测地址线，用读出的数据与写入的设定数据比较；d.采用棋盘跨步图形检测被测RAM的存储单元；e.通过CPU接口电路读取相应结果状态寄存器记载的信息，分析判断RAM错误类型。其采用硬件逻辑实现对RAM进行全面高速的检测，可完成RAM数据线、地址线和存储单元的全面测试，测试内容和测试顺序可控，测试结果可由CPU接口读取或指示，故障定位准确，测试效率比传统的软件测试方法大大提高。
Description
技术领域
本发明涉及存储器检测技术，特别是用硬件逻辑实现RAM(随机存储器)高速测试方法及其测试控制电路。
背景技术
在通信产品及计算机的应用系统中，随机存储器(RAM)是用来存放原始数据、中间处理结果及其它信息的核心单元。存储器能否实现正常的读/写操作，并在存/取过程中不发生数据歧变，对于保证整个系统的正常可靠工作十分重要。为此，很有必要在产品出厂前和系统开始工作前对存储器进行全面的测试诊断。
随着通信和计算机软硬件技术的发展，系统对存储器的容量要求越来越大。同时随着半导体工艺的飞速发展，硅片集成度的提高，单位面积的硅片上所能实现的存储容量也在急剧增加。因此，如何实现对大容量RAM的高速、高覆盖率的测试变得越来越重要。
RAM的测试主要包括RAM生产测试、带RAM产品的生产装备测试、以及带RAM设备的上电自检等。现有的测试技术存在如下缺点：
1)测试速度慢，基本都是采用测试软件通过CPU接口对对RAM进行测试。现在的存储器的容量变得越来越大，若由软件来完成测试，测试时间将会很长，在RAM生产测试或某些产品中对RAM的测试时，测试速度完全无法满足速度上需求。
2)现有的测试技术对RAM故障问题定位不详细，不便于维修故障定位或RAM故障类型信息的统计分析。
发明内容
鉴于现有测试技术存在的上述不足，本发明提出了一种用硬件逻辑实现RAM高速测试方法及其控制电路，以满足大容量RAM的生产测试和应用测试的要求。
本发明的RAM高速测试控制电路，包括：
CPU接口电路，用于设置测试命令寄存器的状态，选通相应的测试结果寄存器，读取测试结果状态寄存器记载的信息；
RAM读写控制接口，用于连接被测RAM，控制读/写数据；
测试结果状态寄存器，它与CPU接口电路连接，包括测试状态寄存器、数据线测试结果状态寄存器、地址线测试结果状态寄存器以及存储单元测试结果状态寄存器；
测试命令寄存器，含有测试使能寄存器和测试内容选择寄存器，接收CPU接口电路的命令选择测试类型；
以及检测工作电路，含数据线测试、地址线测试和存储单元测试模块，分别与RAM读写控制接口和测试结果状态寄存器连接，根据测试命令寄存器状态完成被测RAM数据线、地址线和存储单元测试。
本发明的RAM高速测试方法，包括如下步骤：
a、通过CPU接口电路设置测试命令寄存器的状态，选择数据线、地址线和存储单元测试，并选通相应的测试结果状态寄存器；
b、检测数据线，将若干组设定数据分步写入被测RAM，在每一步中读出对应的数据分别与写入的设定数据比较，若比较出错，置错误标志和数据线测试结果状态寄存器，退出测试，否则进入下一组数据的比较处理；
c、检测地址线，写入若干组特定地址数据至被测RAM，读出对应的地址数据分别与写入的特定地址数据比较，比较出错时，置错误标志和地址线测试结果状态寄存器，退出地址线测试；
d、采用棋盘跨步图形法检测被测RAM的存储单元，若有错误，把相应地址送存储单元测试结果状态寄存器；
e、通过CPU接口电路读取相应测试结果状态寄存器记载的信息，分析判断RAM错误类型。
本发明通过硬件逻辑实现了对RAM进行全面高效的检测，测试全面，测试的内容包括板上地址线互连测试、数据线互连测试、RAM内部功能测试(地址译码、存储单元读写功能等)。其数据线、地址线和存储单元测试的测试顺序由CPU接口通过软件控制，可采取单项测试或按默认顺序测试，测试的结果可由CPU接口读取，或由状态指示灯指示，测试效率比传统的软件测试方法大大提高。
本发明可应用RAM生产测试，带RAM产品的生产装备测试以及带RAM设备的上电自检等。其测试设备成本低，组成简单，便于操作、测试灵活。能准确地测试出各种桥接短路故障(Short fault)和固定逻辑故障(Stuck-at fault)、固定开路故障(Stuck-open fault)、状态转换故障(Transition fault)、数据保持故障(Data-maintaining fault)、状态耦合故障(Coupling fault)、多重写入故障(multiple accessfault)等。RAM问题故障定位准确，给维修和故障类型统计带来方便。
本发明经某通信产品上的多种单板的生产装备测试，实际运行情况理想，其对大容量RAM的检测速度快，故障检出率高，问题定位详细，具有很好的应用价值。
附图说明
图1为本发明的RAM检测控制电路整体框图；
图2为图1的测试状态寄存器功能示意图；
图3为本发明的RAM数据线检测流程图；
图4为本发明的RAM地址线检测流程图；
图5为本发明的RAM存储单元检测流程图。
具体实施方法
数据存储器RAM的诊断过程，就是检验其每个存储单元执行读/写操作的有效性。对存储器的测试包括三个基本方面：一是数据线的测试，二是对地址线及译码的测试，三是对存储单元的测试；对RAM的检测就是通过一定的测试图案，对存储单元和地址译码电路的功能进行快速高效的检查。存储单元的测试能覆盖数据线测试和地址线测试的错误，增加单独的数据线、地址线测试是为了定位详细的数据线地址线测试的故障。
本发明的RAM检测控制电路如图1所示。该电路包括；CPU接口电路、RAM读写控制接口、测试命令寄存器、检测结果状态寄存器以及检测工作电路。以下对各部分进一步进行说明。
通过CPU接口电路可向RAM检测工作电路设置测试类型(数据线测试、地址线测试、存储单元测试)；并可通过向检测使能寄存器写入控制字触发RAM读写控制器，启动RAM检测；CPU还可通过此接口电路读取检测状态寄存器中的内容，以便获得检测状态及结果，判断检测是否成功或错误的类型。
测试命令寄存器包括：测试使能寄存器和测试内容选择寄存器。它连接在CPU接口电路与检测工作电路之间，在上电默认状态下，测试时使能是关闭的。只有通过CPU接口下发使能命令时才启动测试。测试内容选择寄存器主要用来设置选择进行数据线测试、地址线测试、还是存储单元测试。
测试结果状态寄存器与CPU接口电路连接，它包括测试状态寄存器、数据线测试结果状态寄存器、地址线测试结果状态寄存器以及存储单元测试结果状态寄存器。
①、测试状态寄存器
测试状态寄存器可以是一个5bit的寄存器，其中各位分别定义为检测状态、检测结束、地址线错误、数据线错误以及存储单元错误寄存器。5bit的寄存器各bit的含义如图2所示。其中各位bit0--bit4分别定义为检测状态、检测结束、地址线错误、数据线错误以及存储单元错误寄存器。
检测状态：当该位为‘1’，表示外部RAM检测正在进行。
检测结束：当该位为‘1’，表示检测已经结束。
地址线错误：当该位为‘1’，说明地址线有问题。
数据线错误：当该位为‘1’，说明数据线有问题。
存储单元错误：当该位为“1”，说明存储单元有问题。
上电初始化时，检测状态各比特全部清0；当检测结束并没有发现错误时，检测状态为00010。
②、数据线测试结果状态寄存器
数据线测试结果状态寄存器，是一个与数据线宽度一样宽的寄存器。上电开始测试前默认为全0。测试完，如果某一位为1，则表示该位数据线故障。在每次开始测试前，该寄存器自动清0。
③、地址线测试结果状态寄存器
地址线测试结果状态寄存器，是一个与地址线宽度一样宽的寄存器。上电开始测试前默认为全0.测试完，如果某一位为1，则表示该位地址线故障。在每次开始测试前，该寄存器自动清0.
④、存储单元测试结果状态寄存器
存储单元测试结果状态寄存器有2个，其位宽都等于地址线的宽度。其中一个用来记录存储单元测试故障的起始地址。另一个用来记录存储单元测试错误的单元数目。上电开始测试前默认为全0.在每次开始测试前，该寄存器自动清0.
检测工作电路，含数据线测试、地址线测试和存储单元测试模块，分别与RAM读写控制接口和测试结果状态寄存器连接，根据测试命令寄存器状态完成被测RAM数据线、地址线和存储单元测试。
该电路处理的基本功能要求是：
数据线测试：测试数据线有无粘连或被拉到某一固定电平的故障，要求能定位到某一位故障；
地址线测试：测试地址线有无粘连或被拉到某一固定电平的故障，要求能定位到某一位故障；
存储单元测试：测试所有存储单元的读写存储功能是否正常，要求能报出该RAM的坏单元的个数或坏单元的起始地址。
上述电路的三项测试逻辑互不相关，测试顺序由CPU接口通过软件控制，可采取单独测试中按默认顺序测试。通常测试顺序按数据线、地址线、存储单元测试进行，因为数据线测试最简单，该测试发现有误，其余两项测试就没必要了。其典型测试方法如下上文所述，不再赘述。
数据线、地址线和存储单元测试的测试顺序可根据测试需要调整，例如按地址线、数据线、存储单元测试顺序进行，或按存储单元、地址线、数据线测试顺序进行等。
基于上述电路的另一种RAM高速测试方法，采取如下步骤：
a’、通过CPU接口电路设置测试命令寄存器的状态，选择地址线、数据线和存储单元测试，并选通相应的测试结果状态寄存器；
b’、检测地址线，写入若干组特定地址数据至被测RAM，读出对应的地址数据分别与写入的特定地址数据比较，比较出错时，置错误标志和地址线测试结果状态寄存器，退出地址线测试；
c’、检测数据线，将若干组设定数据分步写入被测RAM，在每一步中读出对应的数据分别与写入的设定数据比较，若比较出错，置错误标志和数据线测试结果状态寄存器，退出测试，否则进入下一组数据的比较处理；
d’、采用棋盘跨步图形法检测被测RAM的存储单元，若有错误，把相应地址送存储单元测试结果状态寄存器；
e’、通过CPU接口电路读取相应测试结果状态寄存器记载的信息，分析判断RAM错误类型。测试有误时可由测试状态寄存器驱动点亮指示灯来指示。
有时也可根据需要仅进行其中一项测试，如只希望知道该RAM的好坏，而不需知道是详细那根数据线错误或那根地址线错误时，可以只选择存储单元测试，存储单元的测试也能检测覆盖数据线错误或地址线错误故障。
以下是本发明的第三种RAM高速测试方法，其采取如下步骤：
a″、通过CPU接口电路设置测试命令寄存器的状态，选择存储单元测试，并选通存储单元测试结果状态寄存器；
b″、采用棋盘跨步图形法检测被测RAM的存储单元，若有错误，把相应地址送存储单元测试结果状态寄存器；
c″、通过CPU接口电路读取存储单元测试结果状态寄存器记载的信息，分析判断RAM错误。
本发明的RAM数据线检测流程如图3所示。数据线测试的前提是假定地址线固定操作地址单元正确。其测试步骤(对最低端地址操作)如下：
写全0读出比较；
写全1读出比较；
写1010...1010.读出比较；
写0101...0101.读出比较；
走步0算法测试；
走步1算法测试。
其中走步0算法为：假设测试数据的宽度为N，那么第一个测试数据的最低位为0其余位为1，即为111...110，第二个测试数据的倒数第二位为0其余位为1，即为111...101，依次类推，直至倒数第二个数据为101...111，最后一个测试数据为011...111。这样测试数据中0从最低位依次移位到最高位，也可以从最高位依次移位到最低位。
其中走步1算法：假设测试数据的宽度为N，那么第一个测试数据的最低位为1其余位为0，即为000...001，第二个测试数据的倒数第二位为1其余位为0，即为000...010，依次类推，直至倒数第二个数据为010...000，最后一个测试数据为100...000。这样测试数据中1从最低位依次移位到最高位，也可以从最高位依次移位到最低位。
其逻辑实现(对最低端地址操作)为：
全0读出与原数据异或，若不为0，则退出数据线测试、把测试状态寄存器中的测试结束位置1，同时把异或结果送给相应的数据线测试结果状态寄存器、把测试状态寄存器中的数据线错误位置1。否则进入下一步骤。
写全1读出与原数据异或，若不为0，则退出数据线测试、把测试状态寄存器中的测试结束位置1，同时把异或结果送给相应的数据线测试结果状态寄存器、把测试状态寄存器中的数据线错误位置1。否则进入下一步骤。
写1010...读出与原数据异或，若不为0，则退出数据线测试、把测试状态寄存器中的测试结束位置1，同时把异或结果送给相应的数据线测试结果状态寄存器、把测试状态寄存器中的数据线错误位置1。否则进入下一步骤。
写0101...读出与原数据异或，若不为0，则退出数据线测试、把测试状态寄存器中的测试结束位置1，同时把异或结果送给相应的数据线测试结果状态寄存器、把测试状态寄存器中的数据线错误位置1。否则进入下一步骤。
走步0--读出与原数据异或，若不为0，则退出数据线测试、把测试状态寄存器中的测试结束位置1，同时把异或结果送给相应的数据线测试结果状态寄存器、把测试状态寄存器中的数据线错误位置1。否则进入下一步骤。
走步1--读出与原数据异或，若不为0，则退出数据线测试，同时把异或结果送给相应的数据线测试结果状态寄存器、把测试状态寄存器中的数据线错误位置1。否则进入下一步骤。
退出数据线测试、把测试状态寄存器中的测试结束位置1。
RAM地址线检测流程如图4所示。地址线测试的前提是假定数据线正确。其测试步骤如下：
(1)、写操作：0地址、全1地址、1010....1010地址、0101...0101地址、走步0算法地址、走步1算法地址(写入数据计数递增)。
(2)、读操作：0地址、全1地址、1010....1010地址、0101...0101地址、走步0算法地址、走步1算法地址(比较读与写入数据是否相同)。
其逻辑实现为：
(1)、写状态：完成一下地址的数据写入：0地址、全1地址、1010...1010地址、0101...0101地址、走步0算法地址、走步1算法地址(写入数据与地址相同)。
(2)、读状态：完成一下地址的数据读出与比较：0地址、全1地址、1010...1010.地址、0101...0101地址、走步0算法地址、走步1算法地址。读出的数据比较出错时，退出读状态，同时把该地址送到相应的地址线测试结果状态寄存器。
退出地址线测试、把测试状态寄存器中的测试结束位置1。
RAM存储单元检测流程如图5所示。存储单元测试的前提是假定数据线、地址线正确。
其测试步骤如下：
在保证地址线、数据线正确的情况下，进行存储单元测试。利用棋盘跨步图形法对每个地址按升序连续写入0101...0101，地址从0开始读出数据比较，发现有误错误退出测试同时把该地址送到相应的存储单元测试结果状态寄存器，比较无误，该地址写入1010....1010，同时地址加1读出比较，反复执行上面操作，直到最后地址.然后，地址按降序逐个读出比较，发现有误错误退出测试同时把该地址送到0相应的存储单元测试结果状态寄存器，比较无误，该地址写入0101....0101，直到最低位地址。
其逻辑实现为：
(1)、连续写状态：从0地址开始对每个地址按升序连续写入0101...0101.；
(2)、读出比较状态1：地址从0开始读出数据比较，发现有误错误退出测试同时把该地址送到相应的存储单元测试结果状态寄存器，比较无误，该地址写入1010...1010.，同时地址加1读出比较，反复执行上面操作，直到最后地址。
(3)、读出比较状态2：地址按降序逐个读出比较，发现有误错误退出测试同时把该地址送到相应的存储单元测试结果状态寄存器，比较无误，该地址写入0101....0101，直到最低位地址。
退出存储单元测试测试、把测试状态寄存器中的测试结束位置1。
本发明可应用RAM生产测试，带RAM产品的生产装备测试以及带RAM设备的上电自检等。经某通信产品上的多种单板的生产装备测试，实际运行情况理想，其对大容量RAM的检测速度快，故障检出率高，问题定位详细，具有很好的应用价值。
Claims (6)
1、一种RAM高速测试控制电路，其特征在于包括：
CPU接口电路，用于设置测试命令寄存器的状态，选通相应的测试结果寄存器，读取测试结果状态寄存器记载的信息；
RAM读写控制接口，用于连接被测RAM，控制读/写数据；
测试结果状态寄存器，它与CPU接口电路连接，包括测试状态寄存器、数据线测试结果状态寄存器、地址线测试结果状态寄存器以及存储单元测试结果状态寄存器；
测试命令寄存器，含有测试使能寄存器和测试内容选择寄存器，接收CPU接口电路的命令选择测试类型；
以及检测工作电路，含数据线测试、地址线测试和存储单元测试模块，分别与RAM读写控制接口和测试结果状态寄存器连接，根据测试命令寄存器状态完成被测RAM数据线、地址线和存储单元测试。
2、根据权利要求1所述RAM高速测试控制电路，其特征在于：在所述测试结果状态寄存器中，数据线测试结果状态寄存器是一个与数据线宽度一样宽的寄存器；地址线测试结果状态寄存器是一个与地址线宽度一样宽的寄存器；存储单元测试结果状态寄存器含有2个寄存器，其位宽都等于地址线的宽度，其中一个寄存器用来记录存储单元测试故障的起始地址，另一个寄存器用来记录存储单元测试错误的单元数目。
3、根据权利要求1所述RAM高速测试控制电路，其特征在于：在测试结果状态寄存器中，所述测试状态寄存器是一个5位的寄存器，其中各位分别定义为检测状态、检测结束、地址线错误、数据线错误以及存储单元错误寄存器。
4、一种RAM高速测试方法，其特征在于采取如下步骤：
a、通过CPU接口电路设置测试命令寄存器的状态，选择数据线、地址线和存储单元测试，并选通相应的测试结果状态寄存器；
b、检测数据线，将若干组设定数据分步写入被测RAM，在每一步中读出对应的数据分别与写入的设定数据比较，若比较出错，置错误标志和数据线测试结果状态寄存器，退出测试，否则进入下一组数据的比较处理；
c、检测地址线，写入若干组特定地址数据至被测RAM，读出对应的地址数据分别与写入的特定地址数据比较，比较出错时，置错误标志和地址线测试结果状态寄存器，退出地址线测试；
d、采用棋盘跨步图形法检测被测RAM的存储单元，若有错误，把相应地址送存储单元测试结果状态寄存器；
e、通过CPU接口电路读取相应测试结果状态寄存器记载的信息，分别判断RAM错误类型。
5、根据权利要求4所述RAM高速测试方法，其特征在于：在检测数据线中，所述设定数据是全0、全1、1010...1010、0101...0101、走步0算法数据以及走步1算法数据。
6、根据权利要求4所述RAM高速测试方法，其特征在于：在检测地址线中，所述特定地址数据为全0地址、全1地址、1010...1010地址、0101...0101地址，走步0算法地址以及走步1算法地址。
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