CN112466381B - 一种适用于测试ddr3物理层电气功能的测试芯片 - Google Patents

Abstract

本发明公开了一种适用于测试DDR3物理层电气功能的测试芯片，属于电子测试技术领域。本发明的适用于测试DDR3物理层电气功能的测试芯片，将JTAG接口作为指令的发送端口，测试数据由电路自行产生，从而将指令与数据的通路分隔开来，成功地避免了低速接口的带宽限制问题，使得DDR能够在全速工作下运行；同时还保留了低速接口的调试功能，实现低速与高速之间的切换。本发明通过将数据和待测模块集成的方式，方便观察测试结果，同时使得测试系统微型化，操作简单易行，具有很好的应用前景。本发明克服了现有的DDR测试方法不能测试DDR在全速运行下功能是否正常的缺点。

Description

一种适用于测试DDR3物理层电气功能的测试芯片

技术领域

本发明属于电子测试技术领域，尤其是供一种适用于测试DDR3物理层电气功能的测试芯片。

背景技术

为缩短大型SoC电路的研发周期，目前集成电路设计通常采用IP复用技术，接口电路就是一种常见的IP单元。而每新开发一套IP单元，其功能正确性需要进行完备的检验才能被直接应用到具体的大规模集成电路系统中。

DDR是DDR SDRAM的简称，指的是“双倍速率随机动态存储器”，广泛用于内存接口电路中。DDR历经几代发展，目前DDR4已经实现商业化量产，应用于高速系统之中。出于成本等因素的折中考虑，在目前的嵌入式系统当中，因为速度和性能仍能满足特定任务的需求，DDR3仍占据大量市场份额，因此开发DDR3 IP核依旧具有重要的价值。DDR主要由控制逻辑和物理层(PHY)组成，物理层的功能是将由处理器等主机发送的读写命令转化为内存颗粒能够识别的信号来进行数据的存储与读取。控制逻辑由常用的硬件描述语言代码编写而成，其验证有成熟的数字后端验证仿真手段，而基于全定制设计的PHY层的验证需要在实际的工作状态下进行才能得到最终的功能和性能保障。

在常见的DDR测试方法中，在实验平台上通常集成有处理器、JTAG接口、DDR控制器和存储颗粒，通过处理器向DDR发送命令和数据，来使得测试系统正常工作。这种测试方法存在以下缺点：由于JTAG接口的串行工作方式和自身工作频率限制，使得DDR始终以低速模式工作，不能测试DDR在全速运行下的功能是否正常；测试试验中集成了处理器、DDR控制器和总线接口，难以降低测试成本，操作复杂。

发明内容

本发明的目的在于克服现有的DDR测试方法不能测试DDR在全速运行下功能是否正常的缺点，提供一种适用于测试DDR3物理层电气功能的测试芯片。

为达到上述目的，本发明采用以下技术方案予以实现：

一种适用于测试DDR3物理层电气功能的测试芯片，包括用户层、控制层、物理层和存储器；

所述用户层包含具有5种测试模式的主体功能电路，通过JTAG接口配置标志寄存器以及实现5种各种测试模式之间的切换；

所述5种测试模式包括测试模式1～测试模式5；

测试模式1为：连续写M个数，再将这M个数读出来，其中，M的大小由寄存器配置，取值范围为小于存储总量的任意数；

测试模式2为：对偶数地址上写55555555，对奇数地址上写AAAAAAAA，连续写M个交替的55555555和AAAAAAAA；

测试模式3为：连续4次写，连续4次读，写入FFFFFFFF和00000000交替的数据，直至写M个数停止；

测试模式4为：对M个地址中的奇数地址写入AAAAAAAA，然后读出；

测试模式5为：对M个地址中的偶数地址写入55555555，然后读出；

所述用户层的寄存器分别通过两路AXI总线与控制层主机、控制层寄存器相连；

用户层的寄存器包括报错寄存器、位错统计寄存器和字错统计寄存器；

所述报错寄存器为32位，用于在各个测试模式读过程中报错，报错寄存器的最高位为错误标志，有错置1，无错为0；其余低31位表示出错地址；

所述位错统计寄存器，用于统计各个测试模式读过程中产生的位错；

所述字错统计寄存器，用于统计各个测试模式读过程中产生的字错；

所述控制层的寄存器用于接收来自AXI主机接口的存储器访问请求，经存储管理、命令调度、命令执行后发往物理层进行传输；

所述控制层主机用于接收来自AXI寄存器接口的请求，实现初始化、DataTraining和DDR命令；

物理层为待测试的模块，用于将控制层发送的信息转换为存储器可识别的时序和电气信号；

所述存储器用于储存时序和电气信号。

进一步的，测试模式1的具体流程为：

当外部JTAG发起向00000000地址的单次写操作时，测试模式1开始工作，从00000000地址开始，连续进行M次逐次自加1的自动写操作，截止到第M个数；

当外部JTAG发起从00000000地址的单次读操作时，进行M次单次读操作；

将读出的数据和从00000000开始的M次自加1的数据进行对比；

若整个读数过程中没有错误发生，则报错寄存器为全0；

若有错，则将第一个错误发生的地址报出来。

进一步的，首次JTAG向00000000地址单次写入的数被自动写操作重新覆盖。

进一步的，测试模式2的具体流程为：

当外部JTAG发起向00000001地址的单次写操作时，测试模式2开始工作；

从00000000地址开始，写数据55555555，再在00000001地址写一个AAAAAAAA，按此规律连续进行M次交替的自动写，直到第M个地址写入AAAAAAAA停止；

当外部JTAG发起从00000001地址的单次读操作时，对写入的M个数的自动读操作模式，在此过程中，将偶数地址读出的数和55555555对比，将奇数地址读出的数和AAAAAAAA对比；

若整个读数过程中没有错误发生，则报错寄存器为全0，有错则将第一个错误发生的地址报出来。

进一步的，测试模式3的具体流程为：

当外部JTAG发起向00000002地址的单次写操作时，测试模式3开始工作；

从00000000地址开始，对4个连续地址分别自动写入数据FFFFFFFF、00000000、FFFFFFFF和00000000，再对这4个地址写入的数据进行读操作，此为一个读写周期；

然后再按此规律实现对M个数的写和读，共执行M/4个周期；

若整个读数过程中没有错误发生，则报错寄存器为全0；否则，则将第一个错误发生的地址报出来。

进一步的，测试模式4的具体流程为：

当外部JTAG发起00000003地址的单次写操作时，测试模式4开始工作；

从00000001地址开始，写一个数据AAAAAAAA，在连续的M个奇地址内，写入相同的数据AAAAAAAA；

当外部JTAG发起00000003地址的单次读操作时，对已写入数的自动读操作，在此过程中，将奇数地址读出的数和AAAAAAAA进行对比；

若整个读数过程中没有错误发生，则报错寄存器为全0；否则，则将第一个错误发生的地址报出来。

进一步的，测试模式5的具体流程为：

当外部JTAG发起向00000004地址的单次写操作时，测试模式5开始工作；

从00000000地址开始，写一个数据55555555，在连续的M个偶地址内写入相同的数据55555555；

当外部JTAG发起从00000004地址的单次读操作时，对写入数的自动读操作，在此过程中，将偶数地址读出的数和55555555进行对比；

若整个读数过程中没有错误发生，则报错寄存器为全0；否则，则将第一个错误发生的地址报出来。

进一步的，位错统计寄存器统计各个测试模式读过程中产生的位错；

字错统计寄存器统计各个测试模式读过程中产生的字错。

与现有技术相比，本发明具有以下有益效果：

本发明的适用于测试DDR3物理层电气功能的测试芯片，将JTAG接口作为指令的发送端口，测试数据由电路自行产生，从而将指令与数据的通路分隔开来，成功地避免了低速接口的带宽限制问题，使得DDR能够在全速工作下运行；同时还保留了低速接口的调试功能，实现低速与高速之间的切换。本发明通过将数据和待测模块集成的方式，方便观察测试结果，同时使得测试系统微型化，操作简单易行，具有很好的应用前景。

附图说明

图1为本发明测试芯片的原理框图；

图2为本发明测试芯片的Pattern1模式的读写校验流程图；

图3为本发明测试芯片的使用示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

本发明提供了一种适用于测试DDR3物理层电气功能的测试芯片，为使本发明的目的、技术细节更加明确清楚，通过下面的附图对本发明的原理以及结构以及工作方式加以叙述。

JTAG调试标准指的是IEEE.1149.1标准，该标准定义的电路允许测试指令和相关测试数据加载到待测器件，并且允许指令执行结果从器件读出，所有的指令、测试数据和测试结果以串行格式进行传送。由于JTAG接口的速度和带宽限制，在本发明中，JTAG接口功能主要是接收PC端的指令进行芯片初始化和寄存器配置，以及不同读写模式的切换。该设计避免了数据由JTAG向控制器发送的速率瓶颈。JTAG接口在这里主要起到寄存器配置和工作模式触发的作用，一旦确定是哪种工作模式，数据便自动生成，并向控制器进行发送。

参见图1，图1为本发明测试芯片的原理框图，图1中从左到右分别为用户层、控制层、物理层(PHY)和存储器四个层面。用户层、控制层、物理层是本发明的主体，用户层包含了具有5种测试模式的主体功能电路，主体功能电路的5个测试模式为：Pattern1、Pattern2、Pattern3、Pattern4和Pattern5；用户层通过JTAG接口配置标志寄存器，实现各种工作模式之间的切换。AXI总线作为本发明选用的片内总线用于主机和从机之间的指令与数据的传送。控制层主要是由硬件描述语言代码写成，其功能的正确性可通过完备的数字电路验证手段得到保证。而PHY层便是需要进行功能验证的电路单元，DDR存储器直接选用成熟的商用存储颗粒即可。

参见图2，图2为本发明测试芯片的Pattern1模式的读写校验流程图，Pattern1具体工作内容为：连续写M(M的大小可通过寄存器配置，M取小于存储总量的任意数)个数，再将这M个数读出来；

具体实施方式如下：

当外部JTAG发起向“00000000”地址的单次写操作时，主体功能电路切换至Pattern1模式，主体功能电路开始工作，从“00000000”地址开始，连续进行M次逐次自加1的自动写操作，截止到第M个数；在此过程中，之前一步出于触发工作模式的目的，JTAG接口向“00000000”地址单次写入的数被自动写操作重新覆盖，因此不会影响自动写数的结果。

数据写完成之后，再由JTAG发起读操作；当外部JTAG发起从“00000000”地址的单次读操作时，便进行M次单次读操作。将读出的数据再和从“00000000”开始的M次自加1的数据对比。在读过程中有32位的报错寄存器：DDR_pattern1_addr，其最高位(第32位)为错误标志，有错置“1”，无错为“0”，其余低31位表示出错地址；若整个读数过程中没有错误发生，则报错寄存器为全“0”，若有错，会将第一个错误发生的地址报出来；DDRPattern1BitErrCnt和DDRPattern1WordErrCnt分别为位错统计寄存器和字错统计寄存器，分别用于统计Pattern1读过程中产生的位错和字错。上述三个寄存器为用户层寄存器，该图描述了Pattern1的整个数据发送和读取的流程，其余4个工作模式，其流程与图1基本类似，这里不再附图，只给出具体的工作实施方式。

Pattern2：连续写M个交替的“55555555”(偶数地址)和“AAAAAAAA”(奇数地址)；

当外部JTAG发起向“00000001”地址的单次写操作时，Pattern2开始工作：从“00000000”地址开始，写数据“55555555”，再在“00000001”地址写一个“AAAAAAAA”，按此规律连续进行M次交替的自动写，直到第M个地址写入“AAAAAAAA”停止；

当外部JTAG发起从“00000001”地址的单次读操作时，便进行对已写入的M个数的自动读操作模式，在此过程中，对偶数地址读出的数和“55555555”对比，对奇数地址读出的数和“AAAAAAAA”对比；在读过程中有一个32位的报错寄存器：DDR_pattern2_addr，其最高位(第32位)为错误标志，有错置“1”，无错为“0”，其余低31位表示出错地址；若整个读数过程中没有错误发生，则报错寄存器为全“0”；否则，则将第一个错误发生的地址报出来。DDRPattern2BitErrCnt和DDRPattern2WordErrCnt分别为位错统计寄存器和字错统计寄存器，分别用于统计Pattern2读过程中产生的位错和字错。

Pattern3：连续4次写，连续4次读，写入“FFFFFFFF”，“00000000”交替的数据；

当外部JTAG发起向“00000002”地址的单次写操作时，便自动切换到从“00000000”地址开始，对4个连续地址分别自动写入数据“FFFFFFFF”，“00000000”，“FFFFFFFF”，“00000000”，再对这4个地址写入的数据进行读操作，此为一个读写周期；然后再按此规律实现对M个数的写和读，即共执行M/4个周期；在读过程中有一个32位的报错寄存器：DDR_pattern3_addr，其最高位(第32位)为错误标志，有错置“1”，无错为“0”，其余低31位表示出错地址；若整个读数过程中没有错误发生，则报错寄存器为全“0”；否则，则将第一个错误发生的地址报出来。DDRPattern3BitErrCnt和DDRPattern3WordErrCnt分别为位错统计寄存器和字错统计寄存器，分别用于统计Pattern3读过程中产生的位错和字错。

Pattern4：对M个地址中的奇数地址写入“AAAAAAAA”，然后读出；

当外部JTAG发起“00000003”地址的单次写操作时，Pattern4开始工作：从“00000001”地址开始，写一个数据“AAAAAAAA”，在连续的M个奇地址内，写入相同的数据“AAAAAAAA”；

当外部JTAG发起“00000003”地址的单次读操作时，便进行对已写入数的自动读操作，在此过程中，对奇数地址读出的数和“AAAAAAAA”对比；在读过程中有一个32位的报错寄存器：DDR_pattern4_addr，其最高位(第32位)为错误标志，有错置“1”，无错为“0”，其余低31位表示出错地址；若整个读数过程中没有错误发生，则报错寄存器为全“0”；否则，则将第一个错误发生的地址报出来。DDRPattern4BitErrCnt和DDRPattern4WordErrCnt分别为位错统计寄存器和字错统计寄存器，分别用于统计Pattern4读过程中产生的位错和字错。

Pattern5：对M个地址中的偶数地址写入“55555555”，然后读出；

当外部JTAG发起向“00000004”地址的单次写操作时，Pattern5开始工作：从“00000000”地址开始，写一个数据“55555555”，在连续的M个偶地址内写入相同的数据“55555555”；

当外部JTAG发起从“00000004”地址的单次读操作时，便进行对已写入数的自动读操作，在此过程中，对偶数地址读出的数和“55555555”对比；在读过程中有一个32位的报错寄存器：DDR_pattern5_addr，其最高位(第32位)为错误标志，有错置“1”，无错为“0”，其余低31位表示出错地址；若整个读数过程中没有错误发生，则报错寄存器为全“0”；否则，则将第一个错误发生的地址报出来。DDRPattern5BitErrCnt和DDRPattern5WordErrCnt分别为位错统计寄存器和字错统计寄存器，分别用于统计Pattern5读过程中产生的位错和字错。

请参阅图3，图3为本发明测试芯片的使用示意图，PC端通过JTAG接口向测试芯片提供寄存器配置信息，电路开始正常工作，PHY层将控制器发送的信息转换为存储器可识别的时序和电气信号。在电路工作过程中，通过示波器探头抓取PHY层的信号，以观察各个引脚的电学性能是否满足设计要求。

综上所述，本发明将JTAG接口作为指令的发送端口，测试数据由电路自行产生，从而将指令与数据的通路分隔开来，成功地避免了低速接口的带宽限制问题，使得待测电路能够在全速工作下运行。同时还保留了低速接口的调试功能，实现低速与高速之间的切换。本发明通过将数据和待测模块集成的方式，方便观察测试结果，同时使得测试系统微型化，操作简单易行，具有很好的应用前景。应当理解的是，本发明的应用不限于上述的DDR3PHY，只要稍作微调同样适用于DDR4，DDR5等更高速的内存接口。

以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。

Claims (7)

1.一种适用于测试DDR3物理层电气功能的测试芯片，其特征在于，包括用户层、控制层、物理层和存储器；

所述用户层包含具有5种测试模式的主体功能电路，通过JTAG接口配置标志寄存器以及实现5种各种测试模式之间的切换；

所述5种测试模式包括测试模式1～测试模式5；

测试模式1为：连续写M个数，再将这M个数读出来，其中，M的大小由寄存器配置，取值范围为小于存储总量的任意数；

测试模式2为：对偶数地址上写55555555，对奇数地址上写AAAAAAAA，连续写M个交替的55555555和AAAAAAAA；

测试模式3为：连续4次写，连续4次读，写入FFFFFFFF和00000000交替的数据，直至写M个数停止；

测试模式4为：对M个地址中的奇数地址写入AAAAAAAA，然后读出；

测试模式5为：对M个地址中的偶数地址写入55555555，然后读出；

所述用户层的寄存器分别通过两路AXI总线与控制层主机、控制层寄存器相连；

用户层的寄存器包括报错寄存器、位错统计寄存器和字错统计寄存器；

所述报错寄存器为32位，用于在各个测试模式读过程中报错，报错寄存器的最高位为错误标志，有错置1，无错为0；其余低31位表示出错地址；

所述位错统计寄存器，用于统计各个测试模式读过程中产生的位错；

所述字错统计寄存器，用于统计各个测试模式读过程中产生的字错；

所述控制层的寄存器用于接收来自AXI主机接口的存储器访问请求，经存储管理、命令调度、命令执行后发往物理层进行传输；

所述控制层主机用于接收来自AXI寄存器接口的请求，实现初始化、Data Training和DDR命令；

物理层为待测试的模块，用于将控制层发送的信息转换为存储器可识别的时序和电气信号；

所述存储器用于储存时序和电气信号。

2.根据权利要求1所述的适用于测试DDR3物理层电气功能的测试芯片，其特征在于，测试模式1的具体流程为：

当外部JTAG发起向00000000地址的单次写操作时，测试模式1开始工作，从00000000地址开始，连续进行M次逐次自加1的自动写操作，截止到第M个数；

当外部JTAG发起从00000000地址的单次读操作时，进行M次单次读操作；

将读出的数据和从00000000开始的M次自加1的数据进行对比；

若整个读数过程中没有错误发生，则报错寄存器为全0；

若有错，则将第一个错误发生的地址报出来。

3.根据权利要求2所述的适用于测试DDR3物理层电气功能的测试芯片，其特征在于，首次JTAG向00000000地址单次写入的数被自动写操作重新覆盖。

4.根据权利要求1所述的适用于测试DDR3物理层电气功能的测试芯片，其特征在于，测试模式2的具体流程为：

当外部JTAG发起向00000001地址的单次写操作时，测试模式2开始工作；

从00000000地址开始，写数据55555555，再在00000001地址写一个AAAAAAAA，按此规律连续进行M次交替的自动写，直到第M个地址写入AAAAAAAA停止；

当外部JTAG发起从00000001地址的单次读操作时，对写入的M个数的自动读操作模式，在此过程中，将偶数地址读出的数和55555555对比，将奇数地址读出的数和AAAAAAAA对比；

若整个读数过程中没有错误发生，则报错寄存器为全0，有错则将第一个错误发生的地址报出来。

5.根据权利要求1所述的适用于测试DDR3物理层电气功能的测试芯片，其特征在于，测试模式3的具体流程为：

当外部JTAG发起向00000002地址的单次写操作时，测试模式3开始工作；

从00000000地址开始，对4个连续地址分别自动写入数据FFFFFFFF、00000000、FFFFFFFF和00000000，再对这4个地址写入的数据进行读操作，此为一个读写周期；

然后再按此规律实现对M个数的写和读，共执行M/4个周期；

若整个读数过程中没有错误发生，则报错寄存器为全0；否则，则将第一个错误发生的地址报出来。

6.根据权利要求1所述的适用于测试DDR3物理层电气功能的测试芯片，其特征在于，测试模式4的具体流程为：

当外部JTAG发起00000003地址的单次写操作时，测试模式4开始工作；

从00000001地址开始，写一个数据AAAAAAAA，在连续的M个奇地址内，写入相同的数据AAAAAAAA；

当外部JTAG发起00000003地址的单次读操作时，对已写入数的自动读操作，在此过程中，将奇数地址读出的数和AAAAAAAA进行对比；

若整个读数过程中没有错误发生，则报错寄存器为全0；否则，则将第一个错误发生的地址报出来。

7.根据权利要求1所述的适用于测试DDR3物理层电气功能的测试芯片，其特征在于，测试模式5的具体流程为：

当外部JTAG发起向00000004地址的单次写操作时，测试模式5开始工作；

从00000000地址开始，写一个数据55555555，在连续的M个偶地址内写入相同的数据55555555；

当外部JTAG发起从00000004地址的单次读操作时，对写入数的自动读操作，在此过程中，将偶数地址读出的数和55555555进行对比；

若整个读数过程中没有错误发生，则报错寄存器为全0；否则，则将第一个错误发生的地址报出来。

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