TWI451428B - 於完整記憶體系統中具有先進特徵的記憶體測試系統 - Google Patents

於完整記憶體系統中具有先進特徵的記憶體測試系統 Download PDF

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Description

於完整記憶體系統中具有先進特徵的記憶體測試系統
本發明係關於動態隨機存取記憶體之技術領域，尤指一種於完整記憶體系統中具有先進特徵的可程式不同負載的測試系統及使用該可程式不同負載的測試系統的記憶體測試系統。
過去幾年，由於半導體製程的進步，同步動態隨機存取記憶體的記憶格(cell)可達到4Giga位元或更多。而每一資料腳位的資料傳輸量亦可達到1600Mbps/pin位元或更高。同步動態隨機存取記憶體(SDRAM)系統中，該同步動態隨機存取記憶體的密度及速度快速地變大及增加，該電子傳輸信號於印刷電路板上的走線連接於該積體電路的腳位所需的速度亦快速的增加。因此，無論是個人電腦系統或是消費性電子產品，同步動態隨機存取記憶體變為最重要的儲存裝置，同時扮演主記憶體的角色。
由於SDRAM有著非常高的密度，並且其操作速度非常快，通常使用一SDRAM的記憶體存取系統來存取與管控SDRAM，其包含一記憶體控制器、一高速腳位(PAD)、一高速封裝、一印刷電路板、及至少一個SDRAM。
記憶體控制器及高速腳位係位於一積體電路中，該高速封裝係該積體電路及該印刷電路板的溝通介面，該印刷電路板上的走線則連接該積體電路的腳位及該SDRAM。該記憶體控制器包含數位電路及類比電路。該數位電路則將一系統匯流排(system bus)的訊號轉換成符合SDRAM協定的訊號。該類比電路處理類比訊號、處理輸出或輸入至該積體電路的外部資料及命令。
該高速封裝用以解決該積體電路之高速通訊到外部SDRAM的高速訊號問題。藉由印刷電路板上的走線，該SDRAM係作為一儲存裝置並位於該記憶體存取系統的終端。由此可知，一完整記憶體存取系統為具有數個不同的訊號路徑，且為一個複雜和多領域的系統。
不只是在於複雜的系統設計，而且信號完整性(signal integrity)及電源完整性(power integrity)的問題在高速記憶體存取系統的設計中佔有決定性的影響系統穩定和順利運作的地位。信號完整性(signal integrity)及電源完整性(power integrity)的問題主要由於SDRAM先進的規格中，其操作在更高的速度及更低工作電壓下會需要更高的效能和更高品質的記憶體系統設計。
由於記憶體存取系統有數個不同的訊號路段，在先進的SDRAM規格中，這使得驗證該記憶體存取系統變得越來越難。對於一個電腦系統或一個嵌入式系統而言，記憶體存取系統的驗證及測試方法變得越來越難且越來越重要。
在記憶體測試的技術領域中，許多的記憶體測試的方法被提出來。一種內建自我測試(build-in-self-test,BIST)方法廣為使用於SDRAM中，其係將一內建自我測試(BIST)電路內建於SDRAM中。內建自我測試(BIST)電路可測試SDRAM內部的記憶格(cell)、SDRAM內部的控制電路、及SDRAM內部的週邊電路。美國專利第6,154,860、6,182,257、6,253,340、6,230,290、6,415,403號公告則是內建自我測試(BIST)的相關發明。然而內建自我測試(BIST)電路僅可測試SDRAM內部的電路，而非整個SDRAM記憶體系統，其包含記憶體控制器、高速腳位(PAD)、高速封裝、印刷電路板及SDRAM，因此內建自我測試(BIST)電路無法測試整個SDRAM記憶體系統。
美國專利第6,131,149號公告揭露一關於靜態隨機存取記憶體(static random access memory,SRAM)的測試系統，然而SRAM的複雜度遠低於SDRAM。美國專利第6,047,393號公告揭露一關於記憶體的直流(direct current,DC)測試，然而記憶體的直流(direct current,DC)測試並不能滿足現代於SDRAM記憶存取體系統的需求。
美國專利第6,715,096號公告、6,940,768號公告、及7,355,387號公告揭露一關於SDRAM介面的時序餘量的測試，然而其測試方法中並未包含不同操作方式及條件，其所獲得結果可能僅依據較佳條件所產生而非較差條件所產生。
美國專利第4,835,744號公告揭露一具有比較資料記憶體的完整測試系統，其使用一資料記憶體以處理需被比較的測試資料，然而新增的資料記憶體會增加系統的成本。
美國專利第4,481,627號公告揭露一嵌入式記憶體的測試方法，由於無高速腳位及電路板，該測試方法僅適用於嵌入式記憶體。
美國專利第5,657,443號公告揭露一測試SDRAM的全部記憶格(cell)的測試方法，由於整個SDRAM記憶體系統包含記憶體控制器、高速腳位(PAD)、高速封裝、印刷電路板及SDRAM，因此該測試方無法測試整個SDRAM記憶體系統。
美國專利第5,912,852號公告揭露一測試SDRAM的測試方法，其主要用於找尋SDRAM數位協定。
美國專利第5,682,472號公告及7,315,969B2號公告揭露測試多個SDRAM的測試方法，該測試方法主要如何有效地在多個SDRAM之間進行測試。
美國專利第5,155,844號公告揭露在啟動時SDRAM的測試方法，該測試方法在SDRAM尚未正常存取前進行測試，以驗證SDRAM的記憶格(cell)。該測試方法無法測試SDRAM在正常存取時的情形，尤其在高負載時情形。因此，習知記憶體系統的測試技術仍有改善的空間。
本發明之一目的係在提供一可信賴的記憶體測試系統，以解決高速度記憶體控制器、記憶體介面及SDRAM所引起的測試問題。並可獨立地設定各個硬體之模式，因此可組合出多樣性的測試模式。
本發明之另一目的係在提供一可信賴的記憶體測試系統，可程式不同負載的測試(prgrammable-loading test)、實際實例測試(real case test)、及寫入回授測試(write-feedback test)，因此記憶體測試系統具有高的可信賴度。除了高速測試系統，本發明的寫入回授測試(write-feedback test)可獨立地測試記憶體控制器，其可測試嵌入至一積體電路中的記憶體控制器而無需與實體的SDRA進行溝通。在積體電路驗證階段，本發明技術能夠分析及區別產生問題點係在積體電路內部或積體電路外部，同時可分別產生寫入命令及讀出命令。
依據本發明之一特色，本發明提出一種於完整記憶體系統中具有先進特徵的記憶體測試系統，其包含至少一個同步動態隨機存取記憶體(SDRAM)、一系統匯流排(system bus)、一同步動態隨機存取記憶體控制器(SDRAM controller)、至少一高速腳位(PAD)、一可程式不同負載的測試系統。該至少一個同步動態隨機存取記憶體用以儲存資料。該系統匯流用以傳送至少一個主動裝置(master)的系統匯流命令。該同步動態隨機存取記憶體控制器連接至該系統匯流，該同步動態隨機存取記憶體控制器處理該系統匯流命令，並產生符合同步動態隨機存取記憶體規範的標準命令。該至少一高速腳位連接至該同步動態隨機存取記憶體控制器，並經由印刷電路板的電路路徑(PCB circuitry path)連接至該至少一個同步動態隨機存取記憶體，以收送該至少一個同步動態隨機存取記憶體的電氣訊號。該可程式不同負載的測試系統用以對該至少一個同步動態隨機存取記憶體產生測試命令，該可程式不同負載程度的測試系統包含一模式暫存器控制器(mode register controller)、一可程式不同負載的命令序列產生器(programmable loading command sequence generator)、一可程式不同負載的命令位址產生器(programmable loading command address generator)、一可程式不同負載的資料突發長度產生器(programmable loading data burst length generator)、一可程式不同負載的寫入資料背景產生器(programmable loading write data background generator)、及一讀出資料背景檢查器(read data background checker)。該模式暫存器控制器用以選擇及配置該可程式不同負載的測試系統的測試模式。該可程式不同負載的命令序列產生器連接至該模式暫存器控制器及該同步動態隨機存取記憶體控制器，依據該模式暫存器控制器的配置以產生一不同負載的命令序列及通用型命令序列(general purpose commands sequence)。該可程式不同負載的命令位址產生器連接至該模式暫存器控制器及該同步動態隨機存取記憶體控制器，依據該模式暫存器控制器的配置以產生一不同負載的命令位址及通用型命令位址(general purpose commands address)。該可程式不同負載的資料突發長度產生器連接至該模式暫存器控制器及該同步動態隨機存取記憶體控制器，依據該模式暫存器控制器的配置以產生一不同負載的資料突發長度及通用型資料突發長度(general purpose data burst length)。該可程式不同負載的寫入資料背景產生器連接至該模式暫存器控制器及該同步動態隨機存取記憶體控制器，依據該模式暫存器控制器的配置以產生一不同負載的寫入資料背景及通用型寫入資料背景(general purpose write data background)。該讀出資料背景檢查器連接至該模式暫存器控制器及該同步動態隨機存取記憶體控制器，依據該模式暫存器控制器的配置以檢查由及該同步動態隨機存取記憶體控制器輸出的讀出資料。
依據本發明之另一特色，本發明提出一種記憶體的測試系統，其包含一同步動態隨機存取記憶體(SDRAM)、一系統匯流排(system bus)、一同步動態隨機存取記憶體控制器(SDRAM controller)、一寫入路徑、一讀出路徑、及一高速腳位(PAD)、一可程式不同負載的測試系統。該同步動態隨機存取記憶體用以儲存資料。該系統匯流排用以傳送一主動裝置(master)的系統匯流命令。該同步動態隨機存取記憶體控制器連接至該系統匯流排，用以處理該系統匯流命令，進而產生符合該同步動態隨機存取記憶體所規範的標準命令。該寫入路徑連接至該同步動態隨機存取記憶體控制器，用以提供一寫入路徑。該讀出路徑連接至該同步動態隨機存取記憶體控制器，用以提供一讀出路徑。該高速腳位連接至該寫入路徑及該讀出路徑，並經由一印刷電路板的電路路徑用以收送該同步動態隨機存取記憶體的電氣訊號。該可程式不同負載的測試系統用以對該同步動態隨機存取記憶體產生測試命令，其中，當進行記憶體寫入資料測試時，該寫入路徑係短路、該讀出路徑係斷路，當進行記憶體寫入回授測試時，該讀出路徑係連接至該寫入路徑，用以將寫入資料回授至該寫入資料回授檢查器。
依據本發明之又一特色，本發明提出一種於完整記憶體系統中具有先進特徵的記憶體的測試系統，其包含一同步動態隨機存取記憶體、一系統匯流排、一同步動態隨機存取記憶體控制器、一寫入路徑、一讀出路徑、一高速腳位、及一可程式不同負載的測試系統。該同步動態隨機存取記憶體用以儲存資料。該系統匯流排用以傳送一主動裝置的系統匯流命令。該同步動態隨機存取記憶體控制器連接至該系統匯流排，用以處理該系統匯流命令，進而產生符合該同步動態隨機存取記憶體所規範的標準命令。該寫入路徑連接至該同步動態隨機存取記憶體控制器，用以提供一寫入路徑。該讀出路徑連接至該同步動態隨機存取記憶體控制器，用以提供一讀出路徑，讀出路徑並包含一解多工器。該高速腳位連接至該寫入路徑及該讀出路徑，並經由一印刷版電路的電路路徑用以收送該同步動態隨機存取記憶體的電氣訊號。該可程式不同負載的測試系統，用以對該同步動態隨機存取記憶體產生測試命令，該可程式不同負載的測試系統更包含：一模式暫存器控制器、一可程式不同負載的命令序列產生器、一可程式不同負載的命令位址產生器、一可程式不同負載的資料突發長度產生器、一可程式不同負載的寫入資料背景產生器、一讀出資料背景檢查器、及一寫入回授檢查器。該模式暫存器控制器用以選擇及配置該可程式不同負載的測試系統的測試模式。該可程式不同負載的命令序列產生器連接至該模式暫存器控制器及該同步動態隨機存取記憶體控制器，依據該模式暫存器控制器的配置進而產生一可程式不同負載的命令序列及通用型命令序列。該可程式不同負載的命令位址產生器連接至該模式暫存器控制器及該同步動態隨機存取記憶體控制器，依據該模式暫存器控制器的配置進而產生一不同負載的命令位址及通用型命令位址。該可程式不同負載的資料突發長度產生器連接至該模式暫存器控制器及該同步動態隨機存取記憶體控制器，依據該模式暫存器控制器的配置進而產生一可程式不同負載的資料突發長度及通用型資料突發長度。該可程式不同負載的寫入資料背景產生器連接至該模式暫存器控制器及該同步動態隨機存取記憶體控制器，依據該模式暫存器控制器的配置進而產生一可程式不同負載的寫入資料背景及通用型寫入資料背景。該讀出資料背景檢查器連接至該模式暫存器控制器及該同步動態隨機存取記憶體控制器，依據該模式暫存器控制器的配置進而檢查由及該同步動態隨機存取記憶體控制器輸出的讀出資料。該寫入回授檢查器連接至該解多工器，以接收寫入資料，用以檢查寫入資料及該同步動態隨機存取記憶體控制器回授的寫入資料；其中，當進行記憶體寫入資料測試時，該寫入路徑係短路、該讀出路徑係斷路，當進行記憶體寫入回授測試時，該讀出路徑係連接至該寫入路徑，用以將寫入資料回授至該寫入資料回授檢查器。
圖1係本發明一種完整記憶體系統中具有先進特徵的記憶體測試系統的方塊圖，其係設置於一電腦系統上以執行記憶體之測試，記憶體測試系統包含一同步動態隨機存取記憶體(synchrous dynamic random access memory,SDRAM)105、一同步動態隨機存取記憶體控制器(SDRAM controller)110、一高速腳位(PAD)115、一可程式不同負載的測試系統100，一系統匯流排(system bus)185、一同步動態隨機存取記憶體特殊命令產生器195，以及一仲裁器190。
可程式不同負載的測試系統100包含一模式暫存器控制器(mode register controller)120、一可程式不同負載的命令序列產生器(programmable loading command sequence generator)125、一可程式不同負載的命令位址產生器(programmable loading command address generator)130、一可程式不同負載的資料突發長度產生器(programmabe loading data burst length generator)135、一可程式不同負載的寫入資料背景產生器(programmable loading write data background generator)140、一讀出資料背景檢查器(read data background checker)145、一可程式不同負載的序列至系統匯流排轉接器150、一可程式不同負載的位址至系統匯流排轉接器155、一可程式不同負載的突發長度至系統匯流排轉接器160、一可程式不同負載的寫入資料至系統匯流排轉接器165，以及一可程式不同負載的讀出資料至系統匯流排轉接器170。
該可程式不同負載的測試系統100用以對該至少一個同步動態隨機存取記憶體(SDRAM)105產生測試命令。
該同步動態隨機存取記憶體105用以儲存資料，其係為一電腦系統的主儲存裝置，其中該同步動態隨機存取記憶體105係具有特定控制命令，以及時序規格的記憶體裝置，其可為SDR SDRAM,DDR,DDR II,DDR III等規格。
該系統匯流排(system bus)185用以傳送至少一個主動裝置(master)的系統匯流命令。該系統匯流排(system bus)185提供來自該電腦系統的正常讀寫命令，其中，該系統匯流排(system bus)185包含位址匯流排、資料匯流排等。
該同步動態隨機存取記憶體特殊命令產生器195用以產生同步動態隨機存取記憶體特殊命令。其中，該同步動態隨機存取記憶體特殊命令產生器產生的同步動態隨機存取記憶體特殊命令為：內部的記憶體訊號終端電阻(on-die-termination)、自我更新(self-refresh)、自動更新(auto-refresh)、初始電源供應(power-on initial)、或電源切斷(power-off)命令。
該仲裁器190連接至該系統匯流排(system bus)185、該同步動態隨機存取記憶體特殊命令產生器195、該可程式不同負載的測試系統100、及該同步動態隨機存取記憶體控制器(SDRAM controller)110，用以仲裁該系統匯流排(system bus)185、該同步動態隨機存取記憶體特殊命令產生器195、及該可程式不同負載的測試系統100產生之記憶體存取命令，並將具有最高優先權之記憶體存取命令傳送至該同步動態隨機存取記憶體控制器(SDRAM controller)110。
該同步動態隨機存取記憶體控制器110處理該電腦系統的一系統匯流排(system bus)命令，並產生符合同步動態隨機存取記憶體規範的標準命令。所有對該至少一個同步動態隨機存取記憶體105的存取係經由該同步動態隨機存取記憶體控制器110。
至少一高速腳位(PAD)115連接至該同步動態隨機存取記憶體控制器110，並經由印刷電路板的電路路徑(PCB circuitry path)180連接至該至少一個同步動態隨機存取記憶體105，以收送該至少一個同步動態隨機存取記憶體105的電氣訊號。
該印刷電路板的電路路徑(PCB circuitry path)180係該至少一個同步動態隨機存取記憶體105及該同步動態隨機存取記憶體控制器110的溝通通道，其中該印刷電路板的設計需滿足所有其電路的時序和特性規格的規範。
該同步動態隨機存取記憶體控制器110係該電腦系統的一僕裝置(slave)，以接收一主裝置(master)傳送的命令。在傳送階段時，該同步動態隨機存取記憶體控制器110轉換主裝置(master)傳送的命令為符合SDRAM規範的命令，並經由該至少一高速腳位(PAD)115及該電路路徑180傳送至該至少一個同步動態隨機存取記憶體105。在接收階段時，該同步動態隨機存取記憶體控制器110由該至少一高速腳位(PAD)115及該電路路徑180而接收該至少一個同步動態隨機存取記憶體105傳來的資料，並轉換成符合該系統匯流排(system bus)規範。
一高速腳位(PAD)115係特別設計而滿足高速傳輸之需求。
本發明的完整記憶體系統中具有先進特徵的可程式不同負載的測試系統依據該電腦系統的命令進行測試。該電腦系統可命令本發明之完整記憶體系統中具有先進特徵的可程式不同負載的測試系統進行記憶體介面及記憶體系統之不同負載的測試(programmable-loading test)、實際實例測試(real case test)、及寫入回授測試(write-feedback test)。
該模式暫存器控制器120用以選擇及配置該可程式不同負載的測試系統的測試模式。該模式暫存器控制器120用以決定該可程式不同負載的命令序列產生器125、該可程式不同負載的命令位址產生器130、該可程式不同負載的資料突發長度產生器135、該可程式不同負載的寫入資料背景產生器140、及該讀出資料背景檢查器145的模式。該模式暫存器控制器120係獨立地決定各元件的模式。
該可程式不同負載的命令序列產生器(programmable loading command sequence generator)125連接至該模式暫存器控制器(mode register controller)120及該同步動態隨機存取記憶體控制器110，依據該模式暫存器控制器125的配置(cinfiguration)，用以產生一可程式不同負載的命令序列(programmable-loading commands sequence)及通用型命令序列(general purpose commands sequence)。該可程式不同負載的命令序列產生器(prgrammable-loading command sequence generator)125產生包含高速命令序列的命令序列，並處理記憶體介面的讀寫命令之組合。
該可程式不同負載的命令位址產生器(programmable loading command address generator)130連接至該模式暫存器控制器(mode register controller)120及該同步動態隨機存取記憶體控制器(SDRAM controller)110，依據該模式暫存器控制器(mode register controller)120的配置以產生一可程式不同負載的命令位址(prgrammable-loading commands address)及通用型命令位址(general purpose commands address)。該可程式不同負載的命令位址產生器(programmable loading command address generator)130具有多種不同的位址產生方法，以產生複雜的位址。
該可程式不同負載的資料突發長度產生器(programmable loading data burst length generator)135連接至該模式暫存器控制器(mode register controller)120及該同步動態隨機存取記憶體控制器(SDRAM controller)110，依據該模式暫存器控制器(mode register controller)120的配置以產生一可程式不同負載的資料突發長度(progammalbe loading data burst length)及通用型資料突發長度(general purpose data burst length)。該可程式不同負載的資料突發長度產生器programmable loading data burst length generator)135為一個或多個讀取命令產生不同的突發長度(burst length)，其中，不同的突發長度(burst length)引入不同的中斷及不同的資料匯流排負載。
該可程式不同負載的寫入資料背景產生器(programmable loading write data background generator)140連接至該模式暫存器控制器(mode register controller)120及該同步動態隨機存取記憶體控制器(SDRAM controller)110，依據該模式暫存器控制器(mode register controller)120的配置以產生一可程式不同負載的寫入資料背景(general purpose write data background)及通用型寫入資料背景(prgrammable-loading write data background)。該可程式不同負載的寫入資料背景產生器(programmable loading write data background generator)140提供不同種類的寫入資料背景(write data background)。該可程式不同負載的寫入資料背景產生器(programmable loading write data background generator)140具有一模式可幫助進行直流測試(DC test)及慢速測試(slow-speed test)，其具有另一模式引入可程式不同負載的資料匯流排。
該讀出資料背景檢查器(read data background checker)145連接至該模式暫存器控制器(mode register controller)120及該同步動態隨機存取記憶體控制器(SDRAM controller)110，依據該模式暫存器控制器(mode register controller)120的配置以檢查由該同步動態隨機存取記憶體控制器(SDRAM controller)120輸出的讀出資料。該讀出資料背景檢查器(read data background checker)145比較讀出的資料及寫入資料，並記錄錯誤或不匹配，以提供該電腦系統使用。
由於電腦系統總是具有一些對應關係，因此該等轉接器150、155、160、165、170係可介於模式暫存器控制器120及可程式不同負載的命令序列產生器125、一可程式不同負載的命令位址產生器130、一可程式不同負載的資料突發長度產生器35、一可程式不同負載的寫入資料背景產生器140、一讀出資料背景檢查器145之間。
該可程式不同負載的序列至系統匯流排轉接器150連接至該模式暫存器控制器120及該可程式不同負載的命令序列產生器125，依據該模式暫存器控制器的配置120、及該系統匯流排(system bus)185與該至少一個同步動態隨機存取記憶體(SDRAM)105的同步動態隨機存取記憶體匯流排(SDRAM bus)(圖未示)的差異，以改編該可程式不同負載的命令序列產生器125輸出的可程式不同負載的命令序列。
該可程式不同負載的位址至系統匯流排轉接器155連接至該模式暫存器控制器120及該可程式不同負載的命令位址產生器130，依據該模式暫存器控制器120的配置、及系統匯流排(system bus)185與該至少一個同步動態隨機存取記憶體(SDRAM)105的同步動態隨機存取記憶體匯流排(SDRAM bus)的差異，以改編該可程式不同負載的命令位址產生器130輸出的可程式不同負載的命令位址。
該可程式不同負載的突發長度至系統匯流排轉接器160連接至該模式暫存器控制器120及該可程式不同負載的資料突發長度產生器135，依據該模式暫存器控制器120的配置、及該系統匯流排(system bus)185與該至少一個同步動態隨機存取記憶體(SDRAM)105的同步動態隨機存取記憶體匯流排(SDRAM bus)的差異，以改編該可程式不同負載的資料突發長度產生器130輸出的可程式不同負載的資料突發長度。
該可程式不同負載的寫入資料至系統匯流排轉接器165連接至該模式暫存器控制器120及該可程式不同負載的寫入資料背景產生器140，依據該模式暫存器控制器120的配置、及系統匯流排(system bus)185與該至少一個同步動態隨機存取記憶體(SDRAM)105的同步動態隨機存取記憶體匯流排(SDRAM bus)的差異，以改編可程式不同負載的寫入資料背景產生器140輸出的可程式不同負載的寫入資料背景。
該可程式不同負載的讀出資料至系統匯流排轉接器170連接至該模式暫存器控制器120及該讀出資料背景檢查器145，依據該模式暫存器控制器120的配置、及系統匯流排(system bus)185與該至少一個同步動態隨機存取記憶體(SDRAM)105的同步動態隨機存取記憶體匯流排(SDRAM bus)的差異，以改編該讀出資料背景檢查器145輸出的讀出資料。
圖2係本發明一種完整記憶體系統中具有先進特徵的可程式不同負載的測試系統的流程圖。首先，於步驟S110中，對全域測試控制設定，該模式暫存器控制器120依據該電腦系統進行全域測試控制設定。
於步驟S120中，該模式暫存器控制器120對該可程式不同負載的命令序列產生器125、該可程式不同負載的命令位址產生器130、該可程式不同負載的資料突發長度產生器135、該可程式不同負載的寫入資料背景產生器140、該讀出資料背景檢查器145進行配置(cinfiguration)。
於步驟S130中，該模式暫存器控制器120對該可程式不同負載的序列至系統匯流排轉接器150、該可程式不同負載的位址至系統匯流排轉接器155、該可程式不同負載的突發長度至系統匯流排轉接器160、該可程式不同負載的寫入資料至系統匯流排轉接器165、該可程式不同負載的讀出資料至系統匯流排轉接器170進行配置(cinfiguration)。
於步驟S140中，判斷所有配置是否完成，若否，重回步驟S110，若是，則於步驟S150中產生測試命令，並傳送至該同步動態隨機存取記憶體控制器110。當組織測試命令時，一資料匯流排同時要求資料。
於步驟S160中，判斷測試是否完成，若否，重回步驟S150，若是，則於步驟S170中產生測試報告。
於本發明之完整記憶體系統中具有先進特徵的可程式不同負載的測試系統中，可程式不同負載的命令的產生可分成數個欄位，例如：命令序列、命令位址、資料突發長度、及資料背景。每一欄位的記載提供不同測試命令的可程式不同負載的欄位，同時也獨立地決定測試模式。
圖3係本發明可程式不同負載的命令序列產生器125的選擇模式之示意圖。如圖3所示，該可程式不同負載的命令序列產生器125產生具有交插寫入及讀出序列的測試命令(write-read interleaving)(模式0)、具有連續寫入及讀出序列的測試命令(write-read consecutive)(模式1)、及具有連續及交插寫入及讀出序列的測試命令(interleaving and consecutive)(模式2)。於圖3中，其只顯示命令欄位，藉以顯示各種命令的組合。
於模式0中，寫入命令及讀出命令係依據交插方式排列，例如寫入命令、讀出命令、寫入命令、讀出命令、...。於模式1中，寫入命令及讀出命令係依據連續方式排列，例如寫入命令、寫入命令、寫入命令、讀出命令、讀出命令、讀出命令...。於模式2中，寫入命令及讀出命令的排列方式係為連續寫入命令、寫入命令及讀出命令交插方式排列、連續讀出命令，例如寫入命令、寫入命令、寫入命令、寫入命令、讀出命令、寫入命令、讀出命令、讀出命令、讀出命令、讀出命令...。
在這些命令序列模式中，可程式不同負載的命令序列產生器125提供嚴密的命令序列以供本發明一種於完整記憶體系統中具有先進特徵的可程式不同負載的測試系統使用，其中，可程式不同負載的命令序列的命令欄位可為模式0或模式1。
圖4係本發明該可程式不同負載的命令位址產生器130的選擇模式之示意圖。如圖4所示，該可程式不同負載的命令位址產生器130產生具有以行位址遞增(column address increasing)的位址之測試命令(模式0)、具有以列或庫位址遞增(roaw or bank address increasing)的位址之測試命令(模式1)、具有以列或庫位址遞增並反轉(row or bank increasing and inversing)的位址之測試命令(模式2)、具有以隨機定址的位址之測試命令(模式3)。
於模式0中，其係以列或庫位址遞增遞增，因此當行位址以column0、column0+1、column0+2、...遞增時，列或庫位址(row or bank address)無需重新設定，因而在該至少一個同步動態隨機存取記憶體(SDRAM)105中的資料能更連續地被存取。
於模式1中，其係以列或庫位址遞增，例如：bank 0、bank0+1、bank0+2、...。在模式1中，同步動態隨機存取記憶體控制器(SDRAM controller)110常需產生預充(pre-charge)及致能(active)命令。
於模式2中，其係以列或庫位址遞增並反轉，例如：row0、~(row0+1)、~(row0+2)、...。在模式2中，同步動態隨機存取記憶體控制器(SDRAM controller)110不僅需要常常產生預充(pre-charge)及致能(active)命令，而且需嚴重地切換列或庫位址。
於模式3中，其係以一序列的隨機方式定址，因此需切換位址並不嚴重。
在這些命令位址模式中，該可程式不同負載的命令位址產生器130提供嚴密的命令位址以供本發明一種完整記憶體系統中具有先進特徵的可程式不同負載的測試系統使用，其中，可程式不同負載的資料傳輸時，模式0是最佳的選擇。於預充(pre-charge)及致能(active)考量時，模式1是最佳的選擇。於位址考量時，模式2是最佳的選擇。
圖5係本發明該可程式不同負載的資料突發長度產生器135的選擇模式之示意圖。如圖5所示，該可程式不同負載的資料突發長度產生器135產生具有無中斷資料突發長度的資料突發之測試命令(模式0)、可中斷資料突發長度的資料突發之測試命令(模式1)、可隨機中斷資料突發長度的資料突發之測試命令(模式2)。
於模式0中，在資料以資料突發傳輸時，當未傳完資料突發長度前，其傳輸無法被其他命令所中斷。於模式1中，在資料以資料突發傳輸時，其傳輸可被其他命令所中斷。於模式2中，在資料以資料突發傳輸時，當未傳完資料突發長度前，其傳輸是否可被其他命令所中斷則是隨機決定。
在這些命令序列模式中，該可程式不同負載的資料突發長度產生器135提供嚴密的測試資料突發長度的組合以供本發明一種完整記憶體系統中具有先進特徵的可程式不同負載的測試系統使用，其中，可程式不同負載的資料傳輸時，模式0是最佳的選擇。可程式不同負載的命令傳輸時，模式1是最佳的選擇。
圖6係本發明該可程式不同負載的寫入資料背景產生器140的選擇模式之示意圖。如圖6所示，該可程式不同負載的寫入資料背景產生器140產生具有直流(DC)資料之測試命令(模式0)、增加或降低資料的寫入資料背景之測試命令(模式1)、總是反轉(always-inversing)資料的寫入資料背景之測試命令(模式2)、增加再反轉(increasing then inversing)資料或遞減資料的寫入資料背景之測試命令(模式3)、抽動(twitching)資料的寫入資料背景之測試命令(模式4)、隨機資料的寫入資料背景之測試命令(模式5)。
於模式0中，該可程式不同負載的寫入資料背景產生器140產生寫入資料並保持其值和產生時的初始值一樣，由於寫入資料維持不變，故又稱直流(DC)資料。於模式1中，該可程式不同負載的寫入資料背景產生器140產生寫入資料並增加或降低，例如：D0、D0+1、D0+2、...或D0、D0-1、D0-2、...。於模式2中，該可程式不同負載的寫入資料背景產生器140產生寫入資料並總是反轉(always-inversing)，例如：D0、~D0、D0、~D0、...。
於模式3中，該可程式不同負載的寫入資料背景產生器140產生寫入資料並增加再反轉(increasing then inversing)，例如：D0、D1=~(D0+1)、D2=~(D1+1)、...。於模式4中，該可程式不同負載的寫入資料背景產生器140如模式0產生直流寫入資料並隨機地在其中資料進行反轉，例如：D0、D0、D0、~D0、...。於模式5中，該可程式不同負載的寫入資料背景產生器140隨機地產生寫入資料，例如：D0、D1=D0+random(seed)、D2=D1+random(seed)、D2=D2+random(seed)、...。當中，random為一隨機產生裝置，其依據該種子seed隨機地產生資料。
在這些命令序列模式中，該可程式不同負載的寫入資料背景產生器140提供嚴密的測試資料突發長度的組合以供本發明一種於完整記憶體系統中具有先進特徵的可程式不同負載的測試系統使用。模式0提供直流(DC)測試，其係在初始測試階段中的第一測試項目。模式1提供增加或降低資料值，此種簡單的資料型態很容易進行除錯。模式2提供反轉資料型態，此可讓資料匯流排的訊號一下處於高電位、一下處於低電位，此是高負載傳輸中最挑剔的測試樣型。
模式3係由模式2發展出來的，其可測試高負載傳輸中更壞的的情形。模式4提供於直流資料中同時改變資料(simulataneous data switch)的測試，此種測試樣型可產生較大的瞬間大電流的需求和較大的雜訊干擾，在系統的電源信號(power signal)、地信號(ground signal)、資料信號(data signal)和控制信號(control signal)上。模式5係提供隨機的資料型態。
本發明中，該可程式不同負載的序列至系統匯流排轉接器150、該可程式不同負載的位址至系統匯流排轉接器155、該可程式不同負載的突發長度至系統匯流排轉接器160、該可程式不同負載的寫入資料至系統匯流排轉接器165、及該可程式不同負載的讀出資料至系統匯流排轉接器170扮演重要角色。藉由該等轉接器，本發明的於完整記憶體系統中具有先進特徵的可程式不同負載的測試系統能與不同電腦系統相容。
該可程式不同負載的序列至系統匯流排轉接器150連接至該模式暫存器控制器120及該可程式不同負載的命令序列產生器125。於電腦系統中，一主裝置的需求命令可能被轉換成數個SDRAM命令，由於上述的轉換，可程式不同負載的的命令序列可能被轉換成任意SDRAM命令的組合。圖7係SDRAM匯流排與系統匯流排命令比例的示意圖，其係顯示該可程式不同負載的序列至系統匯流排轉接器150的模式選擇，其有5種模式可供選擇。藉由圖7中HLS Adapt Factor，可程式不同負載的序列產生(programmable loading sequence generation)係完美的。
該可程式不同負載的位址至系統匯流排轉接器155連接至該模式暫存器控制器120及該可程式不同負載的命令位址產生器130。在電腦系統中，系統匯流排位址的單位可能與SDRAM匯流排位址的單位不相同，例如：系統匯流排位址可能以位元組為單位，而SDRAM匯流排位址可能為4位元或16位元。而且，在系統匯流排的位址欄位總是一維的欄位，而SDRAM匯流排的位址欄位總是多維的欄位。為克服系統匯流排的位址欄位與SDRAM匯流排的位址欄位的不同，該可程式不同負載的位址至系統匯流排轉接器155需選擇一個一維位址對應的位址，並將可程式不同負載的SDRAM的位址對應重新對應回一維位址命令位址欄位。圖8顯示該可程式不同負載的位址至系統匯流排轉接器155的一三維位址所在點對應的示意圖。
該可程式不同負載的突發長度至系統匯流排轉接器160連接至該模式暫存器控制器120及該可程式不同負載的資料突發長度產生器135。在電腦系統中，系統匯流排的資料突發長度亦需轉換成SDRAM匯流排的資料突發長度。圖9係SDRAM匯流排與系統匯流排寬度比例的示意圖，其係顯示該可程式不同負載的突發長度至系統匯流排轉接器160的模式選擇，其有9種模式可供選擇。藉由圖9中HLB Adapt factor，可完成可程式不同負載的資料突發長度。
該可程式不同負載的寫入資料至系統匯流排轉接器165連接至該模式暫存器控制器120及該可程式不同負載的寫入資料背景產生器140。該可程式不同負載的讀出資料至系統匯流排轉接器170連接至該模式暫存器控制器120及該讀出資料背景檢查器145。在電腦系統中，資料背景係與SDRAM匯流排相同。圖10係顯示該可程式不同負載的寫入資料至系統匯流排轉接器165及該可程式不同負載的讀出資料至系統匯流排轉接器170的模式選擇之示意圖。在模式0中，SDRAM匯流排係4倍於系統匯流排，因此系統資料匯流排為SDRAM資料匯流排的1/4。在模式3中，系統匯流排係2倍於SDRAM匯流排，因此系統資料匯流排分為兩個SDRAM資料D0、D1。
圖11係本發明一種於完整記憶體系統中具有先進特徵的可程式不同負載的測試系統的另一應用實施例的方塊圖。其係應用於一種記憶體的測試系統中，其與圖1主要區別係新增一寫入路徑1110、一讀出路徑1120、一讀出資料匯流排1130、及一解多工器1140，而該可程式不同負載的測試系統100則更包含一寫入回授檢查器1150及一錯誤記錄器1160。
該寫入路徑1110連接至該同步動態隨機存取記憶體控制器(SDRAM controller)110，以提供一寫入路徑。
該讀出路徑1120連接至該同步動態隨機存取記憶體控制器(SDRAM controller)110以提供一讀出路徑。
該至少一高速腳位(PAD)115連接至該寫入路徑1110及該讀出路徑1120，並經由印刷電路板的電路路徑(PCB circuitry path)180連接至該至少一個同步動態隨機存取記憶體(SDRAM)110，以收送該至少一個同步動態隨機存取記憶體(SDRAM)105的電氣訊號。
當進行記憶體寫入資料測試時，該模式暫存器控制器(mode register controller)120經由控制訊號ctrl1控制該寫入路徑1110及控制訊號ctrl2控制該讀出路徑1120，使該寫入路徑1110為短路、該讀出路徑1120係斷路。當進行記憶體寫入回授測試時，該模式暫存器控制器(mode register controller)120經由控制訊號ctrl1控制該寫入路徑1110及控制訊號ctrl2控制該讀出路徑1120，使該讀出路徑1120係電氣連接至該寫入路徑1110，以將寫入資料回授至該寫入資料回授檢查器。亦即，寫入資料經由該模式暫存器控制器120、同步動態隨機存取記憶體控制器110、寫入路徑1110、讀出路徑1120、同步動態隨機存取記憶體控制器110、讀出資料匯流排1130、解多工器1140，而回至該可程式不同負載的測試系統100。該可程式不同負載的測試系統100的寫入回授檢查器1150檢查寫入及回授資料，該錯誤記錄器1160則記錄有錯誤的資料，以為後續使用。
圖12係本發明一種完整記憶體系統中具有先進特徵的可程式不同負載的測試系統的另一應用實施例的方塊圖。其係應用於一種記憶體的測試系統中，其與圖1主要區別係新增一寫入路徑1210、一讀出路徑1220、一寫入回授控檢查器1230、及一錯誤記錄器1240。該讀出路徑1220並包含一解多工器1250。
該寫入路徑1210連接至該同步動態隨機存取記憶體控制器(SDRAM controller)110，以提供一寫入路徑。
該讀出路徑1220連接至該同步動態隨機存取記憶體控制器(SDRAM controller)110以提供一讀出路徑。
該至少一高速腳位(PAD)115連接至該寫入路徑1110及該讀出路徑1120，並經由印刷電路板的電路路徑(PCB circuitry path)180連接至該至少一個同步動態隨機存取記憶體(SDRAM)110，以收送該至少一個同步動態隨機存取記憶體(SDRAM)105的電氣訊號。
當進行記憶體寫入資料測試時，該模式暫存器控制器(mode register controller)120經由控制訊號ctrl1控制該寫入路徑1110及控制訊號ctrl2控制該讀出路徑1120，使該寫入路徑1110為短路、該讀出路徑1120係斷路。當進行記憶體寫入回授測試時，該模式暫存器控制器(mode register controller)120經由控制訊號ctrl1控制該寫入路徑1110、控制訊號ctrl2控制該讀出路徑1120、及控制訊號ctrl3控制該解多工器1250，使該讀出路徑1120係電氣連接至該寫入路徑1110，並將該解多工器1250的輸出直接傳送至該寫入回授控檢查器1230。
前述之元件，除了SDRAM外，其餘可整合至一積體電路中，設計成具有較小面積，達到節省面積及減少晶片耗電量之效能。
綜上所述，本發明揭露在電腦上一可信賴的記憶體測試系統，其可解決高速度記憶體介面及SDRAM所引起的測試問題。藉由本發明技術，可執行可程式不同負載的測試(programmable loading test)、實際實例測試(real case test)、及寫入回授測試(write-feedback test)，因此記憶體測試系統具有高的可信賴度，可被信服。同時，本發明各個硬體之模式可獨立地分別設定，因此可組合出多樣性的測試樣型。除了高速測試系統，本發明的寫入回授測試(write-feedback test)可獨立地測試記憶體控制器，其可測試嵌入至一積體電路中的記憶體控制器而無需與實體的SDRA進行溝通。在積體電路驗證階段，本發明技術能夠分析及區別產生問題點係在積體電路內部或積體電路外部，同時可分別產生寫入命令及讀出命令。
由上述可知，本發明無論就目的、手段及功效，在在均顯示其迥異於習知技術之特徵，極具實用價值。惟應注意的是，上述諸多實施例僅係為了便於說明而舉例而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。
100．．．可程式不同負載的測試系統
105．．．同步動態隨機存取記憶體
110．．．同步動態隨機存取記憶體控制器
115．．．至少一高速腳位
120．．．模式暫存器控制器
125．．．可程式不同負載的命令序列產生器
130．．．可程式不同負載的命令位址產生器
135．．．可程式不同負載的資料突發長度產生器
140．．．可程式不同負載的寫入資料背景產生器
145．．．讀出資料背景檢查器
150．．．可程式不同負載的序列至系統匯流排轉接器
155．．．可程式不同負載的位址至系統匯流排轉接器
160．．．可程式不同負載的突發長度至系統匯流排轉接器
165．．．可程式不同負載的寫入資料至系統匯流排轉接器
170．．．可程式不同負載的讀出資料至系統匯流排轉接器
185．．．系統匯流排
195．．．同步動態隨機存取記憶體特殊命令產生器
190．．．仲裁器
S110~S170．．．步驟
1110．．．寫入路徑
1120．．．讀出路徑
1130．．．讀出資料匯流排
1140．．．解多工器
1150．．．寫入回授控檢查器
1160．．．錯誤記錄器
1210．．．寫入路徑
1220．．．讀出路徑
1230．．．寫入回授控檢查器
1240．．．錯誤記錄器
1250．．．解多工器
圖1係本發明一種完整記憶體系統中具有先進特徵的可程式不同負載的測試系統的方塊圖。
圖2係本發明一種完整記憶體系統中具有先進特徵的可程式不同負載的測試系統的流程圖。
圖3係本發明可程式不同負載的命令序列產生器的選擇模式之示意圖。
圖4係本發明該可程式不同負載的命令位址產生器的選擇模式之示意圖。
圖5係本發明該可程式不同負載的資料突發長度產生器的選擇模式之示意圖。
圖6係本發明該可程式不同負載的寫入資料背景產生器140的選擇模式之示意圖。
圖7係SDRAM匯流排與系統匯流排命令比例的示意圖。
圖8顯示該可程式不同負載的位址至系統匯流排轉接器的一三維位址所在點對應的示意圖。
圖9係SDRAM匯流排與系統匯流排寬度比例的示意圖。
圖10係顯示該可程式不同負載的寫入資料至系統匯流排轉接器及該可程式不同負載的讀出資料至系統匯流排轉接器的模式選擇之示意圖。
圖11係本發明一種完整記憶體系統中具有先進特徵的可程式不同負載的測試系統的另一應用實施例的方塊圖。
圖12係本發明一種完整記憶體系統中具有先進特徵的可程式不同負載的測試系統的另一應用實施例的方塊圖。
100．．．可程式不同負載的測試系統
105．．．同步動態隨機存取記憶體
110．．．同步動態隨機存取記憶體控制器
115．．．至少一高速腳位
120．．．模式暫存器控制器
125．．．可程式不同負載的命令序列產生器
130．．．可程式不同負載的命令位址產生器
135．．．可程式不同負載的資料突發長度產生器
140．．．可程式不同負載的寫入資料背景產生器
145．．．讀出資料背景檢查器
150．．．可程式不同負載的序列至系統匯流排轉接器
155．．．可程式不同負載的位址至系統匯流排轉接器
160．．．可程式不同負載的突發長度至系統匯流排轉接器
165．．．可程式不同負載的寫入資料至系統匯流排轉接器
170．．．可程式不同負載的讀出資料至系統匯流排轉接器
185．．．系統匯流排
190．．．仲裁器
195．．．同步動態隨機存取記憶體特殊命令產生器

Claims (10)

  1. 一種於完整記憶體系統中具有先進特徵的記憶體測試系統，其包含：一同步動態隨機存取記憶體，用以儲存資料；一系統匯流排，用以傳送一主動裝置的系統匯流排命令；一同步動態隨機存取記憶體控制器，用以處理該系統匯流命令，進而產生符合該同步動態隨機存取記憶體所規範的標準命令；一高速腳位，連接至該同步動態隨機存取記憶體控制器，並經由印刷電路板的電路路徑連接至該同步動態隨機存取記憶體，用以收送該同步動態隨機存取記憶體的電氣訊號；以及一可程式不同負載的測試系統，用以對該同步動態隨機存取記憶體產生測試命令，其中，該可程式不同負載的測試系統更包含：一模式暫存器控制器，用以選擇及配置該可程式不同負載的測試系統的測試模式；一可程式不同負載的命令序列產生器，連接至該模式暫存器控制器及該同步動態隨機存取記憶體控制器，依據該模式暫存器控制器的配置，進而產生一可程式不同負載的命令序列及通用型命令序列；一可程式不同負載的命令位址產生器，連接至該模式暫存器控制器及該同步動態隨機存取記憶體控制 器，依據該模式暫存器控制器的配置，進而產生一可程式不同負載的命令位址及通用型命令位址；一可程式不同負載的資料突發長度產生器，連接至該模式暫存器控制器及該同步動態隨機存取記憶體控制器，依據該模式暫存器控制器的配置，進而產生一可程式不同負載的資料突發長度及通用型資料突發長度；一可程式不同負載的寫入資料背景產生器，連接至該模式暫存器控制器及該同步動態隨機存取記憶體控制器，依據該模式暫存器控制器的配置以產生一可程式不同負載的寫入資料背景及通用型寫入資料背景；以及一讀出資料背景檢查器，連接至該模式暫存器控制器及該同步動態隨機存取記憶體控制器，用以檢查該同步動態隨機存取記憶體控制器所輸出的讀出資料。
  2. 如申請專利範圍第1項所述之記憶體測試系統，該可程式不同負載的測試系統更包含：一可程式不同負載的序列至系統匯流排轉接器，連接至該模式暫存器控制器及該可程式不同負載的命令序列產生器，依據該模式暫存器控制器的配置、及一系統匯流排與該同步動態隨機存取記憶體中一同步動態隨機存取記憶體匯流排的差異，用以改編該可程式不同負載的命令序列產生器所輸出的可程式不同負載的命令序列；一可程式不同負載的位址至系統匯流排轉接器，連接至該模式暫存器控制器及該可程式不同負載的命令位址產生器，依據該模式暫存器控制器的配置、及系統匯 流排與該同步動態隨機存取記憶體的該同步動態隨機存取記憶體匯流排的差異，用以改編該可程式不同負載的命令位址產生器輸出的可程式不同負載的命令位址；一可程式不同負載的突發長度至系統匯流排轉接器，連接至該模式暫存器控制器及該可程式不同負載的資料突發長度產生器，依據該模式暫存器控制器的配置、及系統匯流排與該同步動態隨機存取記憶體的該同步動態隨機存取記憶體匯流排中的差異，用以改編該可程式不同負載的資料突發長度產生器輸出不同負載的資料突發長度；一可程式不同負載的寫入資料至系統匯流排轉接器，連接至該模式暫存器控制器及該可程式不同負載的寫入資料背景產生器，依據該模式暫存器控制器的配置、及系統匯流排與該同步動態隨機存取記憶體的該同步動態隨機存取記憶體匯流排中的差異，用以改編可程式不同負載的寫入資料背景產生器輸出的可程式不同負載的寫入資料背景；以及一可程式不同負載的讀出資料至系統匯流排轉接器，連接至該模式暫存器控制器及該讀出資料背景檢查器，依據該模式暫存器控制器的配置、及系統匯流排與該同步動態隨機存取記憶體的該同步動態隨機存取記憶體匯流排中的差異，用以改編該讀出資料背景檢查器輸出的讀出資料。
  3. 如申請專利範圍第2項所述之記憶體測試系統，其中，該可程式不同負載的命令序列產生器產生具有連續 寫入及讀出序列的測試命令、具有交插寫入及讀出序列的測試命令，或具有連續及交插寫入及讀出序列的測試命令。
  4. 如申請專利範圍第2項所述之記憶體測試系統，其中，該可程式不同負載的命令位址產生器產生具有以行(column)位址遞增的位址之測試命令、具有以列(row)或庫(bank)位址遞增的位址之測試命令、具有以列或庫位址遞增並反轉的位址之測試命令，或具有以隨機定址的位址之測試命令。
  5. 如申請專利範圍第2項所述之記憶體測試系統，其中，該可程式不同負載的資料突發長度產生器產生具有無中斷資料突發長度的資料突發之測試命令、具有可中斷資料突發長度的資料突發之測試命令，或具有可隨機中斷資料突發長度的資料突發之測試命令。
  6. 如申請專利範圍第2項所述之記憶體測試系統，其中，該可程式不同負載的寫入資料背景產生器產生具有直流資料之測試命令、具有增加或降低資料的寫入資料背景之測試命令、具有總是反轉資料的寫入資料背景之測試命令、具有增加再反轉資料或遞減資料的寫入資料背景之測試命令、具有隨機資料的寫入資料背景之測試命令，或具有隨機資料的寫入資料背景之測試命令。
  7. 如申請專利範圍第2項所述之記憶體測試系統，其更包含：一同步動態隨機存取記憶體特殊命令產生器，用以產生同步動態隨機存取記憶體特殊命令；以及 一仲裁器，連接至該系統匯流排、該同步動態隨機存取記憶體特殊命令產生器、該可程式不同負載的測試系統，以及該同步動態隨機存取記憶體控制器，用以仲裁該系統匯流排、該同步動態隨機存取記憶體特殊命令產生器，以及該可程式不同負載的測試系統產生之記憶體存取命令，並將具有最高優先權之記憶體存取命令傳送至該同步動態隨機存取記憶體控制器。
  8. 如申請專利範圍第7項所述之記憶體測試系統，其中，該同步動態隨機存取記憶體特殊命令可用以作為內部的記憶體訊號終端電阻、自我更新、自動更新、初始電源供應，或電源切斷命令。
  9. 一種於完整記憶體系統中具有先進特徵的記憶體的測試系統，其包含：一同步動態隨機存取記憶體，用以儲存資料；一系統匯流排，用以傳送一主動裝置的系統匯流命令；一同步動態隨機存取記憶體控制器，連接至該系統匯流排，用以處理該系統匯流命令，進而產生符合該同步動態隨機存取記憶體所規範的標準命令；一寫入路徑，連接至該同步動態隨機存取記憶體控制器；一讀出路徑，連接至該同步動態隨機存取記憶體控制器； 一高速腳位，連接至該寫入路徑及該讀出路徑，並經由一印刷版電路的電路路徑用以收送該同步動態隨機存取記憶體的電氣訊號；以及一可程式不同負載的測試系統，用以對該同步動態隨機存取記憶體產生測試命令，該可程式不同負載的測試系統更包含：一模式暫存器控制器，用以選擇及配置該可程式不同負載的測試系統的測試模式；一可程式不同負載的命令序列產生器，連接至該模式暫存器控制器及該同步動態隨機存取記憶體控制器，依據該模式暫存器控制器的配置，進而產生一可程式不同負載的命令序列及通用型命令序列；一可程式不同負載的命令位址產生器，連接至該模式暫存器控制器及該同步動態隨機存取記憶體控制器，依據該模式暫存器控制器的配置，進而產生一不同負載的命令位址及通用型命令位址；一可程式不同負載的資料突發長度產生器，連接至該模式暫存器控制器及該同步動態隨機存取記憶體控制器，依據該模式暫存器控制器的配置，進而產生一可程式不同負載的資料突發長度及通用型資料突發長度；一可程式不同負載的寫入資料背景產生器，連接至該模式暫存器控制器及該同步動態隨機存取記憶體控制器，依據該模式暫存器控制器的配置，進而產生一可程式不同負載的寫入資料背景及通用型寫入資料背景； 一讀出資料背景檢查器，連接至該模式暫存器控制器及該同步動態隨機存取記憶體控制器，依據該模式暫存器控制器的配置，進而檢查由該同步動態隨機存取記憶體控制器輸出的讀出資料；以及一寫入回授檢查器，連接至該同步動態隨機存取記憶體控制器，用以接收寫入資料，用以檢查該寫入資料及該同步動態隨機存取記憶體控制器回授的寫入資料；其中，當該同步動態隨機存取記憶體進行寫入資料測試時，該寫入路徑係短路，以及該讀出路徑係斷路，當該同步動態隨機存取記憶體進行寫入回授測試時，該讀出路徑係連接至該寫入路徑，用以將該寫入資料回授至該寫入回授檢查器。
  10. 一種於完整記憶體系統中具有先進特徵的記憶體的測試系統，其包含：一同步動態隨機存取記憶體，用以儲存資料；一系統匯流排，用以傳送一主動裝置的系統匯流命令；一同步動態隨機存取記憶體控制器，連接至該系統匯流排，用以處理該系統匯流命令，進而產生符合該同步動態隨機存取記憶體所規範的標準命令；一寫入路徑，連接至該同步動態隨機存取記憶體控制器；一讀出路徑，連接至該同步動態隨機存取記憶體控制器，其中，該讀出路徑並包含一解多工器； 一高速腳位，連接至該寫入路徑及該讀出路徑，並經由一印刷版電路的電路路徑用以收送該同步動態隨機存取記憶體的電氣訊號；以及一可程式不同負載的測試系統，用以對該同步動態隨機存取記憶體產生測試命令，該可程式不同負載的測試系統包含：一模式暫存器控制器，用以選擇及配置該可程式不同負載的測試系統的測試模式；一可程式不同負載的命令序列產生器，連接至該模式暫存器控制器及該同步動態隨機存取記憶體控制器，依據該模式暫存器控制器的配置，進而產生一可程式不同負載的命令序列及通用型命令序列；一可程式不同負載的命令位址產生器，連接至該模式暫存器控制器及該同步動態隨機存取記憶體控制器，依據該模式暫存器控制器的配置，進而產生一不同負載的命令位址及通用型命令位址；一可程式不同負載的資料突發長度產生器，連接至該模式暫存器控制器及該同步動態隨機存取記憶體控制器，依據該模式暫存器控制器的配置，進而產生一可程式不同負載的資料突發長度及通用型資料突發長度；一可程式不同負載的寫入資料背景產生器，連接至該模式暫存器控制器及該同步動態隨機存取記憶體控制器，依據該模式暫存器控制器的配置，進而產生一可程式不同負載的寫入資料背景及通用型寫入資料背景； 一讀出資料背景檢查器，連接至該模式暫存器控制器及該同步動態隨機存取記憶體控制器，依據該模式暫存器控制器的配置，進而檢查由及該同步動態隨機存取記憶體控制器輸出的讀出資料；以及一寫入回授檢查器，連接至該解多工器以接收寫入資料，並用以檢查該寫入資料及該同步動態隨機存取記憶體控制器回授的寫入資料；其中，當該同步動態隨機存取記憶體進行寫入資料測試時，該寫入路徑係短路，以及該讀出路徑係斷路，當該同步動態隨機存取記憶體進行寫入回授測試時，該讀出路徑係連接至該寫入路徑，用以將該寫入資料回授至該寫入回授檢查器。
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