CN101916593B - 一种内存测试系统 - Google Patents

Abstract

本发明提供了一种内存测试系统，其可解决高速度内存接口及同步动态随机存取内存(SDRAM)所引起的测试问题。该内存测试系统中各个硬件的模式可独立地分别设定，进而可组合出多样性的测试样型，可执行可程序不同负载的测试、实际实例测试、及写入反馈测试。同时，本发明的写入反馈测试可独立地测试内存控制器，其可测试嵌入至一集成电路中的内存控制器而无需与实体的SDRAM进行通信。此外，在集成电路验证阶段，本发明技术能够分析及区别产生问题点系在集成电路内部或集成电路外部、及测试写入命令及读出命令。

Description

一种内存测试系统

技术领域

本发明涉及动态随机存取内存，尤其涉及一种内存测试系统。 

背景技术

过去几年，由于半导体制程的进步，同步动态随机存取内存的单元存储器(cell)可达到4Giga位或更多。而每一数据脚位的数据传输量亦可达到1600Mbps/pin位或更高。同步动态随机存取内存(SDRAM)系统中，该同步动态随机存取内存的密度及速度快速地变大及增加，该电子传输信号于印刷电路板上的走线连接于该集成电路的脚位所需的速度亦快速的增加。因此，无论是个人计算机系统或是消费性电子产品，同步动态随机存取内存变为最重要的储存装置，同时扮演主存储器的角色。 

由于SDRAM有着非常高的密度，并且其操作速度非常快，通常使用一SDRAM的内存存取系统来存取与管控SDRAM，其包含一内存控制器、一高速脚位(PAD)、一高速封装、一印刷电路板、及至少一个SDRAM。 

内存控制器及高速脚位位于一集成电路中，该高速封装是该集成电路及该印刷电路板的通信接口，该印刷电路板上的走线则连接该集成电路的脚位及该SDRAM。该内存控制器包含数字电路及模拟电路。该数字电路则将一系统总线(system bus)的信号转换成符合SDRAM协议的信号。该模拟电路处理模拟信号、处理输出或输入至该集成电路的外部数据及命令。 

该高速封装用以解决该集成电路的高速通讯到外部SDRAM的高速信号问题。藉由印刷电路板上的走线，该SDRAM是作为一储存装置并位于该内存存取系统的终端。由此可知，一完整内存存取系统为具有数个不同的信号路径，且为一个复杂和多领域的系统。 

不只是在于复杂的系统设计，而且信号完整性(signal integrity)及电源完 整性(power integrity)的问题在高速内存存取系统的设计中占有决定性的影响系统稳定和顺利运作的地位。信号完整性(signal integrity)及电源完整性(power integrity)的问题主要由于SDRAM先进的规格中，其操作在更高的速度及更低工作电压下会需要更高的效能和更高质量的内存系统设计。 

由于内存存取系统有数个不同的信号路段，在先进的SDRAM规格中，这使得验证该内存存取系统变得越来越难。对于一个计算机系统或一个嵌入式系统而言，内存存取系统的验证及测试方法变得越来越难且越来越重要。 

在内存测试的技术领域中，许多的内存测试的方法被提出来。一种内建自我测试(build-in-self-test，BIST)方法广为使用于SDRAM中，其是将一内建自我测试(BIST)电路内建于SDRAM中。内建自我测试(BIST)电路可测试SDRAM内部的单元存储器(cell)、SDRAM内部的控制电路、及SDRAM内部的外围电路。美国专利第6,154,860、6,182,257、6,253,340、6,230,290、6,415,403号公告则是内建自我测试(BIST)的相关发明。然而内建自我测试(BIST)电路仅可测试SDRAM内部的电路，而非整个SDRAM内存系统，其包含内存控制器、高速脚位(PAD)、高速封装、印刷电路板及SDRAM，因此内建自我测试(BIST)电路无法测试整个SDRAM内存系统。 

美国专利第6,131,149号公告揭露一关于静态随机存取内存(static randomaccess memory，SRAM)的测试系统，然而SRAM的复杂度远低于SDRAM。美国专利第6,047,393号公告揭露一关于内存的直流(direct current，DC)测试，然而内存的直流(direct current，DC)测试并不能满足现代于SDRAM记忆存取体系统的需求。 

美国专利第6,715,096号公告、6,940,768号公告、及7,355,387号公告揭露一关于SDRAM接口的时序余量的测试，然而其测试方法中并未包含不同操作方式及条件，其所获得结果可能仅依据较佳条件所产生而非较差条件所产生。 

美国专利第4,835,744号公告揭露一具有比较数据存储器的完整测试系统，其使用一数据存储器以处理需被比较的测试数据，然而新增的数据存储器会增加系统的成本。 

美国专利第4,481,627号公告揭露一嵌入式内存的测试方法，由于无高速脚位及电路板，该测试方法仅适用于嵌入式内存。 

美国专利第5,657,443号公告揭露一测试SDRAM的全部单元存储器(cell)的测试方法，由于整个SDRAM内存系统包含内存控制器、高速脚位(PAD)、高速封装、印刷电路板及SDRAM，因此该测试方无法测试整个SDRAM内存系统。 

美国专利第5,912,852号公告揭露一测试SDRAM的测试方法，其主要用于找寻SDRAM数位协议。 

美国专利第5,682,472号公告及7,315,969B2号公告揭露测试多个SDRAM的测试方法，该测试方法主要如何有效地在多个SDRAM之间进行测试。 

美国专利第5,155,844号公告揭露在启动时SDRAM的测试方法，该测试方法在SDRAM尚未正常存取前进行测试，以验证SDRAM的单元存储器(cell)。该测试方法无法测试SDRAM在正常存取时的情形，尤其在高负载时情形。因此，习知内存系统的测试技术仍有改善的空间。 

发明内容

本发明要解决的技术问题是，提供一种内存测试系统，以解决高速度内存控制器、内存接口及SDRAM所引起的测试问题。并可独立地设定各个硬件的模式，进而组合出多样性的测试模式。 

本发明的另一目的是，提供一内存测试系统，用以实现可程序不同负载的测试(prgrammable-loading test)、实际实例测试(real case test)、及写入反馈测试(write-feedback test)，因此该内存测试系统具有高的可信赖度。除了高速测试系统，本发明的写入反馈测试(write-feedback test)可独立地测试内存控制器，其可测试嵌入至一集成电路中的内存控制器而无需与实体的SDRAM进行通信。在集成电路验证阶段，本发明技术能够分析及区别产生问题点是在集成电路内部或集成电路外部，同时可分别产生写入命令及读出命令。 

依据本发明的一特色，本发明提出一种内存测试系统，其包含至少一个 同步动态随机存取内存(SDRAM)、一系统总线(system bus)、一同步动态随机存取内存控制器(SDRAM controller)、至少一高速脚位(PAD)、一可程序不同负载的测试系统。该至少一个同步动态随机存取内存用以储存数据。该系统总线用以传送至少一个主动装置(master)的系统总线命令。该同步动态随机存取内存控制器连接至该系统总线，该同步动态随机存取内存控制器处理该系统总线命令，并产生符合同步动态随机存取内存规范的标准命令。该至少一高速脚位连接至该同步动态随机存取内存控制器，并经由印刷电路板的电路路径(PCB circuitry path)连接至该至少一个同步动态随机存取内存，以收送该至少一个同步动态随机存取内存的电信号。该可程序不同负载的测试系统用以对该至少一个同步动态随机存取内存产生测试命令，该可程序不同负载程度的测试系统包含一模式缓存器控制器(mode register controller)、一可程序不同负载的命令序列产生器(programmable loading command sequence generator)、一可程序不同负载的命令地址产生器(programmable loading command address generator)、一可程序不同负载的数据突发长度产生器(programmable loading data burst length generator)、一可程序不同负载的写入数据背景产生器(programmable loading write data background generator)、及一读出数据背景检查器(read data background checker)。该模式缓存器控制器用以选择及配置该可程序不同负载的测试系统的测试模式。该可程序不同负载的命令序列产生器连接至该模式缓存器控制器及该同步动态随机存取内存控制器，依据该模式缓存器控制器的配置以产生一不同负载的命令序列及通用型命令序列(general purpose commands sequence)。该可程序不同负载的命令地址产生器连接至该模式缓存器控制器及该同步动态随机存取内存控制器，依据该模式缓存器控制器的配置以产生一不同负载的命令地址及通用型命令地址(general purpose commands address)。该可程序不同负载的数据突发长度产生器连接至该模式缓存器控制器及该同步动态随机存取内存控制器，依据该模式缓存器控制器的配置以产生一不同负载的数据突发长度及通用型数据突发长度(general purpose data burst length)。该可程序不同负载的写入数据背景产生器连接至该模式缓存器控制器及该同步动态随机存取内存控制器，依据该模式缓存器控制器的配置以产生一不同负载的写入数据背景及通用型写入数据背景(general purpose write data background)。该读出数据背景检查器连接至该模式缓存器控制器及该同步动态随机存取内存控制器，依据该模式缓存器控制器的配置以检查由及该同步动态随机存取内存控制器输出的读出数据。 

依据本发明的另一特色，本发明提出一种内存测试系统，其包含一同步动态随机存取内存(SDRAM)、一系统总线(system bus)、一同步动态随机存取内存控制器(SDRAM controller)、一写入路径、一读出路径、及一高速脚位(PAD)、一可程序不同负载的测试系统。该同步动态随机存取内存用以储存数据。该系统总线用以传送一主动装置(master)的系统总线命令。该同步动态随机存取内存控制器连接至该系统总线，用以处理该系统总线命令，进而产生符合该同步动态随机存取内存所规范的标准命令。该写入路径连接至该同步动态随机存取内存控制器，用以提供一写入路径。该读出路径连接至该同步动态随机存取内存控制器，用以提供一读出路径。该高速脚位连接至该写入路径及该读出路径，并经由一印刷电路板的电路路径用以收送该同步动态随机存取内存的电信号。该可程序不同负载的测试系统用以对该同步动态随机存取内存产生测试命令，其中，当进行内存写入数据测试时，该写入路径是短路、该读出路径是断路，当进行内存写入反馈测试时，该读出路径是连接至该写入路径，用以将写入数据反馈至该写入反馈检查器。 

依据本发明的又一特色，本发明提出一种内存测试系统，其包含一同步动态随机存取内存、一系统总线、一同步动态随机存取内存控制器、一写入路径、一读出路径、一高速脚位、及一可程序不同负载的测试系统。该同步动态随机存取内存用以储存数据。该系统总线用以传送一主动装置的系统总线命令。该同步动态随机存取内存控制器连接至该系统总线，用以处理该系统总线命令，进而产生符合该同步动态随机存取内存所规范的标准命令。该写入路径连接至该同步动态随机存取内存控制器，用以提供一写入路径。该读出路径连接至该同步动态随机存取内存控制器，用以提供一读出路径，读出路径并包含一解多任务器。该高速脚位连接至该写入路径及该读出路径，并经由一印刷版电路的电路路径用以收送该同步动态随机存取内存的电信号。该可程序不同负载的测试系统，用以对该同步动态随机存取内存产生测试命令，该可程序不同负载的测试系统还包含：一模式缓存器控制器、一可 程序不同负载的命令序列产生器、一可程序不同负载的命令地址产生器、一可程序不同负载的数据突发长度产生器、一可程序不同负载的写入数据背景产生器、一读出数据背景检查器、及一写入反馈检查器。该模式缓存器控制器用以选择及配置该可程序不同负载的测试系统的测试模式。该可程序不同负载的命令序列产生器连接至该模式缓存器控制器及该同步动态随机存取内存控制器，依据该模式缓存器控制器的配置进而产生一可程序不同负载的命令序列及通用型命令序列。该可程序不同负载的命令地址产生器连接至该模式缓存器控制器及该同步动态随机存取内存控制器，依据该模式缓存器控制器的配置进而产生一不同负载的命令地址及通用型命令地址。该可程序不同负载的数据突发长度产生器连接至该模式缓存器控制器及该同步动态随机存取内存控制器，依据该模式缓存器控制器的配置进而产生一可程序不同负载的数据突发长度及通用型数据突发长度。该可程序不同负载的写入数据背景产生器连接至该模式缓存器控制器及该同步动态随机存取内存控制器，依据该模式缓存器控制器的配置进而产生一可程序不同负载的写入数据背景及通用型写入数据背景。该读出数据背景检查器连接至该模式缓存器控制器及该同步动态随机存取内存控制器，依据该模式缓存器控制器的配置进而检查由及该同步动态随机存取内存控制器输出的读出数据。该写入反馈检查器连接至该解多任务器，以接收写入数据，用以检查写入数据及该同步动态随机存取内存控制器反馈的写入数据；其中，当进行内存写入数据测试时，该写入路径是短路、该读出路径是断路，当进行内存写入反馈测试时，该读出路径是连接至该写入路径，用以将写入数据反馈至该写入反馈检查器。 

 本发明提供的一种内存测试系统，其可解决高速度内存接口及SDRAM所引起的测试问题。藉由本发明技术，可执行可程序不同负载的测试(programmable loading test)、实际实例测试(real case test)、及写入反馈测试(write-feedback test)，因此内存测试系统具有高的可信赖度，可被信服。同时，本发明各个硬件的模式可独立地分别设定，因此可组合出多样性的测试样型。除了高速测试系统，本发明的写入反馈测试(write-feedback test)可独立地测试内存控制器，其可测试嵌入至一集成电路中的内存控制器而无需与实体的SDRA进行通信。在集成电路验证阶段，本发明技术能够分析及区别产生问题点系在集成电路内部或集成电路外部，同时可分别产生写入命令及读出命 令。 

附图说明

图1是本发明实施例一种内存测试系统的方框图； 

图2是使用本发明实施例的内存测试系统进行测试的方法流程图； 

图3是本发明实施例可程序不同负载的命令序列产生器的选择模式的示意图； 

图4A和图4B是本发明实施例该可程序不同负载的命令地址产生器的选择模式的示意图； 

图5是本发明实施例该可程序不同负载的数据突发长度产生器的选择模式的示意图； 

图6A至图6C是本发明实施例该可程序不同负载的写入数据背景产生器140的选择模式的示意图； 

图7是本发明实施例SDRAM总线与系统总线命令比例的示意图； 

图8是本发明实施例该可程序不同负载的地址至系统总线转接器的一三维地址所在点对应的示意图； 

图9是本发明实施例SDRAM总线与系统总线宽度比例的示意图； 

图10是本发明实施例可程序不同负载的写入数据至系统总线转接器及该可程序不同负载的读出数据至系统总线转接器的模式选择的示意图； 

图11是本发明一种内存测试系统的另一实施例的方框图； 

图12是本发明一种内存测试系统的又一实施例的方框图。 

具体实施方式

图1是本发明实施例一种内存测试系统的方框图，其是设置于一计算机系统上以执行内存的测试，内存测试系统包含一同步动态随机存取内存 (synchrous dynamic random access memory，SDRAM)105、一同步动态随机存取内存控制器(SDRAM controller)110、一高速脚位(PAD)115、一可程序不同负载的测试系统100，一系统总线(system bus)185、一同步动态随机存取内存特殊命令产生器195，以及一仲裁器190。 

可程序不同负载的测试系统100包含一模式缓存器控制器(mode register controller)120、一可程序不同负载的命令序列产生器(programmable loading command sequence generator)125、一可程序不同负载的命令地址产生器(programmable loading command address generator)130、一可程序不同负载的数据突发长度产生器(programmabe loading data burst length generator)135、一可程序不同负载的写入数据背景产生器(programmable loading write data background generator)140、一读出数据背景检查器(read data background checker)145、一可程序不同负载的序列至系统总线转接器150、一可程序不同负载的地址至系统总线转接器155、一可程序不同负载的突发长度至系统总线转接器160、一可程序不同负载的写入数据至系统总线转接器165，以及一可程序不同负载的读出数据至系统总线转接器170。 

该可程序不同负载的测试系统100用以对该至少一个同步动态随机存取内存(SDRAM)105产生测试命令。 

该同步动态随机存取内存105用以储存数据，其为一计算机系统的主储存装置，其中该同步动态随机存取内存105具有特定控制命令，以及时序规格的内存装置，其可为SDR SDRAM，DDR，DDR II，DDR III等规格。 

该系统总线(system bus)185用以传送至少一个主动装置(master)的系统总线命令。该系统总线(system bus)185提供来自该计算机系统的正常读写命令，其中，该系统总线(system bus)185包含地址总线、数据总线等。 

该同步动态随机存取内存特殊命令产生器195用以产生同步动态随机存取内存特殊命令。其中，该同步动态随机存取内存特殊命令产生器产生的同步动态随机存取内存特殊命令为：内部的内存信号中断电阻(on-die-termination)、自我更新(self-refresh)、自动更新(auto-refresh)、初始电源供应(power-on initial)、或电源切断(power-off)命令。 

该仲裁器190连接至该系统总线(system bus)185、该同步动态随机存取内存特殊命令产生器195、该可程序不同负载的测试系统100、及该同步动态随机存取内存控制器(SDRAM controller)110，用以仲裁该系统总线(systembus)185、该同步动态随机存取内存特殊命令产生器195、及该可程序不同负载的测试系统100产生的内存存取命令，并将具有最高优先权的内存存取命令传送至该同步动态随机存取内存控制器(SDRAM controller)110。 

该同步动态随机存取内存控制器110处理该计算机系统的一系统总线(system bus)命令，并产生符合同步动态随机存取内存规范的标准命令。所有对该至少一个同步动态随机存取内存105的存取是经由该同步动态随机存取内存控制器110。 

至少一高速脚位(PAD)115连接至该同步动态随机存取内存控制器110，并经由印刷电路板的电路路径(PCB circuitry path)180连接至该至少一个同步动态随机存取内存105，以收送该至少一个同步动态随机存取内存105的电信号。 

该印刷电路板的电路路径(PCB circuitry path)180是该至少一个同步动态随机存取内存105及该同步动态随机存取内存控制器110的通信信道，其中该印刷电路板的设计需满足所有其电路的时序和特性规格的规范。 

该同步动态随机存取内存控制器110是该计算机系统的一从装置(slave)，以接收一主装置(master)传送的命令。在传送阶段时，该同步动态随机存取内存控制器110转换主装置(master)传送的命令为符合SDRAM规范的命令，并经由该至少一高速脚位(PAD)115及该电路路径180传送至该至少一个同步动态随机存取内存105。在接收阶段时，该同步动态随机存取内存控制器110由该至少一高速脚位(PAD)115及该电路路径180而接收该至少一个同步动态随机存取内存105传来的数据，并转换成符合该系统总线(system bus)规范。 

一高速脚位(PAD)115是特别设计而满足高速传输的需求。 

本发明的内存测试系统依据该计算机系统的命令进行测试。该计算机系统可命令本发明的完整内存系统中具有先进特征的可程序不同负载的测试系统进行内存接口及内存系统的不同负载的测试(programmable-loading test)、实 际实例测试(real case test)、及写入反馈测试(write-feedback test)。 

该模式缓存器控制器120用以选择及配置该可程序不同负载的测试系统的测试模式。该模式缓存器控制器120用以决定该可程序不同负载的命令序列产生器125、该可程序不同负载的命令地址产生器130、该可程序不同负载的数据突发长度产生器135、该可程序不同负载的写入数据背景产生器140、及该读出数据背景检查器145的模式。该模式缓存器控制器120是独立地决定各组件的模式。 

该可程序不同负载的命令序列产生器(programmable loading commandsequence generator)125连接至该模式缓存器控制器(mode registercontroller)120及该同步动态随机存取内存控制器110，依据该模式缓存器控制器125的配置(cinfiguration)，用以产生一可程序不同负载的命令序列(programmable-loading commands sequence)及通用型命令序列(general purpose commands sequence)。该可程序不同负载的命令序列产生器(prgrammable-loading command sequence generator)125产生包含高速命令序列的命令序列，并处理内存接口的读写命令的组合。 

该可程序不同负载的命令地址产生器(programmable loading command address generator)130连接至该模式缓存器控制器(mode register controller)120及该同步动态随机存取内存控制器(SDRAM controller)110，依据该模式缓存器控制器(mode register controller)120的配置以产生一可程序不同负载的命令地址(prgrammable-loading commands address)及通用型命令地址(general purpose commands address)。该可程序不同负载的命令地址产生器(programmable loading command address generator)130具有多种不同的地址产生方法，以产生复杂的地址。 

该可程序不同负载的数据突发长度产生器(programmable loading data burst length generator)135连接至该模式缓存器控制器(mode register controller)120及该同步动态随机存取内存控制器(SDRAM controller)110，依据该模式缓存器控制器(mode register controller)120的配置以产生一可程序不同负载的数据突发长度(progammalbe loading data burst length)及通用型数据突发长度(general purpose data burst length)。该可程序不同负载的数据突发长 度产生器programmable loading data burst length generator)135为一个或多个读取命令产生不同的突发长度(burst length)，其中，不同的突发长度(burst length)引入不同的中断及不同的数据总线负载。 

该可程序不同负载的写入数据背景产生器(programmable loading write data background generator)140连接至该模式缓存器控制器(mode register controller)120及该同步动态随机存取内存控制器(SDRAM controller)110，依据该模式缓存器控制器(mode register controller)120的配置以产生一可程序不同负载的写入数据背景(general purpose write data background)及通用型写入数据背景(prgrammable-loading write data background)。该可程序不同负载的写入数据背景产生器(programmable loading write data background generator)140提供不同种类的写入数据背景(write data background)。该可程序不同负载的写入数据背景产生器(programmable loading write data background generator)140具有一模式可帮助进行直流测试(DC test)及慢速测试(slow-speed test)，其具有另一模式引入可程序不同负载的数据总线。 

该读出数据背景检查器(read data background checker)145连接至该模式缓存器控制器(mode register controller)120及该同步动态随机存取内存控制器(SDRAM controller)110，依据该模式缓存器控制器(mode register controller)120的配置以检查由该同步动态随机存取内存控制器(SDRAM controller)120输出的读出数据。该读出数据背景检查器(read data background checker)145比较读出的数据及写入数据，并记录错误或不匹配，以提供该计算机系统使用。 

由于计算机系统总是具有一些对应关系，因此该些转接器150、155、160、165、170可分别介于模式缓存器控制器120及可程序不同负载的命令序列产生器125、一可程序不同负载的命令地址产生器130、一可程序不同负载的数据突发长度产生器35、一可程序不同负载的写入数据背景产生器140、一读出数据背景检查器145之间，其中： 

该可程序不同负载的序列至系统总线转接器150连接至该模式缓存器控制器120及该可程序不同负载的命令序列产生器125，依据该模式缓存器控制器的配置120、及该系统总线(system bus)185与该至少一个同步动态随机 存取内存(SDRAM)105的同步动态随机存取内存总线(SDRAM bus)(图未示)的差异，以改编该可程序不同负载的命令序列产生器125输出的可程序不同负载的命令序列。 

该可程序不同负载的地址至系统总线转接器155连接至该模式缓存器控制器120及该可程序不同负载的命令地址产生器130，依据该模式缓存器控制器120的配置、及系统总线(system bus)185与该至少一个同步动态随机存取内存(SDRAM)105的同步动态随机存取内存总线(SDRAM bus)的差异，以改编该可程序不同负载的命令地址产生器130输出的可程序不同负载的命令地址。 

该可程序不同负载的突发长度至系统总线转接器160连接至该模式缓存器控制器120及该可程序不同负载的数据突发长度产生器135，依据该模式缓存器控制器120的配置、及该系统总线(system bus)185与该至少一个同步动态随机存取内存(SDRAM)105的同步动态随机存取内存总线(SDRAM bus)的差异，以改编该可程序不同负载的数据突发长度产生器130输出的可程序不同负载的数据突发长度。 

该可程序不同负载的写入数据至系统总线转接器165连接至该模式缓存器控制器120及该可程序不同负载的写入数据背景产生器140，依据该模式缓存器控制器120的配置、及系统总线(system bus)185与该至少一个同步动态随机存取内存(SDRAM)105的同步动态随机存取内存总线(SDRAM bus)的差异，以改编可程序不同负载的写入数据背景产生器140输出的可程序不同负载的写入数据背景。 

该可程序不同负载的读出数据至系统总线转接器170连接至该模式缓存器控制器120及该读出数据背景检查器145，依据该模式缓存器控制器120的配置、及系统总线(system bus)185与该至少一个同步动态随机存取内存(SDRAM)105的同步动态随机存取内存总线(SDRAM bus)的差异，以改编该读出数据背景检查器145输出的读出数据。 

图2是使用本发明实施例内存测试系统执行内存测试的方法流程图。首先，于步骤S110中，对全域测试控制设定，该模式缓存器控制器120依据 该计算机系统进行全域测试控制设定。 

于步骤S120中，该模式缓存器控制器120对该可程序不同负载的命令序列产生器125、该可程序不同负载的命令地址产生器130、该可程序不同负载的数据突发长度产生器135、该可程序不同负载的写入数据背景产生器140、该读出数据背景检查器145进行配置(cinfiguration)。 

于步骤S130中，该模式缓存器控制器120对该可程序不同负载的序列至系统总线转接器150、该可程序不同负载的地址至系统总线转接器155、该可程序不同负载的突发长度至系统总线转接器160、该可程序不同负载的写入数据至系统总线转接器165、该可程序不同负载的读出数据至系统总线转接器170进行配置(cinfiguration)。 

于步骤S140中，判断所有配置是否完成，若否，重回步骤S110，若是，则于步骤S150中产生测试命令，并传送至该同步动态随机存取内存控制器110。当组织测试命令时，所连接的系统总线同时发送内存存取命令。 

于步骤S160中，判断测试是否完成，若否，重回步骤S150，若是，则于步骤S170中产生测试报告。 

于本发明的完整内存系统中具有先进特征的可程序不同负载的测试系统中，可程序不同负载的命令的产生可分成数个字段，例如：命令序列、命令地址、数据突发长度、及数据背景。每一字段的记载提供不同测试命令的可程序不同负载的字段，同时也独立地决定测试模式。 

图3是本发明可程序不同负载的命令序列产生器125的选择模式的示意图。如图3所示，该可程序不同负载的命令序列产生器125产生具有交插写入及读出序列的测试命令(write-read interleaving)(模式0)、具有连续写入及读出序列的测试命令(write-read consecutive)(模式1)、及具有连续及交插写入及读出序列的测试命令(interleaving and consecutive)(模式2)。于图3中，其只显示命令字段，藉以显示各种命令的组合。 

于模式0中，写入命令及读出命令是依据交插方式排列，例如写入命令、读出命令、写入命令、读出命令、...。于模式1中，写入命令及读出命令是依据连续方式排列，例如写入命令、写入命令、写入命令、读出命令、读出 命令、读出命令...。于模式2中，写入命令及读出命令的排列方式是连续写入命令、写入命令及读出命令交插方式排列、连续读出命令，例如写入命令、写入命令、写入命令、写入命令、读出命令、写入命令、读出命令、读出命令、读出命令、读出命令...。 

在这些命令序列模式中，可程序不同负载的命令序列产生器125提供严密的命令序列以供本发明一种于完整内存系统中具有先进特征的可程序不同负载的测试系统使用，其中，可程序不同负载的命令序列的命令字段可为模式0、模式1或者模式2。 

图4A和图4B是本发明该可程序不同负载的命令地址产生器130的选择模式的示意图。如图4A和图4B所示，该可程序不同负载的命令地址产生器130产生具有以行地址递增(column address increasing)的地址的测试命令(模式0)、具有以列或阵列地址递增(roaw or bank address increasing)的地址的测试命令(模式1)、具有以列或阵列地址递增并反转(row or bank increasing and inversing)的地址的测试命令(模式2)、具有以随机寻址的地址的测试命令(模式3)，其中： 

于模式0中，其是以行地址递增，因此当行地址以column0、column0+1、column0+2、...递增时，列或阵列地址(row or bank address)无需重新设定，因而在该至少一个同步动态随机存取内存(SDRAM)105中的数据能更连续地被存取。 

于模式1中，其是以列或阵列地址递增，例如：bank 0、bank0+1、bank0+2、...。在模式1中，同步动态随机存取内存控制器(SDRAMcontroller)110通常需产生预充(pre-charge)及使能(active)命令。 

于模式2中，其是以列或阵列地址递增并反转，例如：row0、～(row0+1)、～(row0+2)、...。在模式2中，同步动态随机存取内存控制器(SDRAM controller)110不仅需要产生预充(pre-charge)及使能(active)命令，而且需频繁切换列或阵列地址。 

于模式3中，其是以一序列的随机方式寻址，因此并不需频繁切换地址。 

在这些命令地址模式中，该可程序不同负载的命令地址产生器130提供 严密的命令地址以供本发明一种完整内存系统中具有先进特征的可程序不同负载的测试系统使用，其中，可程序不同负载的数据传输时，模式0是最佳的选择。于预充(pre-charge)及使能(active)考虑时，模式1是最佳的选择。于地址考虑时，模式2是最佳的选择。 

图5是本发明该可程序不同负载的数据突发长度产生器135的选择模式的示意图。如图5所示，该可程序不同负载的数据突发长度产生器135产生具有无中断数据突发长度的数据突发的测试命令(模式0)、可中断数据突发长度的数据突发的测试命令(模式1)、可随机中断数据突发长度的数据突发的测试命令(模式2)，其中： 

于模式0中，在数据以数据突发传输时，当未传完数据突发长度前，其传输无法被其它命令所中断。于模式1中，在数据以数据突发传输时，其传输可被其它命令所中断。于模式2中，在数据以数据突发传输时，当未传完数据突发长度前，其传输是否可被其它命令所中断则是随机决定。 

在这些命令序列模式中，该可程序不同负载的数据突发长度产生器135提供严密的测试数据突发长度的组合以供本发明一种完整内存系统中具有先进特征的可程序不同负载的测试系统使用，其中，可程序不同负载的数据传输时，模式0是最佳的选择。可程序不同负载的命令传输时，模式1是最佳的选择。 

图6A至图6C是本发明该可程序不同负载的写入数据背景产生器140的选择模式的示意图。如图6A至图6C所示，该可程序不同负载的写入数据背景产生器140产生具有直流(DC)数据的测试命令(模式0)、增加或降低数据的写入数据背景的测试命令(模式1)、总是反转(always-inversing)数据的写入数据背景的测试命令(模式2)、增加再反转(increasing then inversing)数据或递减数据的写入数据背景的测试命令(模式3)、抽动(twitching)数据的写入数据背景的测试命令(模式4)、随机数据的写入数据背景的测试命令(模式5)。 

于模式0中，该可程序不同负载的写入数据背景产生器140产生写入数据并保持其值和产生时的初始值一样，由于写入数据维持不变，故又称直流(DC)数据。于模式1中，该可程序不同负载的写入数据背景产生器140产生 写入数据并增加或降低，例如：D0、D0+1、D0+2、...或D0、D0-1、D0-2、...。于模式2中，该可程序不同负载的写入数据背景产生器140产生写入数据并总是反转(always-inversing)，例如：D0、～D0、D0、～D0、...。 

于模式3中，该可程序不同负载的写入数据背景产生器140产生写入数据并增加再反转(increasing then inversing)，例如：D0、D1＝～(D0+1)、D2＝～(D1+1)、...。于模式4中，该可程序不同负载的写入数据背景产生器140如模式0产生直流写入数据并随机地在其中数据进行反转，例如：D0、D0、D0、～D0、...。于模式5中，该可程序不同负载的写入数据背景产生器140随机地产生写入数据，例如：D0、D1＝D0+random(seed)、D2＝D1+random(seed)、D2＝D2+random(seed)、...。当中，random为一随机产生装置，其依据种子seed随机地产生数据。 

在这些命令序列模式中，该可程序不同负载的写入数据背景产生器140提供严密的测试数据突发长度的组合以供本发明一种于完整内存系统中具有先进特征的可程序不同负载的测试系统使用。模式0提供直流(DC)测试，其系在初始测试阶段中的第一测试项目。模式1提供增加或降低数据值，此种简单的数据型态很容易进行除错。模式2提供反转数据型态，此可让数据总线的信号一下处于高电位、一下处于低电位，此是高负载传输中最挑剔的测试样型。 

模式3是由模式2发展出来的，其可测试高负载传输中更坏的的情形。模式4提供于直流数据中同时改变数据(simulataneous data switch)的测试，此种测试样型可产生较大的瞬间大电流的需求和较大的噪声干扰，在系统的电源信号(power signal)、地信号(ground signal)、数据信号(data signal)和控制信号(control signal)上。模式5是提供随机的数据型态。 

本发明中，该可程序不同负载的序列至系统总线转接器150、该可程序不同负载的地址至系统总线转接器155、该可程序不同负载的突发长度至系统总线转接器160、该可程序不同负载的写入数据至系统总线转接器165、及该可程序不同负载的读出数据至系统总线转接器170扮演重要角色。藉由该等转接器，本发明的于完整内存系统中具有先进特征的可程序不同负载的测试系统能与不同计算机系统兼容。 

该可程序不同负载的序列至系统总线转接器150连接至该模式缓存器控制器120及该可程序不同负载的命令序列产生器125。于计算机系统中，一主装置的需求命令可能被转换成数个SDRAM命令，由于上述的转换，可程序不同负载的命令序列可能被转换成任意SDRAM命令的组合。图7是SDRAM总线与系统总线命令比例的示意图，其是显示该可程序不同负载的序列至系统总线转接器150的模式选择，其有5种模式可供选择。藉由图7中PLS(Programmable Loading Sequence，可程序不同负载命令序列)Adapt Factor带入系统中计算，便可以得知系统命令量与SDRAM命令量的关系，因此可程序不同负载命令序列产生(programmable loading sequence generation)是完美的，并不会因为不同系统造成无法产生所需的命令序列。 

该可程序不同负载的地址至系统总线转接器155连接至该模式缓存器控制器120及该可程序不同负载的命令地址产生器130。在计算机系统中，系统总线地址的单位可能与SDRAM总线地址的单位不相同，例如：系统总线地址可能以字节为单位，而SDRAM总线地址可能为4位或16位。而且，在系统总线的地址字段总是一维的字段，而SDRAM总线的地址字段总是多维的字段。为克服系统总线的地址字段与SDRAM总线的地址字段的不同，该可程序不同负载的地址至系统总线转接器155需选择一个一维地址对应的地址，并将可程序不同负载的SDRAM的地址对应重新对应回一维地址命令地址字段。图8显示该可程序不同负载的地址至系统总线转接器155的一三维地址所在点对应的示意图。 

该可程序不同负载的突发长度至系统总线转接器160连接至该模式缓存器控制器120及该可程序不同负载的数据突发长度产生器135。在计算机系统中，系统总线的数据突发长度亦需转换成SDRAM总线的数据突发长度。图9是SDRAM总线与系统总线宽度比例的示意图，其是显示该可程序不同负载的突发长度至系统总线转接器160的模式选择，其有9种模式可供选择。藉由图9中HLB Adapt factor，可完成可程序不同负载的数据突发长度。 

该可程序不同负载的写入数据至系统总线转接器165连接至该模式缓存器控制器120及该可程序不同负载的写入数据背景产生器140。该可程序不同负载的读出数据至系统总线转接器170连接至该模式缓存器控制器120及该读出数据背景检查器145。在计算机系统中，数据背景是与SDRAM总线相同。图10是显示该可程序不同负载的写入数据至系统总线转接器165及该可程序不同负载的读出数据至系统总线转接器170的模式选择的示意图。在模式0中，SDRAM总线是4倍于系统总线，因此系统数据总线为SDRAM数据总线的1/4。在模式3中，系统总线是2倍于SDRAM总线，因此系统数据总线分为两个SDRAM数据D0、D1。 

图11是本发明一种内存测试系统的另一应用实施例的方框图。其是应用于一种内存的测试系统中，其与图1主要区别是新增一写入路径1110、一读出路径1120、一读出数据总线1130、及一解多任务器1140，而该可程序不同负载的测试系统100则还包含一写入反馈检查器1150及一错误记录器1160。 

该写入路径1110连接至该同步动态随机存取内存控制器(SDRAM controller)110，以提供一写入路径。 

该读出路径1120连接至该同步动态随机存取内存控制器(SDRAM controller)110以提供一读出路径。 

该至少一高速脚位(PAD)115连接至该写入路径1110及该读出路径1120，并经由印刷电路板的电路路径(PCB circuitry path)180连接至该至少一个同步动态随机存取内存(SDRAM)110，以收送该至少一个同步动态随机存取内存(SDRAM)105的电信号。 

当进行内存写入数据测试时，该模式缓存器控制器(mode register controller)120经由控制信号ctrl1控制该写入路径1110及控制信号ctrl2控制该读出路径1120，使该写入路径1110为短路、该读出路径1120为断路。当进行内存写入反馈测试时，该模式缓存器控制器(mode register controller)120经由控制信号ctrl1控制该写入路径1110及控制信号ctrl2控制该读出路径1120，使该读出路径1120是电连接至该写入路径1110，以将写入数据反馈至该写入反馈检查器。亦即，写入数据经由该模式缓存器控制器120、同步动态随机存取内存控制器110、写入路径1110、读出路径1120、同步动态随机存取内存控制器110、读出数据总线1130、解多任务器1140，而回至 该可程序不同负载的测试系统100。该可程序不同负载的测试系统100的写入反馈检查器1150检查写入及反馈数据，该错误记录器1160则记录有错误的数据，以为后续使用。 

图12是本发明一种内存测试系统的又一应用实施例的方框图。其是应用于一种内存的测试系统中，其与图1主要区别是新增一写入路径1210、一读出路径1220、一写入反馈控检查器1230、及一错误记录器1240。该读出路径1220并包含一解多任务器1250。 

该写入路径1210连接至该同步动态随机存取内存控制器(SDRAM controller)110，以提供一写入路径。 

该读出路径1220连接至该同步动态随机存取内存控制器(SDRAM controller)110以提供一读出路径。 

该至少一高速脚位(PAD)115连接至该写入路径1110及该读出路径1120，并经由印刷电路板的电路路径(PCB circuitry path)180连接至该至少一个同步动态随机存取内存(SDRAM)110，以收送该至少一个同步动态随机存取内存(SDRAM)105的电信号。 

当进行内存写入数据测试时，该模式缓存器控制器(mode register controller)120经由控制信号ctrl1控制该写入路径1110及控制信号ctrl2控制该读出路径1120，使该写入路径1110为短路、该读出路径1120为断路。当进行内存写入反馈测试时，该模式缓存器控制器(mode register controller)120经由控制信号ctrl1控制该写入路径1110、控制信号ctrl2控制该读出路径1120、及控制信号ctrl3控制该解多任务器1250，使该读出路径1120是电连接至该写入路径1110，并将该解多任务器1250的输出直接传送至该写入反馈控检查器1230。 

前述的组件，除了SDRAM外，其余可整合至一集成电路中，设计成具有较小面积，达到节省面积及减少芯片耗电量的效能。 

综上所述，本发明揭露在计算机上一可信赖的内存测试系统，其可解决高速度内存接口及SDRAM所引起的测试问题。藉由本发明技术，可执行可程序不同负载的测试(programmable loading test)、实际实例测试(real case  test)、及写入反馈测试(write-feedback test)，因此内存测试系统具有高的可信赖度，可被信服。同时，本发明各个硬件的模式可独立地分别设定，因此可组合出多样性的测试样型。除了高速测试系统，本发明的写入反馈测试(write-feedback test)可独立地测试内存控制器，其可测试嵌入至一集成电路中的内存控制器而无需与实体的SDRA进行通信。在集成电路验证阶段，本发明技术能够分析及区别产生问题点系在集成电路内部或集成电路外部，同时可分别产生写入命令及读出命令。 

由上述可知，本发明无论就目的、手段及功效，在在均显示其迥异于习知技术的特征，极具实用价值。惟应注意的是，上述诸多实施例仅是为了便于说明而举例而已，本发明所主张的权利范围自应以权利要求范围所述为准，而非仅限于上述实施例。 

Claims (10)

1.一种内存测试系统，其特征在于，包含：

至少一同步动态随机存取内存，用以储存数据；

一系统总线，用以传送一主动装置的系统总线命令；

一同步动态随机存取内存控制器，用以处理所述系统总线命令，进而产生符合所述同步动态随机存取内存所规范的标准命令；

一高速脚位，连接至所述同步动态随机存取内存控制器，并经由印刷电路板的电路路径连接至所述同步动态随机存取内存，用以收送该同步动态随机存取内存的电信号；以及

一可编程不同负载的测试系统，用以对所述同步动态随机存取内存产生测试命令，其中，所述可编程不同负载的测试系统进一步包含：

一模式缓存器控制器，用以选择及配置所述可编程不同负载的测试系统的测试模式；

一可编程不同负载的命令序列产生器，连接至所述模式缓存器控制器及所述同步动态随机存取内存控制器，依据所述模式缓存器控制器的配置，进而产生一可编程不同负载的命令序列及通用型命令序列；

一可编程不同负载的命令地址产生器，连接至所述模式缓存器控制器及所述同步动态随机存取内存控制器，依据所述模式缓存器控制器的配置，进而产生一可编程不同负载的命令地址及通用型命令地址；

一可编程不同负载的数据突发长度产生器，连接至所述模式缓存器控制器及所述同步动态随机存取内存控制器，依据所述模式缓存器控制器的配置，进而产生一可编程不同负载的数据突发长度及通用型数据突发长度；

一可编程不同负载的写入数据背景产生器，连接至所述模式缓存器控制器及该同步动态随机存取内存控制器，依据所述模式缓存器控制器的配置以产生一可编程不同负载的写入数据背景及通用型写入数据背景；以及

一读出数据背景检查器，连接至所述模式缓存器控制器及该同步动态随机存取内存控制器，用以依据所述模式缓存器控制器的配置以检查所述同步动态随机存取内存控制器所输出的读出数据。

2.如权利要求1所述的内存测试系统，其特征在于，所述可编程不同负载的测试系统还包含：

一可编程不同负载的序列至系统总线转接器，连接至所述模式缓存器控制器及该可编程不同负载的命令序列产生器，依据所述模式缓存器控制器的配置、及一系统总线与所述同步动态随机存取内存中一同步动态随机存取内存总线的差异，用以改编该可编程不同负载的命令序列产生器所输出的可编程不同负载的命令序列；

一可编程不同负载的地址至系统总线转接器，连接至所述模式缓存器控制器及该可编程不同负载的命令地址产生器，依据所述模式缓存器控制器的配置、及系统总线与所述同步动态随机存取内存的所述同步动态随机存取内存总线的差异，用以改编所述可编程不同负载的命令地址产生器输出的可编程不同负载的命令地址；

一可编程不同负载的突发长度至系统总线转接器，连接至所述模式缓存器控制器及该可编程不同负载的数据突发长度产生器，依据所述模式缓存器控制器的配置、及系统总线与所述同步动态随机存取内存的该同步动态随机存取内存总线中的差异，用以改编所述可编程不同负载的数据突发长度产生器输出不同负载的数据突发长度；

一可编程不同负载的写入数据至系统总线转接器，连接至所述模式缓存器控制器及该可编程不同负载的写入数据背景产生器，依据所述模式缓存器控制器的配置、及系统总线与所述同步动态随机存取内存的该同步动态随机存取内存总线中的差异，用以改编可编程不同负载的写入数据背景产生器输出的可编程不同负载的写入数据背景；以及

一可编程不同负载的读出数据至系统总线转接器，连接至所述模式缓存器控制器及所述读出数据背景检查器，依据所述模式缓存器控制器的配置、及系统总线与该同步动态随机存取内存的所述同步动态随机存取内存总线中的差异，用以改编所述读出数据背景检查器输出的读出数据。

3.如权利要求2所述的内存测试系统，其特征在于，所述可编程不同负载的命令序列产生器产生具有连续写入及读出序列的测试命令、具有交插写入及读出序列的测试命令，或具有连续及交插写入及读出序列的测试命令。

4.如权利要求2所述的内存测试系统，其特征在于，所述可编程不同负载的命令地址产生器产生具有以行(column)地址递增的地址的测试命令、具有以列(row)或阵列(bank)地址递增的地址的测试命令、具有以列或阵列地址递增并反转的地址的测试命令，或具有以随机寻址的地址的测试命令。

5.如权利要求2所述的内存测试系统，其特征在于，所述可编程不同负载的数据突发长度产生器产生具有无中断数据突发长度的数据突发的测试命令、具有可中断数据突发长度的数据突发的测试命令，或具有可随机中断数据突发长度的数据突发的测试命令。

6.如权利要求2所述的内存测试系统，其特征在于，所述可编程不同负载的写入数据背景产生器产生具有直流数据的测试命令、具有增加或降低数据的写入数据背景的测试命令、具有总是反转数据的写入数据背景的测试命令、具有增加再反转数据或递减数据的写入数据背景的测试命令、具有随机数据的写入数据背景的测试命令，或具有随机数据的写入数据背景的测试命令。

7.如权利要求2所述的内存测试系统，其特征在于，还包含：

一同步动态随机存取内存特殊命令产生器，用以产生同步动态随机存取内存特殊命令；以及

一仲裁器，连接至该系统总线、该同步动态随机存取内存特殊命令产生器、该可编程不同负载的测试系统，以及该同步动态随机存取内存控制器，用以仲裁该系统总线、该同步动态随机存取内存特殊命令产生器，以及该可编程不同负载的测试系统产生的内存存取命令，并将具有最高优先权的内存存取命令传送至该同步动态随机存取内存控制器。

8.如权利要求7所述的内存测试系统，其特征在于，所述同步动态随机存取内存特殊命令可用以作为内部的内存信号中断电阻、自我更新、自动更新、初始电源供应，或电源切断命令。

9.如权利要求1或2所述的内存测试系统，其特征在于，还包含：

一写入路径，连接至该同步动态随机存取内存控制器；

一读出路径，连接至该同步动态随机存取内存控制器；

所述可编程不同负载的测试系统，进一步还包含：

一写入反馈检查器，连接至所述同步动态随机存取内存控制器，用以接收写入数据，用以检查所述写入数据及该同步动态随机存取内存控制器反馈的写入数据；

其中，当所述同步动态随机存取内存进行写入数据测试时，所述写入路径是短路，以及所述读出路径是断路，当所述同步动态随机存取内存进行写入反馈测试时，所述读出路径是连接至所述写入路径，用以将该写入数据反馈至所述写入反馈检查器。

10.如权利要求1或2所述的内存测试系统，其特征在于，还包含：

一写入路径，连接至所述同步动态随机存取内存控制器；

一读出路径，连接至所述同步动态随机存取内存控制器，其中，所述读出路径还包含一解多任务器；

所述可编程不同负载的测试系统，还包含：

一写入反馈检查器，连接至所述解多任务器，用以检查写入数据及所述同步动态随机存取内存控制器反馈的写入数据；

其中，当所述同步动态随机存取内存进行写入数据测试时，所述写入路径是短路，以及所述读出路径是断路，当所述同步动态随机存取内存进行写入反馈测试时，所述读出路径是连接至该写入路径，用以将所述写入数据反馈至所述写入反馈检查器。

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