CN115881206A - 存储器 - Google Patents

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Abstract

本申请提供一种存储器，包括：数据输入输出选择器，数据输入输出选择器的第一输入端接收目标数据输入输出引脚接收的串行数据，用于在测试模式下将目标数据输入输出引脚接收的串行数据中的每位数据分别传输至存储器中的每个数据输入输出引脚对应的传输路径，其中，目标数据输入输出引脚为存储器中的多个数据输入输出引脚中的任意一个。本申请的方案，在存储器的测试过程中，减少存储器的数据输入输出引脚的使用数量，增加同时测试的存储器的数量，提高测试效率。

Description

存储器
技术领域
本申请涉及存储器技术领域，尤其涉及一种存储器。
背景技术
伴随各种存储器的广泛使用，比如动态随机存取存储器（Dynamic Random AccessMemory，简称DRAM）的使用非常广泛。实际应用中，为了保证产品的可靠性，需要对封装后的存储器进行测试。
因而，如何提高存储器的测试效率成为需要考虑的问题。
发明内容
本申请的实施例提供一种存储器，用以提高存储器的测试效率。
根据一些实施例，本申请提供一种存储器，包括：
数据输入输出选择器，其第一输入端接收目标数据输入输出引脚接收的串行数据；
所述数据输入输出选择器用于在测试模式下将所述目标数据输入输出引脚接收的串行数据中的每位数据分别传输至所述存储器中的每个数据输入输出引脚对应的传输路径；
其中，所述目标数据输入输出引脚为所述存储器中的多个数据输入输出引脚中的任意一个。
在一些实施例中，所述数据输入输出选择器的第二输入端接收所述多个数据输入输出引脚接收的多个串行数据；
所述数据输入输出选择器还用于在工作模式下将每个数据输入输出引脚接收的串行数据分别传输至每个数据输入输出引脚对应的传输路径。
在一些实施例中，所述数据输入输出选择器包括多个第一选择器，每个第一选择器对应一个数据输入输出引脚；
每个所述第一选择器的第一输入端接收目标数据输入输出引脚接收的串行数据中的一位数据，每个所述第一选择器的第二输入端接收对应的数据输入输出引脚接收的串行数据；
每个所述第一选择器用于在测试模式下将所述目标数据输入输出引脚接收的串行数据中的一位数据传输至对应的数据输入输出引脚的各个传输路径，在工作模式下将对应的数据输入输出引脚接收的串行数据传输至对应的数据输入输出引脚的传输路径。
在一些实施例中，每个所述第一选择器包括多个第二选择器，每个所述第二选择器对应一个数据输入输出引脚的一个传输路径；
每个所述第二选择器的第一输入端接收所述目标数据输入输出引脚接收的串行数据中的一位数据，每个所述第二选择器的第二输入端接收对应的数据输入输出引脚接收的串行数据中的一位数据；
每个所述第二选择器用于在测试模式下将所述目标数据输入输出引脚接收的串行数据中的一位数据传输至对应的数据输入输出引脚的一个传输路径，在工作模式下将对应的数据输入输出引脚接收的串行数据中的一位数据传输至对应的数据输入输出引脚的一个传输路径。
在一些实施例中，所述存储器包括：
串转并电路，其输入端连接所述多个数据输入输出引脚，用于将每个所述数据输入输出引脚接收的串行数据转换为并行数据；
所述数据输入输出选择器用于在测试模式下将所述目标数据输入输出引脚对应的并行数据中的每位数据传输至每个数据输入输出引脚对应的传输路径，以及在工作模式下将每个数据输入输出引脚对应的并行数据传输至每个数据输入输出引脚对应的传输路径。
在一些实施例中，所述串转并电路包括多个子串转并电路，每个所述子串转并电路的输入端连接一个数据输入输出引脚；
每个所述子串转并电路用于将连接的数据输入输出引脚接收的串行数据转换为并行数据。
在一些实施例中，每个所述第一选择器的第一输入端依次接收目标数据输入输出引脚对应的并行数据中的一位数据；
每个所述第二选择器的第二输入端依次接收对应的数据输入输出引脚对应的并行数据中的一位数据。
在一些实施例中，所述存储器包括：锁存电路，其输入端连接所述串转并电路，其输出端连接所述多个第一选择器；
所述锁存电路用于存储所述多个数据输入输出引脚对应的多个并行数据，并在接收到写命令后，将所述多个数据输入输出引脚对应的多个并行数据分别传输至对应的第一选择器，以及将所述目标数据输入输出引脚对应的并行数据中的多位数据分别传输至对应的第一选择器。
在一些实施例中，所述锁存电路包括多个子锁存电路，每个子锁存电路的输入端连接一个子串转并电路的输出端，每个子锁存电路的输出端连接一个第一选择器；
每个子锁存电路用于存储对应的数据输入输出引脚的并行数据，并在接收到写命令后，将对应的数据输入输出引脚的并行数据传输至对应的第一选择器；
所述目标数据输入输出引脚对应的子锁存电路还用于在接收到所述写命令后，将所述目标数据输入输出引脚对应的并行数据中的每位数据传输至每个所述第一选择器。
在一些实施例中，每个所述子锁存电路包括多个锁存器，每个所述锁存器连接一个所述第二选择器；
每个所述锁存器用于存储对应的数据输入输出引脚的并行数据中的一位数据，并在接收到写命令后，将存储的一位数据传输至连接的所述第二选择器；
所述目标数据输入输出引脚对应的每个锁存器还用于在接收到所述写命令后，将所述目标数据输入输出引脚对应的并行数据中一位数据传输至一个数据输入输出引脚对应的多个第二选择器。
在一些实施例中，所述存储器还包括：
数据掩码引脚，用于在所述存储器执行掩码写操作时接收掩码数据或在所述测试模式下接收校验码数据，其中，在所述存储器执行掩码写操作时所述存储器基于所述掩码数据对所述数据输入输出引脚接收的数据进行掩码，在所述存储器处于测试模式时将所述校验码数据存储至校验码存储阵列。
在一些实施例中，所述存储器还包括：
校验码数据选择器，所述校验码存储阵列包括第一校验码存储阵列、第二校验码存储阵列，所述数据掩码引脚包括第一数据掩码引脚和第二数据掩码引脚，在所述测试模式下，所述第一数据掩码引脚接收所述校验码数据，所述校验码数据选择器将所述校验码数据分别传输至所述第一数据掩码引脚和所述第二数据掩码引脚对应的传输路径上，所述第一校验码存储阵列通过所述第一数据掩码引脚对应的传输路径接收并存储所述校验码数据，所述第二校验码存储阵列通过所述第二数据掩码引脚对应的传输路径接收并存储所述校验码数据。
在一些实施例中，所述存储器包括主存储阵列，所述主存储阵列存储所述数据输入输出引脚对应的传输路径上的数据。
在一些实施例中，所述校验码数据选择器包括多个第三选择器，在所述测试模式下，每个所述第三选择器将所述校验码数据中的一位数据传输至所述第一数据掩码引脚对应的一条传输路径和所述第二数据掩码引脚对应的一条传输路径上。
在一些实施例中，在所述测试模式下，所述主存储阵列通过每个所述数据输入输出引脚对应的传输路径接收并存储所述目标数据输入输出引脚接收的串行数据。
本申请提供的存储器中，数据输入输出选择器的第一输入端接收存储器中的多个数据输入输出引脚中的任意一个数据输入输出引脚接收的串行数据，并在测试模式下将该任意一个数据输入输出引脚接收的串行数据中的每位数据分别传输至存储器中的每个数据输入输出引脚对应的传输路径。基于上述存储器，在存储器的测试过程中，可以通过存储器中的一个数据输入输出引脚接收写数据，减少测试过程中存储器的数据输入输出引脚的使用数量，增加同时测试的存储器的数量，提高测试效率。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请实施例的原理。
图1为本申请一实施例示出的一种存储器的引脚架构示例图；
图2为本申请一实施例示出的读写数据传输示意图；
图3为本申请一实施例示出的存储器的结构示例图；
图4为本申请一实施例示出的存储器的结构示例图；
图5为本申请一实施例示出的写数据传输示意图。
通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是本申请的一些方面相一致的装置和方法的例子。
本申请中的用语“包括”和“具有”用以表示开放式的包括在内的意思，并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。此外，附图中的不同元件和区域只是示意性示出，因此本申请不限于附图中示出的尺寸或距离。
下面以具体地实施例对本申请的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。
图1为本申请一实施例示出的一种存储器的引脚架构示例图，如图1所示，存储器包括多个引脚（pin），其中，多个引脚可以分为电源引脚、数据/地址引脚和控制命令引脚。
其中，电源引脚可以包括VDD1引脚、VDD2H引脚、VDD2L引脚和VDDQ引脚。VDD1引脚接收VDD1，为存储器内核供电；VDD2H引脚接收VDD2H，为存储器内核供电；VDD2L引脚接收VDD2L，同样为存储器内核供电；VDDQ引脚接收VDDQ，为I/O缓冲器（I/O buffer）供电。实际应用中，存储器内部可以有三组电压，分别是VDD1、VDD2和VDDQ，VDD2可以包括VDD2H和VDD2L，其中，VDD1和VDD2表示存储器内核工作电压，VDD1和VDD2具有不同的电压值， VDD2H表示电压值较高，VDD2L表示电压值较低，VDDQ表示经过噪声滤波的高质量电压，其抗干扰强度大。
数据/地址引脚可以包括DQ0~DQ15引脚和CA0~CA6引脚。实际应用中，存储器内部包括存储阵列，存储阵列包括多个存储单元，每个存储单元具有对应的行和列，在进行读操作或写操作时，需要先指定读存储阵列的哪行哪列以确定读哪个存储单元，或写存储阵列的哪行哪列以确定写哪个存储单元。CA0~CA6引脚可以接收读地址或写地址，读地址包括读出存储阵列的哪行哪列，写地址包括写入存储阵列的哪行哪列。DQ0~DQ15引脚可以接收写数据和输出读数据，在进行读操作时，DQ0~DQ15引脚输出从存储单元读取的数据，在进行写操作时，DQ0~DQ15引脚接收要写入存储单元的数据。
控制命令引脚可以包括WCK引脚、RDQS引脚（也称为读选通引脚）、DMI引脚、CK引脚等。其中，WCK引脚包括WCK1_t引脚、WCK1_c引脚、WCK0_t引脚和WCK0_c引脚，RDQS引脚包括RDQS1_t引脚、RDQS1_c引脚、RDQS0_t引脚和RDQS0_c引脚，DMI引脚包括DMI0引脚和DMI1引脚，CK引脚包括CK_t引脚和CK_c引脚。WCK1_t引脚接收WCK1_t，WCK1_c引脚接收WCK1_c，WCK0_t引脚接收WCK0_t，WCK0_c引脚接收WCK0_c；RDQS1_t引脚接收RDQS1_t，RDQS1_c引脚接收RDQS1_c，RDQS0_t引脚接收RDQS0_t，RDQS0_c引脚接收RDQS0_c；DMI0引脚接收DMI0，DMI1引脚接收DMI1； CK_t引脚接收CK_t，CK_c引脚接收CK_c。
其中，WCK1_t、WCK1_c、WCK0_t和WCK0_c表示写时钟，写时钟用于对DQ0~DQ15接收的写数据进行采样。实际应用中，WCK1_t和WCK1_c用于对DQ8~DQ15引脚接收的写数据进行采样，WCK0_t和WCK0_c用于对DQ0~DQ7引脚接收的写数据进行采样。WCK1_t、WCK1_c、WCK0_t和WCK0_c可以以CK_t/CK_c频率的两倍或四倍运行，提高采样速率。RDQS1_t、RDQS1_c、RDQS0_t和RDQS0_c表示读时钟，也称为读选通信号，读时钟用于对DQ0~DQ15输出的读数据进行采样。实际应用，RDQS1_t和RDQS1_c用于对DQ8~DQ15引脚输出的读数据进行采样，RDQS0_t和RDQS0_c用于对DQ0~DQ7引脚输出的读数据进行采样。
DMI1和DMI0表示数据掩码信号（data mask，DM），数据掩码信号用于对DQ0~DQ15引脚接收的写数据进行掩码，以确定将哪些写数据写入存储单元中。实际应用中，DMI1用于对DQ8~DQ15引脚接收的写数据进行掩码，DMI0用于对DQ0~DQ7引脚接收的写数据进行掩码。
CK_t和CK_c表示命令地址时钟，命令地址时钟用于对读地址或写地址进行采样，实际应用中，所有命令、地址和控制输入信号均在CK_t的上升沿和CK_c的下降沿的交点处采样。
控制命令引脚还可以包括ZQ引脚、RESET引脚和CS引脚等。ZQ引脚接收ZQ，ZQ表示标准信号，校正信号用于校准输出驱动强度。RESET_n引脚接收RESET_n，RESET_n表示复位信号，复位信号用于初始时将存储器复位至默认状态。CS引脚接收CS，CS表示片选信号，片选信号用于选择目标芯片（die）。
需要说明的是，与数据输入输出相关的引脚包括DQ0~DQ15引脚、WCK1_t引脚、WCK1_c引脚、WCK0_t引脚、WCK0_c引脚、RDQS1_t引脚、RDQS1_c引脚、RDQS0_t引脚、RDQS0_c引脚、DMI1引脚以及DMI0引脚。可知，与数据输入输出相关的引脚包括26个。
实际应用中，为了保证存储器产品的可靠性，需要在存储器封装之后进行测试，存储器测试涉及存储器的写入和读出，写入和读出依靠存储器的各个引脚。
如图2所示，图2为本申请一实施例提供的读写数据传输示例图，结合写场景作为示例，DQ0~DQ15引脚中的每个DQ引脚接收16bit的写数据，WCK0_t引脚接收WCK0_t，WCK0_c引脚接收WCK0_c，WCK0_t和WCK0_c用于对DQ0~DQ7引脚接收的写数据进行采样，WCK1_t引脚接收WCK1_t，WCK1_c引脚接收WCK1_c，WCK1_t和WCK1_c用于对DQ8~DQ15引脚接收的写数据进行采样。
如图2所示，存储器处于测试模式时，每个DQ引脚接收16bit的写数据，DQ0~DQ15引脚总共接收256bit数据，存储至主存储阵列中，DMI0引脚和DMI1引脚分别接收16bit校验码数据，存储至校验码存储阵列。
数据传输电路（datapath circuit）将DQ0~DQ15引脚接收的256bit数据以及DMI0引脚接收的16bit校验码数据，DMI1引脚接收的16bit校验码数据传输至阵列读写电路（Array Read/Write Circuit）。
结合存储器测试模式下的读场景作为示例，阵列读写电路从主存储阵列中读取数据以及从校验码存储阵列中读取校验码数据，并传输至数据传输电路，数据传输电路将读取数据传输至DQ引脚，将校验码数据传输至DMI引脚。如图2所示，阵列读写电路从主存储阵列的256个存储单元中读取256bit数据以及从校验码存储阵列的32个存储单元中读取32bit校验码数据，并将256bit数据以及32bit校验码数据传输至数据传输电路，数据传输电路将每16bit数据传输至DQ0~DQ15引脚中的每个DQ引脚，将两个16bit的校验码数据分别传输至DMI0引脚和DMI1引脚。而后，RDQS0_t引脚接收RDQS0_t，RDQS0_c引脚接收RDQS0_c，RDQS0_t和RDQS0_c用于对DQ0~DQ7引脚输出的读数据进行采样，RDQS1_t引脚接收RDQS1_t，RDQS1_c引脚接收RDQS1_c，RDQS1_t和RDQS1_c用于对DQ8~DQ15引脚输出的读数据进行采样。
在对存储器进行测试过程中，如果使用所有引脚进行数据传输、信号传输等，会限制同时测试的存储器的数量，降低测试效率。
图3为本申请一实施例提供的一种存储器的结构示例图。该实施例提供的存储器用于在测试过程中减少存储器的引脚的使用数量，如图3所示，该存储器包括：数据输入输出选择器101，数据输入输出选择器101的第一输入端接收目标数据输入输出引脚接收的串行数据，目标数据输入输出引脚可以为存储器中的多个数据输入输出引脚中的任意一个引脚。数据输入输出选择器101用于在测试模式下将目标数据输入输出引脚接收的串行数据中的每位数据传输至存储器中的每个数据输入输出引脚对应的传输路径。由于在测试模式下，是将目标数据输入输出引脚接收的串行数据传输至每个数据输入输出引脚对应的传输路径，在每个数据输入输出引脚对应的所有存储单元中写入同一数据，因此在测试模式下只需通过目标数据输入输出引脚接收写数据即可，从而在测试时只需要使用一个数据输入输出引脚，减少数据输入输出引脚的使用数量，从而增加同时测试的存储器的数量，提高测试效率。
其中，数据输入输出引脚对应的传输路径是指将数据输入输出引脚接收的写数据传输至存储单元的路径，如上述实施例中的传输路径电路和阵列读写电路，由于每个数据输入输出引脚可以接收一个多bit串行数据，每个存储单元只能写入1bit数据，每个数据输入输出引脚接收的串行数据可以写入多个存储单元，因而每个数据输入输出引脚可以对应多个传输路径。
在测试模式下，存储器中的主存储阵列可以通过每个数据输入输出引脚对应的多个传输路径接收并存储目标数据输入输出引脚接收的串行数据，使得主存储阵列中，每个数据输入输出引脚的多个传输路径对应的多个存储单元存储目标数据输入输出引脚接收的串行数据中的同一个数据，即多个存储单元存储同一个数据。
实际应用中，本实施例提供的存储器可应用在各种存储器芯片的测试，作为示例，该存储器可以应用在包括但不限低功耗双倍数据速率同步随机存储器（Low power DoubleData Rage Synchronous Dynamic Random Access Memory，简称LPDDR SDRAM），例如LPDDR5等。本实施例中的存储器可视为待测设备（Device Under Test，简称DUT）。
在一些实施例中，数据输入输出选择器101还包括第二输入端，第二输入端接收存储器中的多个数据输入输出引脚接收的多个串行数据，可以理解，存储器包括多个数据输入输出引脚，例如DQ0~DQ15引脚，每个数据输入输出引脚均可以接收一个多bit串行数据，则数据输入输出选择器101可以接收多个数据输入输出引脚接收的多个串行数据。也就是说，数据输入输出选择器101可以接收存储器中的每个数据输入输出引脚所接收的一个多bit串行数据，并在工作模式下时将每个数据输入输出引脚接收的一个多bit串行数据分别传输至每个数据输入输出引脚对应的传输路径，工作模式可以为非测试模式下的写操作。本实施例中，存储器可以在测试模式下将目标数据输入输出引脚接收的串行数据中的每bit数据分别传输至每个数据输入输出引脚对应的传输路径，减少测试过程中引脚的使用数量，提高测试效率。也可以在工作模式下将每个数据输入输出引脚接收的串行数据分别传输至每个数据输入输出引脚对应的传输路径，保证存储器的正常工作。
本示例中，数据输入输出选择器101可以接收存储器中的多个数据输入输出引脚接收的多个串行数据以及任意一个数据输入输出引脚接收的串行数据中的多位数据。在存储器接收到测试命令（One Dq Test Mode）处于测试模式时，将该任意一个数据输入输出引脚接收的一个串行数据中的多位数据分别传输至每个数据输入输出引脚对应的传输路径；存储器在工作模式下，将每个数据输入输出引脚接收的串行数据分别传输至每个数据输入输出引脚对应的传输路径。
其中，可以根据目标数据输入输出引脚接收的串行数据中每bit数据传输的顺序确定目标数据输入输出引脚接收的串行数据中的每bit数据写入哪个数据输入输出引脚对应的传输路径，例如根据串行数据中每bit数据传输的顺序将目标数据输入输出引脚接收的串行数据的每bit数据依次写入DQ0~DQ15引脚对应的传输路径。
在一些实施例中，如图3所示，数据输入输出选择器101包括多个第一选择器1011，每个第一选择器1011对应一个数据输入输出引脚，每个第一选择器1011的第一输入端接收目标数据输入输出引脚接收的串行数据中的一位数据，每个第一选择器1011的第二输入端接收对应数据输入输出引脚所接收的串行数据。因此，每个第一选择器1011可以在测试模式下将所接收的目标数据输入输出引脚接收的串行数据中的一位数据传输至对应数据输入输出引脚对应的传输路径，每个第一选择器1011还可以在工作模式下将对应数据输入输出引脚接收的串行数据传输至对应数据输入输出引脚对应的传输路径。
示例的，图5为本申请一实施例示出的写数据传输示例图，结合图3和图5所示，图3仅示出DQ6引脚和DQ7引脚，可以理解，存储器包括但不限于DQ6引脚和DQ7引脚，存储器可以包括DQ0~DQ15引脚共16个DQ引脚，数据输入输出选择器可以包括16个第一选择器，16个第一选择器标记为mux0~mux15。DQ0引脚对应mux0，DQ1引脚对应mux1，DQ2引脚对应mux2，DQ3引脚对应mux3，依次类推，直至DQ15引脚对应mux15。以目标数据输入输出引脚为DQ7引脚示例，mux0的第一输入端接收DQ7引脚接收的串行数据中的第一位数据，mux0的第二输入端接收DQ0引脚接收的串行数据；mux1的第一输入端接收DQ7引脚接收的串行数据中的第二位数据，mux1的第二输入端接收DQ1引脚接收的串行数据；mux2的第一输入端接收DQ7引脚接收的串行数据中的第三位数据，mux2的第二输入端接收DQ2引脚接收的串行数据；mux3的第一输入端接收DQ7引脚接收的串行数据中的第四位数据，mux3的第二输入端接收DQ3引脚接收的串行数据；mux4的第一输入端接收DQ7引脚接收的串行数据中的第五位数据，mux4的第二输入端接收DQ4引脚接收的串行数据；mux5的第一输入端接收DQ7引脚接收的串行数据中的第六位数据，mux5的第二输入端接收DQ5引脚接收的串行数据；mux6的第一输入端接收DQ7引脚接收的串行数据中的第七位数据，mux6的第二输入端接收DQ7引脚接收的串行数据；mux7的第一输入端接收DQ7引脚接收的串行数据中的第八位数据，mux7的第二输入端接收DQ7引脚接收的串行数据；mux8的第一输入端接收DQ7引脚接收的串行数据中的第九位数据，mux8的第二输入端接收DQ8引脚接收的串行数据；mux9的第一输入端接收DQ7引脚接收的串行数据中的第十位数据，mux9的第二输入端接收DQ9引脚接收的串行数据；mux10的第一输入端接收DQ7引脚接收的串行数据中的第十一位数据，mux10的第二输入端接收DQ10引脚接收的串行数据；mux11的第一输入端接收DQ7引脚接收的串行数据中的第十二位数据，mux11的第二输入端接收DQ11引脚接收的串行数据；mux12的第一输入端接收DQ7引脚接收的串行数据中的第十三位数据，mux12的第二输入端接收DQ12引脚接收的串行数据；mux13的第一输入端接收DQ7引脚接收的串行数据中的第十四位数据，mux13的第二输入端接收DQ13引脚接收的串行数据；mux14的第一输入端接收DQ7引脚接收的串行数据中的第十五位数据，mux14的第二输入端接收DQ14引脚接收的串行数据；mux15的第一输入端接收DQ7引脚接收的串行数据中的第十六位数据，mux15的第二输入端接收DQ16引脚接收的串行数据。此处的第一、第二直至第十六可以是串行数据中的每位数据传输至DQ7的顺序。
相应的，在测试模式下，mux0将DQ7引脚接收的串行数据中的第一位数据传输至DQ0引脚对应的传输路径，mux1将DQ7引脚接收的串行数据中的第二位数据传输至DQ1引脚对应的传输路径，mux2将DQ7引脚接收的串行数据中的第三位数据传输至DQ2引脚对应的传输路径，mux3将DQ7引脚接收的串行数据中的第四位数据传输至DQ3引脚对应的传输路径，mux4将DQ7引脚接收的串行数据中的第五位数据传输至DQ4引脚对应的传输路径，mux5将DQ7引脚接收的串行数据中的第六位数据传输至DQ5引脚对应的传输路径，mux6将DQ7引脚接收的串行数据中的第七位数据传输至DQ6引脚对应的传输路径，mux7将DQ7引脚接收的串行数据中的第八位数据传输至DQ7引脚对应的传输路径，mux8将DQ7引脚接收的串行数据中的第九位数据传输至DQ8引脚对应的传输路径，mux9将DQ7引脚接收的串行数据中的第十位数据传输至DQ9引脚对应的传输路径，mux10将DQ7引脚接收的串行数据中的第十一位数据传输至DQ10引脚对应的传输路径，mux11将DQ7引脚接收的串行数据中的第十二位数据传输至DQ11引脚对应的传输路径，mux12将DQ7引脚接收的串行数据中的第十三位数据传输至DQ12引脚对应的传输路径，mux13将DQ7引脚接收的串行数据中的第十四位数据传输至DQ13引脚对应的传输路径，mux14将DQ7引脚接收的串行数据中的第十五位数据传输至DQ14引脚对应的传输路径，mux15将DQ7引脚接收的串行数据中的第十六位数据传输至DQ15引脚对应的传输路径。
在工作模式下，mux0将DQ0引脚接收的串行数据传输至DQ0引脚对应的传输路径，mux1将DQ1引脚接收的串行数据传输至DQ1引脚对应的传输路径，mux2将DQ2引脚接收的串行数据传输至DQ2引脚对应的传输路径，mux3将DQ3引脚接收的串行数据传输至DQ3引脚对应的传输路径，mux4将DQ4引脚接收的串行数据传输至DQ4引脚对应的传输路径，mux5将DQ5引脚接收的串行数据传输至DQ5引脚对应的传输路径，mux6将DQ6引脚接收的串行数据传输至DQ6引脚对应的传输路径，mux7将DQ7引脚接收的串行数据传输至DQ7引脚对应的传输路径，mux8将DQ8引脚接收的串行数据传输至DQ8引脚对应的传输路径，mux9将DQ9引脚接收的串行数据传输至DQ9引脚对应的传输路径，mux10将DQ10引脚接收的串行数据传输至DQ10引脚对应的传输路径，mux11将DQ11引脚接收的串行数据传输至DQ11引脚对应的传输路径，mux12将DQ12引脚接收的串行数据传输至DQ12引脚对应的传输路径，mux13将DQ13引脚接收的串行数据传输至DQ13引脚对应的传输路径，mux14将DQ14引脚接收的串行数据传输至DQ14引脚对应的传输路径，mux15将DQ15引脚接收的串行数据传输至DQ15引脚对应的传输路径。
本示例中，如图4所示，每个第一选择器1011包括多个第二选择器1012，每个第二选择器1012对应一个数据输入输出引脚的一个传输路径。每个第二选择器1012的第一输入端接收目标数据输入输出引脚接收的串行数据中的一位数据，每个第二选择器1012的第二输入端接收对应的数据输入输出引脚接收的串行数据中的一位数据。可以理解，每个第一选择器1011对应一个数据输入输出引脚，每个第一选择器1011包括多个第二选择器1012，则同一个第一选择器1011中的多个第二选择器1012对应同一个数据输入输出引脚。每个第二选择器1012用于在测试模式下将目标数据输入输出引脚接收的串行数据中的一位数据传输至对应的数据输入输出引脚的一个传输路径，在工作模式下将对应数据输入输出引脚接收的串行数据中的一位数据传输至对应的数据输入输出引脚的一个传输路径。本实施例中，数据输入输出引脚的一个传输路径可以理解为将数据输入输出引脚接收的串行数据中的一位数据写入一个存储单元的传输路径。
本示例中，以DQ7引脚为目标数据输入输出引脚为例，DQ7引脚和DQ6引脚分别对应多个第二选择器，DQ7引脚对应的每个第二选择器的第一输入端和第二输入端均接收DQ7引脚接收的串行数据中的一位数据，DQ6引脚对应的每个第二选择器的第一输入端接收DQ7引脚接收的串行数据中的一位数据，第二输入端接收DQ6引脚接收的串行数据中的一位数据。在测试模式下，DQ7引脚对应的每个第二选择器将接收的DQ7引脚对应的串行数据中的一位数据传输至DQ7引脚的一个传输路径，DQ6引脚对应的每个第二选择器将接收的DQ7引脚的串行数据中的一位数据传输至DQ6引脚的一个传输路径。在工作模式下，DQ7引脚对应的每个第二选择器将接收的DQ7引脚对应的串行数据中的一位数据传输至DQ7引脚的一个传输路径，DQ6引脚对应的每个第二选择器将接收的DQ6引脚对应的串行数据中的一位数据传输至DQ6引脚的一个传输路径。
实际应用中，存储器在进行写入操作时，使用一根位线传输数据至1个存储单元，向存储器中的存储单元写入数据时，一个存储单元只可以写入1个bit，示例的，需要向某存储单元中写入数据时，比如写入1，可以通过行解码器选中该存储单元所在行的字线，以控制该存储单元中的晶体管M导通，通过将位线的逻辑电平设为1，使得电容C充电，即向存储单元写入1。反之，如果要写入0，那么位线的逻辑电平设为0，使得电容C放电，即向存储单元写入0。
因此，在将数据输入输出引脚接收的串行数据写入存储单元时，可以先将数据输入输出引脚接收的多bit串行数据转换为多个1bit的并行数据，分别通过不同的位线在一次写操作中将数据输入输出引脚接收的多bit串行数据同时写入至不同的存储单元。
在一些实施例中，存储器可以包括串转并电路102，如图3所示，串转并电路102的输入端连接多个数据输入输出引脚，串转并电路102可以接收每个数据输入输出引脚所接收的串行数据，并将每个输入输出引脚接收的串行数据转换为并行数据。可以理解，每个数据输入输出引脚接收的串行数据均转换为并行数据时，每个数据输入输出引脚具有对应的并行数据。其中，串转并电路102可以根据写时钟信号（WCK0_t和WCK0_c）将每个数据输入输出引脚接收的串行数据转换为并行数据。实际应用中，可以通过WCK0_t引脚接收WCK0_t，WCK0_c引脚接收WCK0_c，WCK0_t和WCK0_c用于对DQ0~DQ15引脚接收的串行数据进行采样，进一步减少存储器中的引脚的使用数量，提高测试效率。
相应地，数据输入输出选择器101的第二输入端可以接收多个数据输入输出引脚对应的多个并行数据，此时数据输入输出选择器101可以在测试模式下将目标数据输入输出引脚对应的并行数据中的每位数据传输至每个数据输入输出引脚对应的传输路径，数据输入输出选择器101还可以在工作模式下将每个数据输入输出引脚对应的并行数据分别传输至每个数据输入输出引脚对应的传输路径。
本示例中，如图3所示，串转并电路102可以包括多个子串转并电路1021，每个子串转并电路1021的输入端连接一个数据输入输出引脚，每个子串转并电路1021均可以将连接的数据输入输出引脚接收的串行数据转换为并行数据，从而能够将每个数据输入输出引脚接收的串行数据转换为并行数据。
实际应用中，每个子串转并电路1021将连接的数据输入输出引脚接收的串行数据转换为并行数据之后，可以将并行数据传输至对应的第一选择器，还可以将目标数据输入输出引脚对应的并行数据中的每位数据传输至每个第一选择器。示例的，每个第一选择器1011的第一输入端可以按照目标数据输入输出引脚接收的多bit串行数据中每位数据的传输顺序依次接收目标数据输入输出引脚对应的并行数据中的一位数据，使得每个第一选择器1011均能够接收目标数据输入输出引脚对应的并行数据中的一位数据，减少传输错误的可能性。同样的，每个第二选择器的第二输入端可以按照对应数据输入输出引脚接收的多bit串行数据中每位数据的传输顺序依次接收对应数据输入输出引脚所对应的并行数据中的一位数据，使得每个第二选择器可以接收对应数据输入输出引脚对应的并行数据中的一位数据，同样减少数据传输错误的可能。
以目标数据输入输出引脚为DQ7引脚为例，串转并电路将DQ0~DQ15引脚接收的16bit串行数据分别都转换为16bit的并行数据，其中，DQ7引脚的16bit的并行数据分别记为burst0~burst15。串转并电路可以将DQ7引脚的16bit的并行数据分别传输至每个第一选择器，还可以将DQ0~DQ15引脚对应的并行数据分别传输至mux0~mux16。
结合图3和图5所示，mux0的第一输入端接收busrt0，mux0的第二输入端接收DQ0引脚对应的并行数据；mux1的第一输入端接收burst1，mux1的第二输入端接收DQ1引脚对应的并行数据；mux2的第一输入端接收burst2，mux2的第二输入端接收DQ2引脚对应的并行数据；mux3的第一输入端接收burst3，mux3的第二输入端接收DQ3引脚对应的并行数据；mux4的第一输入端接收burst4，mux4的第二输入端接收DQ4引脚对应的并行数据；mux5的第一输入端接收burst5，mux5的第二输入端接收DQ5引脚对应的并行数据；mux6的第一输入端接收burst6，mux6的第二输入端接收DQ6引脚对应的并行数据；mux7的第一输入端接收burst7，mux7的第二输入端接收DQ7引脚对应的并行数据；mux8的第一输入端接收burst8，mux8的第二输入端接收DQ8引脚对应的并行数据；mux9的第一输入端接收burst9，mux9的第二输入端接收DQ9引脚对应的并行数据；mux10的第一输入端接收burst10，mux10的第二输入端接收DQ10引脚对应的并行数据；mux11的第一输入端接收burst11，mux11的第二输入端接收DQ11引脚对应的并行数据；mux12的第一输入端接收burst12，mux12的第二输入端接收DQ12引脚对应的并行数据；mux13的第一输入端接收burst13，mux13的第二输入端接收DQ13引脚对应的并行数据；mux14的第一输入端接收burst14，mux14的第二输入端接收DQ14引脚对应的并行数据；mux15的第一输入端接收burst15，mux15的第二输入端接收DQ15引脚对应的并行数据。
相应的，在测试模式下，mux0将burst0传输至DQ0引脚对应的各个传输路径，mux1将burst1传输至DQ1引脚对应的各个传输路径，mux2将burst2传输至DQ2引脚对应的各个传输路径，mux3将burst3传输至DQ3引脚对应的各个传输路径，mux4将burst4传输至DQ4引脚对应的各个传输路径，mux5将burst5传输至DQ5引脚对应的各个传输路径，mux6将burst6传输至DQ6引脚对应的各个传输路径，mux7将burst7传输至DQ7引脚对应的各个传输路径，mux8将burst8传输至DQ8引脚对应的各个传输路径，mux9将burst9传输至DQ9引脚对应的各个传输路径，mux10将burst10传输至DQ10引脚对应的各个传输路径，mux11将burst11传输至DQ11引脚对应的各个传输路径，mux12将burst12传输至DQ12引脚对应的各个传输路径，mux13将burst13传输至DQ13引脚对应的各个传输路径，mux14将burst14传输至DQ14引脚对应的各个传输路径，mux15将burst15传输至DQ15引脚对应的各个传输路径。需要说明的是，测试模式下，将DQ7引脚对应的并行数据中的每位数据传输至每个DQ引脚对应的各个传输路径，则每个DQ引脚中的每个传输路径对应的存储单元的写入数据均相同。
在工作模式下，mux0中的每个第二选择器将DQ0引脚对应的并行数据中的一位数据传输至DQ0引脚对应的一个传输路径，mux1中的每个第二选择器将DQ1引脚对应的并行数据中的一位数据传输至DQ1引脚对应的一个传输路径，mux2中的每个第二选择器将DQ2引脚对应的并行数据中的一位数据传输至DQ2引脚对应的一个传输路径，mux3中的每个第二选择器将DQ3引脚对应的并行数据中的一位数据传输至DQ3引脚对应的一个传输路径，mux4中的每个第二选择器将DQ4引脚对应的并行数据中的一位数据传输至DQ4引脚对应的一个传输路径，mux5中的每个第二选择器将DQ5引脚对应的并行数据中的一位数据传输至DQ5引脚对应的一个传输路径，mux6中的每个第二选择器将DQ6引脚对应的并行数据中的一位数据传输至DQ6引脚对应的一个传输路径，mux7中的每个第二选择器将DQ7引脚对应的并行数据中的一位数据传输至DQ7引脚对应的一个传输路径，mux8中的每个第二选择器将DQ8引脚对应的并行数据中的一位数据传输至DQ8引脚对应的一个传输路径，mux9中的每个第二选择器将DQ9引脚对应的并行数据中的一位数据传输至DQ9引脚对应的一个传输路径，mux10中的每个第二选择器将DQ10引脚对应的并行数据中的一位数据传输至DQ10引脚对应的一个传输路径，mux11中的每个第二选择器将DQ11引脚对应的并行数据中的一位数据传输至DQ11引脚对应的一个传输路径，mux12中的每个第二选择器将DQ12引脚对应的并行数据中的一位数据传输至DQ12引脚对应的一个传输路径，mux13中的每个第二选择器将DQ13引脚对应的并行数据中的一位数据传输至DQ13引脚对应的一个传输路径，mux14中的每个第二选择器将DQ14引脚对应的并行数据中的一位数据传输至DQ14引脚对应的一个传输路径，mux15中的每个第二选择器将DQ15引脚对应的并行数据中的一位数据传输至DQ15引脚对应的一个传输路径。
在一些实施例中，存储器还可以包括锁存电路103，如图3所示，锁存电路103的输入端连接串转并电路102的输出端，锁存电路103的输出端连接数据输入输出选择器101中的多个第一选择器1011。锁存电路103能够接收串转并电路102传输的多个数据输入输出引脚对应的多个并行数据，并存储多个数据输入输出引脚对应的多个并行数据，并在接收到写命令（WrCmd）后，可以将多个数据输入输出引脚对应的多个并行数据分别传输至每个数据输入输出引脚对应的第一选择器1011，还可以将目标数据输入输出引脚对应的并行数据中的每位数据分别传输至每个数据输入输出引脚对应的第一选择器1011，从而使得每个第一选择器1011可以接收一个数据输入输出引脚对应的并行数据以及目标数据输入输出引脚对应的并行数据中的一位数据。
本示例中，锁存电路103可以存储多个数据输入输出引脚对应的多个并行数据，在接收到写命令后，将任意一个数据输入输出引脚对应的并行数据中的每位数据分别传输至每个数据输入输出引脚对应的第一选择器1011，以及将每个数据输入输出引脚对应的并行数据分别传输至每个数据输入输出引脚对应的第一选择器1011。
其中，锁存电路103可以包括多个子锁存电路1031，每个子锁存电路1031的输入端连接一个子串转并电路1021，每个子锁存电路1031的输出端连接一个第一选择器1011。每个子锁存电路1031可以接收对应子串转并电路输出的并行数据，即接收一个数据输入输出引脚对应的并行数据，每个子锁存电路1031在接收到一个数据输入输出引脚对应的并行数据后，存储对应的数据输入输出引脚所对应的并行数据，并在接收到写命令后，将对应的数据输入输出引脚所对应的并行数据传输至对应的第一选择器，并且目标数据输入输出引脚对应的子锁存电路1031在接收到写命令后，还会将目标数据输入输出引脚对应的并行数据中的每位数据传输至每个数据输入输出引脚对应的第一选择器1011，从而使得每个第一选择器1011既可以接收对应数据输入输出引脚的并行数据，还可以接收目标数据输入输出引脚对应的并行数据中的一位数据。
本示例中，如图4所示，每个子锁存电路1031可以包括多个锁存器1032，每个锁存器1032连接一个第二选择器1012，每个第二选择器1012对应一条传输路径，目标数据输入输出引脚对应的每个锁存器还可以连接一个数据输出引脚多个第二选择器。每个子锁存电路1031可以接收一个数据输入输出引脚对应的并行数据，每个锁存器1032可以接收一个数据输入输出引脚对应的并行数据中的一位数据。每个锁存器1032可以在接收到写命令后，将对应的数据输入输出引脚的并行数据中的一位数据传输至连接的第二选择器1012。并且目标数据输入输出引脚对应的每个锁存器1032在接收到写命令后，不仅可以将目标数据输入输出引脚对应的并行数据中的一位数据传输至目标数据输入输出引脚对应的第二选择器，还可以将目标数据输入输出引脚对应的并行数据中的一位数据传输至一个数据输入输出引脚对应的多个第二选择器1012，从而使得每个第二选择器1012不仅可以接收对应数据输入输出引脚的并行数据中的一位数据，还可以接收目标数据输入输出引脚对应的并行数据中的一位数据。
在一些实施例中，如图5所示，存储器还包括数据掩码引脚DMI0/DMI1，数据掩码引脚用于在存储器执行掩码写操作时接收掩码数据或在测试模式下接收校验码数据。其中，在存储器执行掩码写操作时存储器基于掩码数据对数据输入输出引脚接收的数据进行掩码，在存储器处于测试模式时将校验码数据存储至校验码存储阵列，存储器基于校验码数据对数据输入输入输出引脚接收的数据进行掩码。
本示例中，存储器还包括校验码数据选择器，校验码存储阵列包括第一校验码存储阵列、第二校验码存储阵列，数据掩码引脚包括第一数据掩码引脚和第二数据掩码引脚。在测试模式下，若第一数据掩码引脚接收校验码数据，校验码数据选择器将校验码数据传输至第一数据掩码引脚和第二数据掩码引脚对应的传输路径上，第一校验码存储阵列通过第一数据掩码引脚对应的传输路径接收并存储校验码数据，第二校验码存储阵列通过第二数据掩码引脚对应的传输路径接收并存储校验码数据。
其中，校验码数据的位数和每个数据输入输出引脚接收的串行数据的位数相同，在测试模式下，存储器基于校验码数据中的每位数据对每个数据输入输出引脚接收的串行数据中的每位数据进行掩码。例如，校验码数据和数据输入输出引脚接收的串行数据均为16bit数据，校验码数据中的每一bit数据对每个数据输入输出引脚接收的串行数据中的1bit数据进行掩码。
实际应用中，存储器包括DMI0引脚和DMI1引脚，通常DMI0引脚接收的掩码数据用于控制DQ0~DQ7引脚对应的并行数据是否写入主存储阵列，DMI1引脚接收的掩码数据用于控制DQ8~DQ15引脚对应的并行数据是否写入主存储阵列。本实施例中，在测试模式下，若DMI0引脚接收到校验码数据，校验码数据选择器可以将DMI0引脚接收的校验码数据传输至DMI0引脚对应的传输路径和DMI1引脚对应的传输路径 ，若DMI1引脚接收校验码数据，校验码数据选择器可以将DMI1引脚接收的校验码数据传输至DMI0引脚对应的传输路径和DMI1引脚对应的传输路径，减少测试过程中DMI引脚的使用数量，提高测试效率。
示例的，校验码数据选择器可以包括多个第三选择器，在测试模式下，每个第三选择器能够将校验码数据中的一位数据传输至第一数据掩码引脚对应的一条传输路径和第二数据掩码引脚对应的一条传输路径上，多个第三选择器能够将校验码数据中的每位数据传输至第一数据掩码引脚对应的多条传输路径和第二数据掩码引脚对应的多条传输路径上。
实际应用中，可以将数据掩码引脚接收的串行校验码数据转换为并行校验码数据，例如串行校验码数据为一个16bit的串行数据，将该16bit的串行数据转换为16bit的并行数据，而后1个第三选择器将其中1bit的数据传输至第一数据掩码引脚对应的一条传输路径和第二数据掩码引脚对应的一条传输路径。
以上对本申请实施例提供的存储器进行了详细描述，本申请实施例提供的存储器，在进行测试时，通过多个数据输入输出引脚中的一个数据输入输出引脚接收串行数据，而后通过存储器中的数据输入输出选择器将该串行数据中的每位数据分别传输至每个数据输入输出引脚对应的传输路径，从而在测试过程中减少半导体存储器中的数据输入输出引脚的使用数量，提高测试效率。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。

Claims (15)

1.一种存储器，其特征在于，包括：
数据输入输出选择器，其第一输入端接收目标数据输入输出引脚接收的串行数据；
所述数据输入输出选择器用于在测试模式下将所述目标数据输入输出引脚接收的串行数据中的每位数据分别传输至所述存储器中的每个数据输入输出引脚对应的传输路径；
其中，所述目标数据输入输出引脚为所述存储器中的多个数据输入输出引脚中的任意一个。
2.根据权利要求1所述的存储器，其特征在于，所述数据输入输出选择器的第二输入端接收所述多个数据输入输出引脚接收的多个串行数据；
所述数据输入输出选择器还用于在工作模式下将每个数据输入输出引脚接收的串行数据分别传输至每个数据输入输出引脚对应的传输路径。
3.根据权利要求2所述的存储器，其特征在于，所述数据输入输出选择器包括多个第一选择器，每个第一选择器对应一个数据输入输出引脚；
每个所述第一选择器的第一输入端接收目标数据输入输出引脚接收的串行数据中的一位数据，每个所述第一选择器的第二输入端接收对应的数据输入输出引脚接收的串行数据；
每个所述第一选择器用于在测试模式下将所述目标数据输入输出引脚接收的串行数据中的一位数据传输至对应的数据输入输出引脚的各个传输路径，在工作模式下将对应的数据输入输出引脚接收的串行数据传输至对应的数据输入输出引脚的传输路径。
4.根据权利要求3所述的存储器，其特征在于，每个所述第一选择器包括多个第二选择器，每个所述第二选择器对应一个数据输入输出引脚的一个传输路径；
每个所述第二选择器的第一输入端接收所述目标数据输入输出引脚接收的串行数据中的一位数据，每个所述第二选择器的第二输入端接收对应的数据输入输出引脚接收的串行数据中的一位数据；
每个所述第二选择器用于在测试模式下将所述目标数据输入输出引脚接收的串行数据中的一位数据传输至对应的数据输入输出引脚的一个传输路径，在工作模式下将对应的数据输入输出引脚接收的串行数据中的一位数据传输至对应的数据输入输出引脚的一个传输路径。
5.根据权利要求4所述的存储器，其特征在于，所述存储器包括：
串转并电路，其输入端连接所述多个数据输入输出引脚，用于将每个所述数据输入输出引脚接收的串行数据转换为并行数据；
所述数据输入输出选择器用于在测试模式下将所述目标数据输入输出引脚对应的并行数据中的每位数据传输至每个数据输入输出引脚对应的传输路径，以及在工作模式下将每个数据输入输出引脚对应的并行数据传输至每个数据输入输出引脚对应的传输路径。
6.根据权利要求5所述的存储器，其特征在于，所述串转并电路包括多个子串转并电路，每个所述子串转并电路的输入端连接一个数据输入输出引脚；
每个所述子串转并电路用于将连接的数据输入输出引脚接收的串行数据转换为并行数据。
7.根据权利要求5所述的存储器，其特征在于，每个所述第一选择器的第一输入端依次接收目标数据输入输出引脚对应的并行数据中的一位数据；
每个所述第二选择器的第二输入端依次接收对应的数据输入输出引脚对应的并行数据中的一位数据。
8.根据权利要求6所述的存储器，其特征在于，所述存储器包括：锁存电路，其输入端连接所述串转并电路，其输出端连接所述多个第一选择器；
所述锁存电路用于存储所述多个数据输入输出引脚对应的多个并行数据，并在接收到写命令后，将所述多个数据输入输出引脚对应的多个并行数据分别传输至对应的第一选择器，以及将所述目标数据输入输出引脚对应的并行数据中的多位数据分别传输至对应的第一选择器。
9.根据权利要求8所述的存储器，其特征在于，所述锁存电路包括多个子锁存电路，每个子锁存电路的输入端连接一个子串转并电路的输出端，每个子锁存电路的输出端连接一个第一选择器；
每个子锁存电路用于存储对应的数据输入输出引脚的并行数据，并在接收到写命令后，将对应的数据输入输出引脚的并行数据传输至对应的第一选择器；
所述目标数据输入输出引脚对应的子锁存电路还用于在接收到所述写命令后，将所述目标数据输入输出引脚对应的并行数据中的每位数据传输至每个所述第一选择器。
10.根据权利要求9所述的存储器，其特征在于，每个所述子锁存电路包括多个锁存器，每个所述锁存器连接一个所述第二选择器；
每个所述锁存器用于存储对应的数据输入输出引脚的并行数据中的一位数据，并在接收到写命令后，将存储的一位数据传输至连接的所述第二选择器；
所述目标数据输入输出引脚对应的每个锁存器还用于在接收到所述写命令后，将所述目标数据输入输出引脚对应的并行数据中一位数据传输至一个数据输入输出引脚对应的多个第二选择器。
11.根据权利要求10所述的存储器，其特征在于，所述存储器还包括：
数据掩码引脚，用于在所述存储器执行掩码写操作时接收掩码数据或在所述测试模式下接收校验码数据，其中，在所述存储器执行掩码写操作时所述存储器基于所述掩码数据对所述数据输入输出引脚接收的数据进行掩码，在所述存储器处于测试模式时将所述校验码数据存储至校验码存储阵列。
12.根据权利要求11所述的存储器，其特征在于，所述存储器还包括：
校验码数据选择器，所述校验码存储阵列包括第一校验码存储阵列、第二校验码存储阵列，所述数据掩码引脚包括第一数据掩码引脚和第二数据掩码引脚，在所述测试模式下，所述第一数据掩码引脚接收所述校验码数据，所述校验码数据选择器将所述校验码数据分别传输至所述第一数据掩码引脚和所述第二数据掩码引脚对应的传输路径上，所述第一校验码存储阵列通过所述第一数据掩码引脚对应的传输路径接收并存储所述校验码数据，所述第二校验码存储阵列通过所述第二数据掩码引脚对应的传输路径接收并存储所述校验码数据。
13.根据权利要求11所述的存储器，其特征在于，所述存储器包括主存储阵列，所述主存储阵列存储所述数据输入输出引脚对应的传输路径上的数据。
14.根据权利要求12所述的存储器，其特征在于，所述校验码数据选择器包括多个第三选择器，在所述测试模式下，每个所述第三选择器将所述校验码数据中的一位数据传输至所述第一数据掩码引脚对应的一条传输路径和所述第二数据掩码引脚对应的一条传输路径上。
15.根据权利要求13所述的存储器，其特征在于，在所述测试模式下，所述主存储阵列通过每个所述数据输入输出引脚对应的传输路径接收并存储所述目标数据输入输出引脚接收的串行数据。
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